JP2010028194A - 高精度トリガ遅延装置、その使用方法 - Google Patents

Abstract

【課題】ジッタを小さくしトリガ信号の遅延時間の精度を向上させることができる高精度トリガ遅延装置を提供する。
【解決手段】高精度トリガ遅延装置は、第１デジタル信号の入力を受け付けＤＡ変換された第１アナログ信号を出力する第１ＤＡ変換器と、第１クロック及び第１アナログ信号の入力を受け付け第１クロックの位相が変調された第１変調クロックを出力する第１位相変調器と、第１変調クロックとリセット信号の入力を受け付け、リセット信号が入力されると第１変調クロックに基づいてカウントを開始し設定値に到達したとき出力するカウンタと、第２デジタル信号の入力を受け付けＤＡ変換された第２アナログ信号を出力する第２ＤＡ変換器と、第１クロックのｍ倍の周波数を有する第２クロック及び第２アナログ信号の入力を受け第２クロックの位相が変調された第２変調クロックを出力する第２位相変調器と、同期回路とを備える。
【選択図】図１

Description

本発明は、基準となる安定な高周波信号が存在する場合に、リセット信号に対して正確な遅延時間を持つトリガ信号を生成する高精度トリガ遅延装置及びその使用方法に関する。

物質の特性を調べるために、パルスレーザーで物質を励起し、放射光で励起状態を観測する実験を行うことがある。このような実験を行うためには、物質に対してレーザーを照射するタイミングと、放射光を照射するタイミングを極めて正確に制御する必要がある。
このようなタイミングを制御するために、リセット信号に対して正確な遅延時間を持つトリガ信号を生成することが求められる。遅延したトリガ信号を出力する方法の一つとして、クロックをロジックカウンタで計数し、設定値になった時点でトリガ信号を出力するという方法がある。しかし、この方法では、クロック周期以下の遅延時間が設定できないという問題がある。クロックの周波数を高くすれば遅延時間の設定の精度を向上させることができるが、その場合、大きな遅延を作るには大きなビット数のカウンタを用意する必要がある。速いクロックで多ビットのカウンタの同期を取ることは技術的に困難である。

このような状況において、特許文献１では、カウンタに入力するクロックの位相を直交変調器を用いて調整することによってクロック周期以下の遅延時間の設定を可能としている。
特開２００７−２４１９５０号公報

ところで、加速器の分野では、伝送経路の帯域を狭めてノイズを減らすことができるように正弦波がクロックとして用いられる場合がある。この場合、クロックの電圧がある閾値を超えたときにクロックの入力が検出される。従って、ノイズ等の原因によってクロックの電圧が変動すると、クロックの入力が検出されるタイミングも変動し、トリガ信号の出力のタイミングも変動する（このようなタイミングの変動を「ジッタ」と呼ぶ。）。ジッタが大きいとトリガ信号の遅延時間の精度が良くないので、ジッタを小さくすることが求められている。このような課題は、クロックが正弦波以外の場合であっても生じ得る。
本発明はこのような事情に鑑みてなされたものであり、ジッタを小さくしトリガ信号の遅延時間の精度を向上させることができる高精度トリガ遅延装置を提供するものである。

課題を解決するための手段及び発明の効果

本発明の高精度トリガ遅延装置は、第１デジタル信号の入力を受け付け且つ第１デジタル信号がＤＡ変換された第１アナログ信号を出力する第１ＤＡ変換器と、第１クロック及び第１アナログ信号の入力を受け付け且つ第１アナログ信号に基づいて第１クロックの位相が変調された第１変調クロックを出力する第１位相変調器と、第１変調クロックとリセット信号の入力を受け付け、前記リセット信号が入力されると第１変調クロックに基づいてカウントを開始し且つカウント値が設定値に到達したときにカウンタ出力信号を出力するカウンタと、第２デジタル信号の入力を受け付け且つ第２デジタル信号がＤＡ変換された第２アナログ信号を出力する第２ＤＡ変換器と、第１クロックのｍ倍（ｍは２以上の整数）の周波数を有する第２クロック及び第２アナログ信号の入力を受け付け且つ第２アナログ信号に基づいて第２クロックの位相が変調された第２変調クロックを出力する第２位相変調器と、前記カウンタ出力信号と第２変調クロックの入力を受け付け且つ第２変調クロックに同期して前記カウンタ出力信号をトリガ信号として出力する同期回路とを備える。

特許文献１に記載の技術では、カウンタ出力信号をそのままトリガ信号としている。このような構成では、トリガ信号のジッタの大きさは、カウンタクロックのジッタの大きさに依存する。
一方、本発明では、カウンタ出力信号を同期回路に入力し、比較的周波数の高い第２変調クロックに同期させてカウンタ出力信号をトリガ信号として出力している。本発明の構成では、トリガ信号のジッタの大きさは、第２変調クロックのジッタの大きさに依存する。第２変調クロックの周波数は、カウンタクロック（第１変調クロック）の周波数よりも大きいので、ノイズによってクロックの電圧が変動した場合のクロックのタイミングの変動幅が小さく、従って、トリガ信号のジッタが小さくなる。
以上より、本発明によれば、ジッタを小さくしトリガ信号の遅延時間の精度を向上させることができる高精度トリガ遅延装置が提供される。
以下、本発明の実施形態等を例示する。

第１位相変調器及び第２位相変調器は、それぞれ、直交変調器からなり、前記同期回路は、Ｄ型フリップフロップからなってもよい。
また、本発明は、上記の高精度トリガ遅延装置の使用方法であって、第２クロックの位相が１／２周期ずれた状態で第２クロックが第１クロックに同期するように第１及び第２クロックを入力し、第１及び第２クロックの遅延時間が等しくなるように第１及び第２位相変調器による第１及び第２クロックの位相変調が行われるように第１及び第２デジタル信号を入力する高精度トリガ遅延装置の使用方法も提供する。

また、本発明は、第１クロックとリセット信号の入力を受け付け、前記リセット信号が入力されると第１クロックに基づいてカウントを開始し且つカウント値が設定値に到達したときにカウンタ出力信号を出力するカウンタと、前記カウンタ出力信号及び第３デジタル信号の入力を受け付け且つ第３デジタル信号に基づいて前記カウンタ出力信号が遅延された遅延素子出力信号を出力する遅延素子と、第２デジタル信号の入力を受け付け且つ第２デジタル信号がＤＡ変換された第２アナログ信号を出力する第２ＤＡ変換器と、第１クロックのｍ倍（ｍは２以上の整数）の周波数を有する第２クロック及び第２アナログ信号の入力を受け付け且つ第２アナログ信号に基づいて第２クロックの位相が変調された第２変調クロックを出力する第２位相変調器と、前記遅延素子出力信号と第２変調クロックの入力を受け付け且つ第２変調クロックに同期して前記遅延素子出力信号をトリガ信号として出力する同期回路とを備える高精度トリガ遅延装置も提供する。
このような構成の場合、遅延素子出力信号を同期回路に入力し、比較的周波数の高い第２変調クロックに同期させて遅延素子出力信号をトリガ信号として出力している。このような構成では、トリガ信号のジッタの大きさは、第２変調クロックのジッタの大きさに依存する。第２変調クロックの周波数は、カウンタクロック（第１クロック）の周波数よりも大きいので、ノイズによってクロックの電圧が変動した場合のクロックのタイミングの変動幅が小さく、従って、トリガ信号のジッタが小さくなる。従って、本発明によれば、ジッタを小さくしトリガ信号の遅延時間の精度を向上させることができる高精度トリガ遅延装置が提供される。
ここで例示した実施形態等は互いに組み合わせることができる。

以下，本発明の一実施形態を図面を用いて説明する。図面や以下の記述中で示す内容は，例示であって，本発明の範囲は，図面や以下の記述中で示すものに限定されない。

１．第１実施形態
図１及び図２を用いて本発明の第１実施形態の高精度トリガ遅延装置１について説明する。図１は、高精度トリガ遅延装置１の構成を示すブロック図であり、図２は、高精度トリガ遅延装置１に関係する種々の信号の関係を示すタイムチャートの一例である。

本実施形態の高精度トリガ遅延装置１は、第１デジタル信号の入力を受け付け且つ第１デジタル信号がＤＡ変換された第１アナログ信号を出力する第１ＤＡ変換器３と、第１クロック及び第１アナログ信号の入力を受け付け且つ第１アナログ信号に基づいて第１クロックの位相が変調された第１変調クロックを出力する第１位相変調器５と、第１変調クロックとリセット信号の入力を受け付け、前記リセット信号が入力されると第１変調クロックに基づいてカウントを開始し且つカウント値が設定値に到達したときにカウンタ出力信号を出力するカウンタ７と、第２デジタル信号の入力を受け付け且つ第２デジタル信号がＤＡ変換された第２アナログ信号を出力する第２ＤＡ変換器９と、第１クロックのｍ倍（ｍは２以上の整数）の周波数を有する第２クロック及び第２アナログ信号の入力を受け付け且つ第２アナログ信号に基づいて第２クロックの位相が変調された第２変調クロックを出力する第２位相変調器１１と、前記カウンタ出力信号と第２変調クロックの入力を受け付け且つ第２変調クロックに同期して前記カウンタ出力信号をトリガ信号として出力する同期回路１３とを備える。
以下、各構成要素について説明する。

１−１．第１位相変調器
第１位相変調器５は、第１クロック及び第１アナログ信号の入力を受け付け且つ第１アナログ信号に基づいて第１クロックの位相が変調された第１変調クロックを出力する。

第１クロックの形状は、特に限定されず、矩形パルス状であっても正弦波状であってもよいが、ノイズ低減の観点から正弦波状であることが好ましい。また、第１クロックが正弦波状である場合に本発明を適用する意義が特に大きい。第１クロックの周波数は特に限定されないが、１００〜１０００ＭＨｚ（例：２３８ＭＨｚ）が好ましい。

第１アナログ信号は、第１位相変調器５による位相変調を制御するための信号である。第１アナログ信号は、第１ＤＡ変換器３が第１デジタル信号をＤＡ変換することによって生成される。第１デジタル信号は、制御用コンピュータ等から供給される。

第１位相変調器５は、外部信号に従って第１クロックを位相変調することができるものであれば、特に限定されないが、制御の容易性等の観点から直交（ＩＱ）変調器（例えば製品名：Hittite HMC525LC4）が好ましい。直交変調器からなる第１位相変調器５は、第１クロックの位相を任意量遅延させることができ、また、第１クロックの位相を任意量早めることもできる。

図２の例では、区間Ａにおいて、第１クロックの位相が１／４周期遅れるように第１クロックが位相変調されている。区間Ａの手前では、第１クロックと第１変調クロックの位相が同じであるが、区間Ａの後では、第１変調クロックは、第１クロックより１／４周期遅れている。

１−２．カウンタ
カウンタ７は、第１変調クロックとリセット信号の入力を受け付け、前記リセット信号が入力されると第１変調クロックに基づいてカウントを開始し且つカウント値が設定値に到達したときにカウンタ出力信号を出力する。カウンタ７の回路としては、たとえば高速８ｂｉｔカウンタ素子 製品名：on semiconductor MC100EP016を組み合わせた回路があげられる。

より具体的には、リセット信号がカウンタ７に入力されると、カウンタ７のカウント値がリセットされ、カウントが開始される。第１変調クロックの電圧が所定の閾値を超える度にカウントが行われ、カウント値が設定値に到達したときに、カウンタ出力信号を出力する。カウンタ出力信号は一例ではパルス状であるが連続的な出力であってもよい。リセット信号は、第１変調クロックの立ち上がりの周期の中央のタイミングで立ち上がるように入力することが好ましく、このようなタイミングになるようにリセット信号を適宜遅延させることが好ましい。

このようにカウンタ７では第１変調クロックに基づいてカウントが行われているので、第１変調クロックの位相を前後させることによってカウント値が設定値に到達するタイミングを変化させることができ、従って、カウンタ出力信号が出力されるタイミングを変化させることができる。

図２の例では、リセット信号のパルスがカウンタ７に入力された後、第１変調クロックが４パルス入力された時にカウンタ出力信号が出力されている。第１変調クロックにノイズが乗るとカウンタ出力信号が出力されるタイミングが変動する。この変動幅はクロックの周波数が低い場合ほど大きい。第１変調クロックの周波数は比較的低いので、カウンタ出力信号の出力タイミングの変動が比較的大きい。

１−３．第２位相変調器
第２位相変調器１１は、第１クロックのｍ倍（ｍは２以上の整数）の周波数を有する第２クロック及び第２アナログ信号の入力を受け付け且つ第２アナログ信号に基づいて第２クロックの位相が変調された第２変調クロックを出力する。

第２クロックの形状は、特に限定されず、矩形パルス状であっても正弦波状であってもよいが、ノイズ低減の観点から正弦波状であることが好ましい。第２クロックの周波数は、第１クロックの周波数のｍ倍（ｍは２以上の整数）であれば特に限定されないが、２〜５０倍が好ましく、５〜３０倍がさらに好ましい。第２クロックの周波数は、例えば５７１２ＭＨｚである。第２クロックの周波数が小さすぎるとジッタを小さくする効果が小さくなり、第２クロックの周波数が大きすぎると後述するようにジッタ許容範囲が小さくなりすぎるからである。

第２アナログ信号は、第２位相変調器１１による位相変調を制御するための信号である。第２アナログ信号は、第２ＤＡ変換器９が第２デジタル信号をＤＡ変換することによって生成される。第２デジタル信号は、制御用コンピュータ等から供給される。

第２位相変調器１１は、外部信号に従って第２クロックを位相変調することができるものであれば、特に限定されないが、制御の容易性等の観点から直交変調器（例えば製品名：Hittite HMC496LP3）が好ましい。直交変調器からなる第２位相変調器１１は、第２クロックの位相を任意量遅延させることができ、また、第２クロックの位相を任意量早めることもできる。

図２の例では、第２クロックの周波数は、第１クロックの周波数の２倍であり、第２クロックは、第２クロックの位相が１／２周期ずれた状態で第１クロックに同期している。また、区間Ａにおいて、第２クロックの位相が１／２周期遅れるように第２クロックが位相変調されている。この位相変調は区間Ａ以外の区間で行ってもよい。第２クロックの位相の遅延時間は、第１クロックの遅延時間と第２クロックの遅延時間が等しくなるように設定されている。遅延時間は、（遅延位相量）／（２π×周波数）で求めることができる。第２クロックの周波数が第１クロックのｍ倍（ｍは２以上の整数）である場合、第２クロックの遅延位相量を第１クロックのｍ倍にすることによって第１クロックと第２クロックの遅延時間を等しくすることができる。

このように図２の例では、第２クロックの位相が１／２周期ずれた状態で第２クロックが第１クロックに同期し且つ第１クロックと第２クロックの遅延時間が等しくなるように第１クロックと第２クロックを位相変調して第１変調クロックと第２変調クロックを生成しているので、第１変調クロックと第２変調クロックは互いに１／２周期ずれた状態で同期している。第１変調クロックと第２変調クロックをこのように同期させているのは、カウンタ出力信号のジッタ許容範囲をできるだけ大きくするためである。ジッタ許容範囲内ではジッタの大きさに関わらずトリガ信号が出力されるタイミングが一定であるが、カウンタ出力信号のジッタの大きさがジッタ許容範囲を超えるとトリガ信号が出力されるタイミングが第２変調クロックの１クロック分ずれることになり、トリガ信号の遅延時間の精度が大幅に悪化する。従って、第１変調クロックと第２変調クロックはジッタ許容範囲ができるだけ大きくなるように１／２周期ずれた状態で同期させることが好ましい。但し、第１変調クロックと第２変調クロックの位相のずれ量は１／２周期に限定されずジッタ許容範囲の大きさがカウンタ出力信号のジッタの大きさよりも大きくなるように設定すればよい。

また、図２の例では、第１クロックと第２クロックの位相を１／２周期ずらし、位相変調器によって第１クロックと第２クロックの遅延時間が等しくなるように第１クロックと第２クロックを位相変調して第１変調クロックと第２変調クロックを生成しているが、これに限定されず、例えば、第１クロックと第２クロックの位相のずれを無くし、位相変調の際に第１クロックと第２クロックの遅延時間を互いに異ならせることによってジッタ許容範囲が適切な幅になるように第１変調クロックと第２変調クロックを生成してもよい。

１−４．同期回路
同期回路１３は、前記カウンタ出力信号と第２変調クロックの入力を受け付け且つ第２変調クロックに同期して前記カウンタ出力信号をトリガ信号として出力する。
同期回路１３は、上記機能を有するものであれば特に限定されないが、例えばＤ型Ｆ／Ｆ（フリップフロップ）からなる（例えば製品名：on semiconductor NBSG53A）。Ｄ型Ｆ／Ｆは、Ｄ型Ｆ／Ｆとして販売されているものであってもよく、別のＦ／Ｆを用いてＤ型Ｆ／Ｆと同じ機能を実現したもの、例えばＪＫ型Ｆ／Ｆとインバータを用いてＤ型Ｆ／Ｆと同じ機能を実現したものであってもよい。

図２の例では、第２変調クロックの電圧が０を超えるタイミングでカウンタ出力信号がトリガ信号として出力されている。この出力のタイミングは、第２変調クロックのみに依存する。第２変調クロックの周波数は、カウンタクロック（第１変調クロック）の周波数よりも大きいので、ノイズによってクロックの電圧が変動した場合のクロックのタイミングの変動幅が小さく、従って、トリガ信号のジッタが小さくなり、遅延時間の精度が向上したトリガ信号が得られる。

１−５．その他
第２クロックの周波数が大きいほどトリガ信号のジッタを小さくすることができるが、第２クロックの周波数が大きすぎるとジッタ許容範囲が小さくなりすぎるという問題がある。
そこで、トリガ信号のジッタをより小さくすることが要求される場合には、第３ＤＡ変換器と、第３位相変調器と、第２同期回路を別途設けて、第２クロックのｎ倍（ｎは２以上の整数）の周波数を有する第３クロックが位相変調された第３変調クロックに同期させて同期回路１３の出力信号をトリガ信号として第２同期回路から出力させればよい。同期回路１３の出力信号は、カウンタ出力信号よりもジッタが小さいので、その分だけ、第３クロックの周波数を大きくすることができる。

２．第２実施形態
図３及び図４を用いて本発明の第２実施形態の高精度トリガ遅延装置１について説明する。図３は、高精度トリガ遅延装置１の構成を示すブロック図であり、図４は、高精度トリガ遅延装置１に関係する種々の信号の関係を示すタイムチャートの一例である。

本実施形態の高精度トリガ遅延装置１は、第１クロックとリセット信号の入力を受け付け、前記リセット信号が入力されると第１クロックに基づいてカウントを開始し且つカウント値が設定値に到達したときにカウンタ出力信号を出力するカウンタ７と、前記カウンタ出力信号及び第３デジタル信号の入力を受け付け且つ第３デジタル信号に基づいて前記カウンタ出力信号が遅延された遅延素子出力信号を出力する遅延素子１５と、第２デジタル信号の入力を受け付け且つ第２デジタル信号がＤＡ変換された第２アナログ信号を出力する第２ＤＡ変換器９と、第１クロックのｍ倍（ｍは２以上の整数）の周波数を有する第２クロック及び第２アナログ信号の入力を受け付け且つ第２アナログ信号に基づいて第２クロックの位相が変調された第２変調クロックを出力する第２位相変調器１１と、前記遅延素子出力信号と第２変調クロックの入力を受け付け且つ第２変調クロックに同期して前記遅延素子出力信号をトリガ信号として出力する同期回路１３とを備える。
以下、各構成要素について説明する。第１実施形態で述べた内容は以下の内容に矛盾しない限り、第２実施形態にも当てはまる。

２−１．カウンタ
カウンタ７の機能は、基本的に第１実施形態と同様であるが、本実施形態では第１位相変調器５が設けられていないので第１クロックがそのままカウンタ７に入力される。

２−２．遅延素子
遅延素子１５は、カウンタ出力信号及び第３デジタル信号の入力を受け付け且つ第３デジタル信号に基づいてカウンタ出力信号が遅延された遅延素子出力信号を出力する。
遅延素子１５は、トリガ信号の遅延時間を第１クロックのクロック周期以下の時間の精度で設定するために設けられる。遅延素子１５は、第３デジタル信号に基づいて遅延時間の設定を行うことができるものであればその構成は特に限定されないが、一例ではプログラマブル デジタル遅延素子 製品名：on semiconductor MC100EP195を用いた構成である。第３デジタル信号は、制御用コンピュータ等から供給される。
図４の例では、遅延素子１５は、第１クロックの１／４周期に対応する時間だけ、カウンタ出力信号を遅延させている。

２−３．第２位相変調器
第２位相変調器１１は、第１クロックのｍ倍（ｍは２以上の整数）の周波数を有する第２クロック及び第２アナログ信号の入力を受け付け且つ第２アナログ信号に基づいて第２クロックの位相が変調された第２変調クロックを出力する。
図４の例では、第２クロックの周波数は、第１クロックの周波数の２倍であり、第２クロックは、第２クロックの位相が１／２周期ずれた状態で第１クロックに同期している。また、区間Ａにおいて、第２クロックの位相が１／２周期遅れるように第２クロックが位相変調されている。この位相変調は区間Ａ以外の区間で行ってもよい。第２クロックの位相の遅延時間は、カウンタ出力信号の遅延時間と第２クロックの遅延時間が等しくなるように設定されている。

このように図４の例では、第２クロックの位相が１／２周期ずれた状態で第２クロックが第１クロックに同期し且つカウンタ出力信号の遅延時間と第２クロックの遅延時間が等しくなるようにしているので、カウンタ出力信号が遅延された遅延素子出力信号は、第２変調クロックの立ち上がりの周期の中央のタイミングで立ち上がる。遅延素子出力信号がこのようなタイミングで立ち上がるようにしているのは、遅延素子出力信号のジッタ許容範囲をできるだけ大きくするためである。ジッタ許容範囲内ではジッタの大きさに関わらずトリガ信号が出力されるタイミングが一定であるが、遅延素子出力信号のジッタの大きさがジッタ許容範囲を超えるとトリガ信号が出力されるタイミングが第２変調クロックの１クロック分ずれることになり、トリガ信号の遅延時間の精度が大幅に悪化する。従って、遅延素子出力信号は第２変調クロックの立ち上がりの周期の中央のタイミングで立ち上がるようにすることが好ましい。但し、遅延素子出力信号のタイミングはこれに限定されずジッタ許容範囲の大きさが遅延素子出力信号のジッタの大きさよりも大きくなるように設定すればよい。

２−４．同期回路
同期回路１３は、遅延素子出力信号と第２変調クロックの入力を受け付け且つ第２変調クロックに同期して遅延素子出力信号をトリガ信号として出力する。

図４の例では、第２変調クロックの電圧が０を超えるタイミングで遅延素子出力信号がトリガ信号として出力されている。この出力のタイミングは、第２変調クロックのみに依存する。第２変調クロックの周波数は、カウンタクロック（第１変調クロック）の周波数よりも大きいので、ノイズによってクロックの電圧が変動した場合のクロックのタイミングの変動幅が小さく、従って、トリガ信号のジッタが小さくなり、遅延時間の精度が向上したトリガ信号が得られる。また、遅延素子１５が比較的大きなジッタを有する場合であってもそのジッタの大きさがジッタ許容範囲内であれば、そのジッタはトリガ信号の出力タイミングには影響を与えない。従って、この点からもトリガ信号の遅延時間の精度を向上させることができる。

以上の実施形態で示した種々の特徴は，互いに組み合わせることができる。１つの実施形態中に複数の特徴が含まれている場合，そのうちの１又は複数個の特徴を適宜抜き出して，単独で又は組み合わせて，本発明に採用することができる。

本発明の第１実施形態の高精度トリガ遅延装置の構成を示すブロック図である。 本発明の第１実施形態の高精度トリガ遅延装置に関係する種々の信号の関係を示すタイムチャートの一例である。 本発明の第２実施形態の高精度トリガ遅延装置の構成を示すブロック図である。 本発明の第２実施形態の高精度トリガ遅延装置に関係する種々の信号の関係を示すタイムチャートの一例である。

符号の説明

１：高精度トリガ遅延装置 ３：第１ＤＡ変換器 ５：第１位相変調器 ７：カウンタ ９：第２ＤＡ変換器 １１：第２位相変調器 １３：同期回路 １５：遅延素子

Claims (4)

1. 第１デジタル信号の入力を受け付け且つ第１デジタル信号がＤＡ変換された第１アナログ信号を出力する第１ＤＡ変換器と、
   第１クロック及び第１アナログ信号の入力を受け付け且つ第１アナログ信号に基づいて第１クロックの位相が変調された第１変調クロックを出力する第１位相変調器と、
   第１変調クロックとリセット信号の入力を受け付け、前記リセット信号が入力されると第１変調クロックに基づいてカウントを開始し且つカウント値が設定値に到達したときにカウンタ出力信号を出力するカウンタと、
   第２デジタル信号の入力を受け付け且つ第２デジタル信号がＤＡ変換された第２アナログ信号を出力する第２ＤＡ変換器と、
   第１クロックのｍ倍（ｍは２以上の整数）の周波数を有する第２クロック及び第２アナログ信号の入力を受け付け且つ第２アナログ信号に基づいて第２クロックの位相が変調された第２変調クロックを出力する第２位相変調器と、
   前記カウンタ出力信号と第２変調クロックの入力を受け付け且つ第２変調クロックに同期して前記カウンタ出力信号をトリガ信号として出力する同期回路とを備える高精度トリガ遅延装置。
2. 第１位相変調器及び第２位相変調器は、それぞれ、直交変調器からなり、前記同期回路は、Ｄ型フリップフロップからなる請求項１に記載の装置。
3. 請求項１又は２に記載の高精度トリガ遅延装置の使用方法であって、
   第２クロックの位相が１／２周期ずれた状態で第２クロックが第１クロックに同期するように第１及び第２クロックを入力し、
   第１及び第２クロックの遅延時間が等しくなるように第１及び第２位相変調器による第１及び第２クロックの位相変調が行われるように第１及び第２デジタル信号を入力する高精度トリガ遅延装置の使用方法。
4. 第１クロックとリセット信号の入力を受け付け、前記リセット信号が入力されると第１クロックに基づいてカウントを開始し且つカウント値が設定値に到達したときにカウンタ出力信号を出力するカウンタと、
   前記カウンタ出力信号及び第３デジタル信号の入力を受け付け且つ第３デジタル信号に基づいて前記カウンタ出力信号が遅延された遅延素子出力信号を出力する遅延素子と、
   第２デジタル信号の入力を受け付け且つ第２デジタル信号がＤＡ変換された第２アナログ信号を出力する第２ＤＡ変換器と、
   第１クロックのｍ倍（ｍは２以上の整数）の周波数を有する第２クロック及び第２アナログ信号の入力を受け付け且つ第２アナログ信号に基づいて第２クロックの位相が変調された第２変調クロックを出力する第２位相変調器と、
   前記遅延素子出力信号と第２変調クロックの入力を受け付け且つ第２変調クロックに同期して前記遅延素子出力信号をトリガ信号として出力する同期回路とを備える高精度トリガ遅延装置。

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