KR101710825B1 - 위상 정렬된 출력 데이터를 제공하기 위한 동기식 데이터 시스템 및 방법 - Google Patents

위상 정렬된 출력 데이터를 제공하기 위한 동기식 데이터 시스템 및 방법 Download PDF

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Abstract

위상 정렬된 출력 데이터를 생성하기 위한 동기식 데이터 시스템과 방법의 실시예들이 본 명세서에 일반적으로 기술된다. 일부 실시예들에서, 동기식 데이터 시스템은 복수의 송신기-수신기(TX-RX) 쌍을 포함하고, 각각은 지연 고정 루프(DLL)와 관련되고 관련된 TX-RX 쌍의 고속 클록에 기초하여 대응하는 출력 데이터를 생성하도록 구성된다. 각각의 TX-RX 쌍과 관련된 DLL은 각각의 TX-RX 쌍의 고속 클록들을 에지 정렬시키기 위해 시스템 클록과 모듈 클록 간의 위상 오차를 최소화하도록 구성된 조절 가능한 위상 시프터를 포함하는 위상 시프터 DLL이다.

Description

위상 정렬된 출력 데이터를 제공하기 위한 동기식 데이터 시스템 및 방법{SYNCHRONOUS DATA SYSTEM AND METHOD FOR PROVIDING PHASE-ALIGNED OUTPUT DATA}
우선권 주장
이 출원은 2013년 4월 30일에 출원된 미국 출원 제13/873,720호의 우선권을 주장하며, 해당 출원은 전체 내용이 본 명세서에 참고로 포함된다.
정부의 권리
본 발명은 정부의 지원으로 만들어지지 않았다. 정부는 본 발명에 대하여 어떠한 권리도 가지지 못한다.
기술 분야
실시예들은 동기식 디지털 시스템에 관한 것이다. 일부 실시예들은 디지털 수신기와 관련이 있다. 일부 실시예들은 위상 정렬된 데이터의 생성과 관련이 있다. 일부 실시예들은 선형 주파수 변조(Linear-Frequency Modulated, LFM) 파형들의 생성을 포함하는 RF 신호들의 생성과 관련이 있다.
동기식 디지털 시스템들은 시스템에 걸쳐 요소들을 동기화시키기 위해 하나 이상의 클록 신호에 의지한다. 전통적으로, 하나 이상의 클록 신호는 하나 이상의 클록 라인을 통해 시스템에 걸쳐 분배된다. 시스템 내의 데이터는 각 클록에 기초하여 생성될 수 있다. 그러나, 논리 게이트들의 초기 상태, 클록 버퍼 지연들, 아주 많이 부하가 걸린 클록 라인들의 높은 정전 용량 및 전파 지연들을 포함하는 다양한 이유 때문에, 시스템의 상이한 부분들에서의 클록 신호의 에지들은 적절히 동기화되지 않아 동기 데이터, 특히 위상 정렬된 데이터를 생성하는 것을 어렵게 만들 수 있다. 각 클록의 에지 정렬이 달성될 때, 데이터는 동기이고 위상 정렬된다.
동기 데이터를 생성하기 위한 일부 전통적인 기법들은 전압 제어 발진기(VCO)에 의지하는 위상 동기 루프(PLL)들을 이용한다. 그러한 PLL들의 이용은 VCO의 동작 때문에 허용할 수 없는 지터(jitter)와 불량한 잡음 성능을 야기할 수 있다. 동기 데이터를 생성하기 위한 일부 다른 전통적인 기법들은 슬레이브 장치들이 단일 마스터 장치와 동기화되는 마스터-슬레이브 접근법을 이용한다. 단일 마스터 장치의 이용은 시스템 신뢰도를 저하시키는 단일 장애점(single point of failure)이다.
따라서, 위상 정렬된 데이터를 포함하는, 동기 데이터를 생성하기 위한 개선된 시스템들 및 방법들이 일반적으로 요구되고 있다. 또한 지터 및 위상 잡음 성능이 개선된 위상 정렬된 데이터를 생성하기 위한 시스템들 및 방법들이 일반적으로 요구되고 있다. 또한 단일 마스터 장치에 의지하지 않는 위상 정렬된 데이터를 생성하기 위한 시스템들 및 방법들이 일반적으로 요구되고 있다.
도 1은 일부 실시예들에 따른 동기식 데이터 시스템의 기능 다이어그램이다.
도 2는 일부 실시예들에 따른 위상 정렬된 출력 데이터를 생성하기 위한 절차이다.
이하의 설명 및 도면은 구체적인 실시예들을, 통상의 기술자가 그들을 실시할 수 있도록, 충분히 설명하고 있다. 다른 실시예들은 구조적, 논리적, 전기적, 공정, 및 기타 변경들을 포함할 수 있다. 일부 실시예들의 부분들 및 특징들이 다른 실시예들의 부분들 및 특징들에 포함될 수 있거나 그것들을 대체할 수 있다. 청구항들에 기재된 실시예들은 그 청구항들의 모든 이용가능한 등가물들을 포괄한다.
도 1은 일부 실시예들에 따른 동기식 데이터 시스템의 기능 다이어그램이다. 동기식 데이터 시스템(100)은 복수의 송신기-수신기(TX-RX) 쌍(102)을 포함할 수 있다. 각각의 TX-RX 쌍(102)은 지연 고정 루프(delay-locked loop, DLL)(108)와 관련되고 고속 클록(119)에 기초하여 대응하는 출력 데이터(110)를 생성하도록 구성될 수 있다. DLL(108)은 조절 가능한 위상 시프터(116)을 포함하는 위상 시프터 DLL일 수 있다. 각각의 TX-RX 쌍(102)과 관련된 DLL(108)은 TX-RX 쌍들(102)의 출력 데이터(110)가 서로 위상 정렬되도록 TX-RX 쌍(102)의 모듈 클록(103)을 시스템 클록(101)에 동기화(예를 들어, 위상 정합 또는 위상 정렬)시키도록 구성될 수 있다. 조절 가능한 위상 시프터(116)는 각각의 TX-RX 쌍(102)의 클록들(즉, 모듈 클록들(103) 및/또는 고속 클록들(119))을 에지-정렬시키기 위해 시스템 클록(101)과 모듈 클록(103) 사이의 위상 오차를 최소화하도록 구성될 수 있다. 클록들의 에지 정렬이 달성될 때, 각각의 TX-RX 쌍(102)의 데이터(110)는 동기이고 위상 정렬된다.
이 실시예들에서, 각각의 TX-RX 쌍(102)은 지터 및 위상 잡음 성능이 개선된 동기 출력 데이터(110)를 생성할 수 있다. 또한, 동기식 데이터 시스템(100)은 단일 마스터 장치에 의지하지 않으므로 증가된 신뢰도를 제공한다.
일부 실시예들에서, 출력 데이터(110)는 서로 코히런트(coherent)할 수 있다. 일부 실시예들에서, 동기식 데이터 시스템(100)은 디지털 수신기에서 다수의 데이터 스트림들의 동기화를 달성하기 위해 이용될 수 있다. 일부 레이더(RADAR) 실시예들에서, 출력 데이터(110)는 선형 주파수 변조된(Linear-Frequency Modulated, LFM) 파형들을 생성하는 데 이용될 수 있다. 이 실시예들은 아래에 더 상세히 논의된다.
일부 실시예들에 따르면, 각각의 TX-RX 쌍(102)은 송신 레지스터(104)와 수신 레지스터(106)를 포함할 수 있다. 모듈 클록(103)은 송신 레지스터(104)로부터 수신 레지스터(106)로의 병렬 데이터 스트림(105)을 클로킹하는 데 사용하기 위해 수신 레지스터(106)로부터 송신 레지스터(104)로 전송될 수 있다. 시스템 클록(101)은 각각의 TX-RX 쌍(102)에 공급될 수 있다. 이 실시예들에서, 각각의 TX-RX 쌍(102)은 클록 전송 스킴(clock-forwarding scheme)을 구현하고 모듈 클록(103)의 상승 에지 또는 하강 에지에서 데이터를 클로킹할 수 있다.
일부 실시예들에서, 각각의 TX-RX 쌍(102)의 DLL(108)은 모듈 클록(103)과 시스템 클록(101) 간의 위상차에 기초하여 위상 검출기 출력(113)을 생성하는 위상 검출기(112)를 포함할 수 있다. 각각의 TX-RX 쌍(102)의 DLL(108)은 또한 위상 검출기 출력(113)에 기초하여 시스템 클록(101)의 위상을 조절하고 관련된 TX-RX 쌍(102)에 의해 출력 데이터(110) 중 관련된 하나의 출력 데이터를 생성하는 데 사용되는 위상 조절된 모듈 클록 신호(117)를 생성하는 조절 가능한 위상 시프터(116)를 포함할 수 있다. 위상 조절된 모듈 클록 신호(117)는 모듈 클록(103)을 생성하는 데 이용될 수 있다.
이 실시예들에서, DLL(108)은 전송된 클록의 위상을 제어하여 지연을 변화시키기 위해 조절 가능한 위상 시프터(116)를 이용하는 위상 시프터 DLL이다. 지연 라인들을 이용하는 일부 전통적인 DLL들과 달리, DLL(108)은 조절 가능한 위상 시프터(116)를 지연 요소로서 이용한다. 이 실시예들에서, 동기화를 위해 VCO를 가진 PLL을 이용하는 또는 버퍼(들)의 바이어싱을 변경함으로써 지연 조절이 달성되는 전통적인 기법들에 비하여 위상 잡음의 현저한 감소가 달성될 수 있다. 이 실시예들에서는, 시스템 클록(101)이 각각의 TX-RX 쌍(102)에 공급되므로, 각각의 TX-RX 쌍(102) 내의 모듈 클록(103)과 데이터 전송들은 서로 동기이다. 일부 실시예들에서, 조절 가능한 위상 시프터(116)는 전압 의존 위상 시프터일 수 있다. 일부 전통적인 기법들과 달리, 위상 시프팅은 불연속 스텝들(discrete steps)로 수행되지 않는다.
일부 실시예들에서, 각각의 TX-RX 쌍(102)의 DLL(108)은 또한 위상 검출기 출력(113)에 대해 동작하고 루프 필터 출력(115)을 조절 가능한 위상 시프터(116)에 제공하는 루프 필터(114)를 포함할 수 있다. 이 실시예들에서, 루프 필터(114)는 위상 검출기 출력(113)에 대해 평균화를 수행할 수 있다.
일부 실시예들에서, 각각의 TX-RX 쌍(102)의 위상 검출기(112), 루프 필터(114) 및 조절 가능한 위상 시프터(116)는 시스템 클록(101)과 모듈 클록(103) 간의 위상 오차를 최소화하도록 구성된 폐루프 시스템의 일부일 수 있다. 이 실시예들에서, 각각의 TX-RX 쌍(102)의 DLL(108)의 폐루프 제어가 시스템 클록(101)과 모듈 클록(103) 간의 위상 오차를 최소화할 수 있다. 위상 검출기(112)는 시스템 클록(101)과 모듈 클록(103) 간의 위상차를 출력하고 그것은 루프 필터(114)에 공급된다. 루프 필터(114)의 출력(115)은 모듈 클록(103)의 위상이 시스템 클록(101)의 위상에 밀접하게 정합하도록 위상 시프터(116)를 조절한다. 이 구성은 시스템 클록(101)과 모듈 클록(103) 간의 위상차가 작은 값으로 구동되는 네거티브 피드백으로 DLL(108)을 설정한다.
일부 실시예들에서, 각각의 TX-RX 쌍(102)은 또한 위상 조절된 모듈 클록 신호(117)를 주파수 체배하여 고속 클록(119)을 생성하는 주파수 체배기(118)를 포함할 수 있다. 각각의 TX-RX 쌍(102)은 또한 고속 클록(119)을 나누어 모듈 클록(103)에 대응하는 분할된 클록(121)을 생성하는 주파수 분할기(120)를 포함할 수 있다. 각각의 TX-RX 쌍(102)은 또한 수신 레지스터(106)로부터 병렬 데이터 스트림(107)을 수신하고 고속 클록(119)에 기초하여 출력 데이터(110)를 생성하는 컨버터(122)를 포함할 수 있다. 나누어진 클록(121)은 모듈 클록(103)에 대응할 수 있고 수신 레지스터(106)에 의해 데이터를 클로킹하는 데 이용될 수 있다. 이 실시예들에서, 각각의 TX-RX 쌍(102)의 논리 회로들은 시스템 클록의 동일한 에지에 매우 밀접하게 클로킹될 수 있다.
일부 실시예들에서, 각각의 TX-RX 쌍(102)의 컨버터(122)는 병렬-직렬(P/S) 컨버터를 포함할 수 있다. 이 실시예들에서, 출력 데이터(110)는 디지털 신호들을 포함하고 각각의 TX-RX 쌍(102)의 고속 클록(119)은 에지 정렬될 수 있다. 일부 대안의 실시예들에서, 각각의 TX-RX 쌍(102)의 컨버터(122)는 디지털-아날로그 컨버터(DAC)를 포함할 수 있다. 이 실시예들에서, 출력 데이터(110)는 아날로그 신호들을 포함할 수 있고 각각의 TX-RX 쌍(102)의 고속 클록(119)은 에지 정렬될 수 있다.
일부 실시예들에서, 각각의 TX-RX 쌍(102)과 그의 관련된 DLL(108)은 회로 카드 어셈블리(circuit-card assembly, CCA) 상에 제공될 수 있지만, 이것이 필요 조건은 아니다. 이 실시예들에서, 시스템 클록(101)은 각각의 CCA에 공급될 수 있다. 도 1에 도시된 바와 같이, 제1 TX-RX 쌍이 제1 CCA(152) 상에 제공될 수 있고 제2 TX-RX 쌍이 제2 CCA(154) 상에 제공될 수 있다. 2개의 CCA만이 도시되어 있지만, 동기식 데이터 시스템(100)은 다수의 CCA를 포함할 수 있고(예컨대, 최대 10개 이상), 이들 각각은 시스템 클록(101)을 기준으로 이용한다. 일부 실시예들에서, 각각의 TX-RX 쌍(102)과 그의 관련된 DLL(108)은 개별 모듈로 간주될 수 있다.
일부 실시예들에서, 각각의 TX-RX 쌍(102)마다, 송신 레지스터(104), 위상 검출기(112) 및 루프 필터(114)는 필드 프로그래머블 게이트 어레이(FPGA)(124) 내에 구현될 수 있지만, 실시예들의 범위는 이 점에 있어서 제한되지 않는다. 일부 실시예들에서, 각각의 TX-RX 쌍(102)마다, 수신 레지스터(106), 컨버터(122), 및 주파수 분할기(120)는 집적 회로(IC)(126) 내에 구현될 수 있지만, 실시예들의 범위는 이 점에 있어서 제한되지 않는다. 각각의 TX-RX 쌍(102)마다, 조절 가능한 위상 시프터(116)와 주파수 체배기(118)는 FPGA(124)와 집적 회로(126)의 외부에 구현될 수 있지만, 실시예들의 범위는 이 점에 있어서 제한되지 않는다.
일부 실시예들에서, 송신 레지스터(104)로부터 수신 레지스터(106)로 클로킹되는 병렬 데이터 스트림(105)의 데이터는 FPGA(124)의 외부에 있는 데이터 소스로부터 제공될 수 있지만, 이것이 필요 조건은 아니다.
일부 레이더 실시예들에서, 동기식 데이터 시스템(100)은 또한 출력 데이터(110)로부터 선형 주파수 변조된(LFM) 파형들을 생성하는 회로를 포함할 수 있지만, 실시예들의 범위는 이 점에 있어서 제한되지 않는다. 이들 레이더 실시예들에서, 각 CCA로부터의 출력 데이터(110)는 LFM 파형들을 나타내는 디지털 워드들 또는 아날로그 신호들을 포함할 수 있다. 따라서, 지터 및 위상 잡음 성능이 개선된 LFM 파형들이 생성될 수 있다. 이 실시예들 중 일부에서, 동기식 데이터 시스템(100)은 레이더 수신기의 일부일 수 있다.
이 실시예들에서, 각 CCA는 시스템 클록(101)에 위상 정렬되는 LFM 파형들을 생성하는 데 이용될 수 있다. 그와 같이, 각 CCA의 출력 데이터(110)는 서로에 위상 정렬될 수 있다. 따라서, 각 FPGA(124)는 서로에 동기될 수 있다.
동기식 데이터 시스템(100)은 몇몇의 개별적인 기능 요소들을 갖는 것으로 예시되었지만, 기능 요소들 중 하나 이상이 결합될 수 있으며, 디지털 신호 프로세서(DSP)들 및/또는 다른 하드웨어 요소들을 포함하는 처리 요소들과 같은 소프트웨어에 의해 구성되는 요소들의 조합들에 의해 구현될 수 있다. 예를 들어, 일부 요소들은, 하나 이상의 마이크로프로세서, DSP, FPGA, ASIC(Application Specific Integrated Circuits), RFIC(Radio-Frequency Integrated Circuits), 및 적어도 본 명세서에 설명되는 기능들을 수행하는 다양한 하드웨어 및 로직 회로의 조합들을 포함할 수 있다. 일부 실시예들에서, 동기식 데이터 시스템(100)의 기능 요소들은 하나 이상의 처리 요소 상에서 동작하는 하나 이상의 프로세스를 말할 수 있다.
실시예들은 하드웨어, 펌웨어, 및 소프트웨어 중 하나 또는 이들의 조합으로 구현될 수 있다. 실시예들은 또한 본 명세서에 설명되는 동작을 수행하기 위해 적어도 하나의 프로세서에 의해 판독되어 실행될 수 있는, 컴퓨터 판독가능 저장 장치에 저장된 명령어들로 구현될 수 있다. 컴퓨터 판독가능 저장 장치는 정보를 머신(예를 들어 컴퓨터)에 의해 판독가능한 형태로 저장하기 위한 임의의 비일시적인 메커니즘을 포함할 수 있다. 예를 들어, 컴퓨터 판독가능 저장 장치는, ROM(Read-Only Memory), RAM(Random-Access Memory), 자기 디스크 저장 매체, 광 저장 매체, 플래시 메모리 장치들, 및 다른 저장 장치들 및 매체를 포함할 수 있다. 일부 실시예들에서, 동기식 데이터 시스템(100)은, 하나 이상의 프로세서를 포함할 수 있고, 컴퓨터 판독가능 저장 장치 상에 저장되는 명령어들로 구성될 수 있다.
도 2는 일부 실시예들에 따른 위상 정렬된 출력 데이터를 생성하기 위한 절차이다. 절차(200)는 동기식 데이터 시스템(100)(도 1)과 같은 동기식 데이터 시스템에 의해 수행될 수 있지만, 다른 구성들도 가능할 수 있다.
동작 202에서, 각 출력 데이터 스트림에 대해, 모듈 클록이 DLL을 이용하여 시스템 클록과 동기화된다. DLL은 조절 가능한 위상 시프터를 포함하는 위상 시프터 DLL일 수 있다. 일부 실시예들에서, 각각의 TX-RX 쌍(102)의 모듈 클록(103)(도 1)이 DLL(108)(도 1)을 이용하여 시스템 클록(101)(도 1)과 동기화(예컨대, 위상 정합 또는 위상 정렬)될 수 있다. 일부 실시예들에서, 시스템 클록(101)과 모듈 클록(103) 간의 위상 오차는 DLL(108)의 동작을 통하여 최소화될 수 있다.
동작 204에서, 출력 데이터 중 대응하는 출력 데이터가 모듈 클록에 기초하여 생성될 수 있다. 출력 데이터는 DLL의 동작 때문에 서로 위상 정렬될 수 있다. 일부 실시예들에서, 대응하는 출력 데이터가 모듈 클록(103)에 기초하여 각각의 TX-RX 쌍(102)에 의해 생성될 수 있다. 일부 실시예들에서, 각각의 TX-RX 쌍(102)의 출력 데이터는 디지털 신호들을 포함할 수 있고 고속 클록(119)은 서로 에지 정렬된다. 일부 다른 실시예들에서, 각각의 TX-RX 쌍(102)의 출력 데이터는 아날로그 신호들을 포함할 수 있고 고속 클록(119)은 서로 에지 정렬된다.
요약서는 독자가 이 기술 개시 내용의 본질과 요점을 알 수 있게 해주는 초록을 요구하는 37 C.F.R. 섹션 1.72(b)에 따라서 제공된다. 그것은 청구항들의 범위 또는 의미를 제한하거나 해석하기 위해 이용되지 않을 것이라는 조건으로 제출된다. 이로써 이하의 청구항들은 상세한 설명에 포함되고, 각각의 청구항은 개별 실시예로서 독립해 있다.

Claims (18)

  1. 동기식 데이터 시스템으로서,
    복수의 송신기-수신기(TX-RX) 쌍
    을 포함하고,
    각각의 TX-RX 쌍은 지연 고정 루프(DLL)와 관련되고, 관련된 TX-RX 쌍의 고속 클록에 기초하여 대응하는 출력 데이터를 생성하도록 구성되고,
    각각의 TX-RX 쌍과 관련된 상기 DLL은 상기 TX-RX 쌍들의 출력 데이터가 위상 정렬되도록 상기 TX-RX 쌍의 모듈 클록을 시스템 클록에 동기화시키도록 구성되고,
    상기 DLL은 각각의 TX-RX 쌍의 상기 고속 클록을 에지 정렬시키기 위해 상기 시스템 클록과 상기 모듈 클록 간의 위상 오차를 최소화하도록 구성된 조절 가능한 위상 시프터를 포함하는 위상 시프터 DLL이고,
    각각의 TX-RX 쌍은, 상기 조절 가능한 위상 시프터에 의해 생성된 위상 조절된 모듈 클록 신호를 주파수 체배하고 상기 고속 클록을 생성하도록 구성된 주파수 체배기(frequency multiplier)를 포함하고,
    각각의 TX-RX 쌍은, 상기 고속 클록을 나누어, 상기 모듈 클록에 대응하는 분할된 클록을 생성하도록 구성된 주파수 분할기를 포함하는, 동기식 데이터 시스템.
  2. 제1항에 있어서,
    각각의 TX-RX 쌍은 송신 레지스터와 수신 레지스터를 포함하고,
    상기 모듈 클록은 상기 송신 레지스터로부터 상기 수신 레지스터로의 병렬 데이터 스트림을 클로킹(clock)하는 데 사용하기 위해 상기 수신 레지스터로부터 상기 송신 레지스터로 전송(forward)되고,
    상기 시스템 클록은 각각의 TX-RX 쌍에 공급(source)되는, 동기식 데이터 시스템.
  3. 제2항에 있어서,
    각각의 TX-RX 쌍의 상기 DLL은 상기 모듈 클록과 상기 시스템 클록 간의 위상차에 기초하여 위상 검출기 출력을 생성하는 위상 검출기를 포함하고,
    상기 조절 가능한 위상 시프터는 상기 위상 검출기 출력에 기초하여 상기 시스템 클록의 위상을 조절하도록 구성되고,
    상기 위상 조절된 모듈 클록 신호는 상기 모듈 클록을 생성하는 데 사용되는, 동기식 데이터 시스템.
  4. 제3항에 있어서,
    각각의 TX-RX 쌍의 상기 DLL은, 상기 위상 검출기 출력에 대해 동작하고 루프 필터 출력을 상기 조절 가능한 위상 시프터에 제공하는 루프 필터를 더 포함하는, 동기식 데이터 시스템.
  5. 제4항에 있어서,
    각각의 TX-RX 쌍의 상기 위상 검출기, 상기 루프 필터 및 상기 조절 가능한 위상 시프터는 상기 시스템 클록과 상기 모듈 클록 간의 위상 오차를 최소화하도록 구성된 폐루프 시스템의 일부인, 동기식 데이터 시스템.
  6. 삭제
  7. 제5항에 있어서,
    각각의 TX-RX 쌍은, 상기 수신 레지스터로부터 상기 병렬 데이터 스트림을 수신하고 상기 고속 클록에 기초하여 상기 출력 데이터 중 하나의 출력 데이터를 생성하는 컨버터를 더 포함하는, 동기식 데이터 시스템.
  8. 제7항에 있어서,
    상기 컨버터는 병렬-직렬 컨버터이고,
    상기 출력 데이터는 각각의 TX-RX 쌍의 상기 고속 클록들이 에지 정렬될 때 위상 정렬되는 디지털 신호들을 포함하는, 동기식 데이터 시스템.
  9. 제7항에 있어서,
    상기 컨버터는 디지털-아날로그 컨버터이고,
    상기 출력 데이터는 각각의 TX-RX 쌍의 상기 고속 클록들이 에지 정렬될 때 위상 정렬되는 아날로그 신호들을 포함하는, 동기식 데이터 시스템.
  10. 제7항에 있어서,
    각각의 TX-RX 쌍마다, 상기 송신 레지스터, 상기 위상 검출기 및 상기 루프 필터는 필드 프로그래머블 게이트 어레이(FPGA) 내에 구현되고,
    각각의 TX-RX 쌍마다, 상기 수신 레지스터, 상기 컨버터, 및 상기 주파수 분할기는 집적 회로 내에 구현되고,
    각각의 TX-RX 쌍마다, 상기 조절 가능한 위상 시프터와 상기 주파수 체배기는 상기 FPGA와 상기 집적 회로의 외부에 구현되는, 동기식 데이터 시스템.
  11. 제1항에 있어서,
    상기 출력 데이터로부터 선형 주파수 변조된(LFM) 파형들을 생성하는 회로를 더 포함하는, 동기식 데이터 시스템.
  12. 복수의 송신기-수신기(TX-RX) 쌍으로 위상 정렬된 출력 데이터를 생성하기 위한 방법으로서,
    각각의 TX-RX 쌍의 모듈 클록을 상기 TX-RX 쌍과 관련된 지연 고정 루프(DLL)를 이용하여 시스템 클록과 동기화시키는 단계 - 상기 DLL은 조절 가능한 위상 시프터를 포함하는 위상 시프터 DLL임 -; 및
    관련된 TX-RX 쌍의 고속 클록에 기초하여 복수의 TX-RX 쌍 중 관련된 하나의 TX-RX 쌍으로 대응하는 출력 데이터를 생성하는 단계 - 상기 TX-RX 쌍들의 상기 출력 데이터는 각각의 TX-RX 쌍의 상기 고속 클록들이 에지 정렬될 때 서로 위상 정렬됨 -
    를 포함하고,
    상기 방법은, 상기 DLL이 각각의 TX-RX 쌍의 상기 고속 클록을 에지 정렬시키기 위해 상기 시스템 클록과 상기 모듈 클록 간의 위상 오차를 최소화하는 단계를 더 포함하고,
    각각의 TX-RX 쌍은, 상기 조절 가능한 위상 시프터에 의해 생성된 위상 조절된 모듈 클록 신호를 주파수 체배하고 상기 고속 클록을 생성하도록 구성된 주파수 체배기(frequency multiplier)를 포함하고,
    각각의 TX-RX 쌍은, 상기 고속 클록을 나누어, 상기 모듈 클록에 대응하는 분할된 클록을 생성하도록 구성된 주파수 분할기를 포함하는, 방법.
  13. 삭제
  14. 제12항에 있어서,
    각각의 TX-RX 쌍의 송신 레지스터로부터 수신 레지스터로의 병렬 데이터 스트림을 클로킹하기 위해 상기 수신 레지스터로부터 상기 송신 레지스터로 상기 모듈 클록을 전송하는 단계; 및
    상기 시스템 클록을 각각의 TX-RX 쌍에 공급하는 단계를 더 포함하는 방법.
  15. 제14항에 있어서,
    상기 모듈 클록과 상기 시스템 클록 간의 위상차에 기초하여 위상 검출기 출력을 생성하는 단계;
    상기 위상 검출기 출력에 기초하여 상기 시스템 클록의 위상을 조절하고, 관련된 TX-RX 쌍에 의해 상기 출력 데이터 중 관련된 출력 데이터의 생성을 위해 상기 고속 클록을 생성하는 데 사용되는 위상 조절된 모듈 클록 신호를 생성하는 단계; 및
    상기 고속 클록으로부터 상기 모듈 클록을 생성하는 단계를 더 포함하는 방법.
  16. 제15항에 있어서,
    상기 출력 데이터로부터 선형 주파수 변조된(LFM) 파형들을 생성하는 단계를 더 포함하는 방법.
  17. 레이더 수신기로서,
    출력 데이터를 생성하는 동기식 데이터 시스템; 및
    상기 출력 데이터로부터 선형 주파수 변조된(LFM) 파형들을 생성하는 회로
    를 포함하고,
    상기 동기식 데이터 시스템은 복수의 송신기-수신기(TX-RX) 쌍을 포함하고, 각각의 TX-RX 쌍은 지연 고정 루프(DLL)와 관련되고, 관련된 TX-RX 쌍의 고속 클록에 기초하여 대응하는 데이터를 생성하도록 구성되고,
    각각의 TX-RX 쌍과 관련된 상기 DLL은 상기 TX-RX 쌍들의 출력 데이터가 서로 위상 정렬되도록 상기 TX-RX 쌍의 모듈 클록을 시스템 클록에 동기화시키도록 구성되고,
    상기 DLL은 각각의 TX-RX 쌍의 상기 고속 클록을 에지 정렬시키기 위해 상기 시스템 클록과 상기 모듈 클록 간의 위상 오차를 최소화하도록 구성된 조절 가능한 위상 시프터를 포함하는 위상 시프터 DLL이고,
    각각의 TX-RX 쌍은, 상기 조절 가능한 위상 시프터에 의해 생성된 위상 조절된 모듈 클록 신호를 주파수 체배하고 상기 고속 클록을 생성하도록 구성된 주파수 체배기(frequency multiplier)를 포함하고,
    각각의 TX-RX 쌍은, 상기 고속 클록을 나누어, 상기 모듈 클록에 대응하는 분할된 클록을 생성하도록 구성된 주파수 분할기를 포함하는, 레이더 수신기.
  18. 제17항에 있어서,
    상기 출력 데이터는 상기 LFM 파형들을 나타내는 디지털 워드들 또는 아날로그 신호들을 포함하는, 레이더 수신기.
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