JP7493915B2 - 共通基準信号に対するマルチチップタイミングアライメント - Google Patents

共通基準信号に対するマルチチップタイミングアライメント Download PDF

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Description

本記載は、概してクロック発生システムに関し、より具体的には、共通基準信号に対するマルチチップタイミングアライメントに関する。
例えば、クロック信号によって駆動されるアナログ－デジタル変換器においてデータサンプリングイベントを合わせるとき、タイミング信号の同期が期待される。同様に、強め合う干渉を達成するために異なる搬送無線波を位相合わせするために、タイミング信号の同期が期待される。使用するクロック信号の数またはクロックされるデバイス間の空間的分離のいずれかのために、複数のクロッキングデバイスを共通の時間または位相に合わせることを期待する多くのシステムがある。
主題技術は、クロック分配を有する位相同期ループ（ＰＬＬ）におけるタイミングミスアライメントを解消することを提供する。出力の立ち上がりエッジが入力の立ち上がりエッジと同時に生じるようにしてミスアライメントが解消される。この点において、入力立ち上がりエッジと出力立ち上がりエッジとの間の何らかのオフセットは、追加された遅延が出力の立ち上がりエッジをプッシュ／プルして入力の立ち上がりエッジと揃うように、ＰＬＬの帰還ループに遅延を追加することで低減することができる。主題技術は、入力基準信号経路と同じ回路構成およびバイアス回路を使用して、ＰＬＬへの入力基準信号経路に沿って経験する遅延量をできるだけ近づけて複製する。例えば、複製回路を含むタイミングアライメント回路は、帰還ループ遅延を基準経路遅延と一致させるために、負帰還ループ信号に補償遅延を追加する。基準信号経路の遅延が推定され、複製回路に追加される。これら２つの経路の遅延特性は、入力基準信号および帰還ループ信号の位相がＰＬＬへの入力において位相同期されるように互いに打ち消し合う。
本開示の実施形態によれば、共通基準信号に対するタイミングアライメントのための装置が提供される。本装置は、入力端子に連結され、基準周波数信号を受信し、かつ入力端子からの基準信号経路に沿って分周された基準信号を発生するように構成された基準分周回路を含む。本装置は、分周された基準信号を受信し、かつ帰還信号経路に沿ってＰＬＬへの入力への分周された帰還信号と、出力端子への出力発振信号とを発生するように構成された位相同期ループ（ＰＬＬ）回路を含む。本装置は、ＰＬＬ回路に連結され、調整された位相で分周された基準信号を分周された帰還信号とアライメントをとるために基準分周回路の基準信号経路を通る経路遅延量に比例する所定量の遅延で分周された帰還信号の位相を調整するように構成されているタイミングアライメント回路を含む。いくつかの態様では、タイミングアライメント回路は、基準分周回路の基準信号経路を通る経路遅延量を複製する１つ以上の遅延構成要素を含む。
本開示の一実施形態によれば、クロック発生システムは、入力端子に連結され、基準周波数信号を受信し、かつ分周された基準信号を提供するように構成された基準分周回路を含む。クロック発生システムは、分周された基準信号を受信し、かつ帰還信号経路に沿ってＰＬＬへの入力への分周された帰還信号と出力端子への出力発振信号とを発生するように構成された位相同期ループ（ＰＬＬ）回路を含む。クロック発生システムは、出力発振信号を受信して、基準周波数信号の周波数の関数である分周された出力タイミング信号を個別に発生するように構成されている複数の出力分周器を含む。クロック発生システムは、ＰＬＬ回路に連結され、調整された位相で分周された基準信号を分周された帰還信号とアライメントをとるために基準分周回路の基準信号経路を通る経路遅延量に比例する所定量の遅延で分周された帰還信号の位相を調整するように構成されているタイミングアライメント回路を含む。いくつかの態様では、タイミングアライメント回路は、基準分周回路の基準信号経路を通る経路遅延量を複製する１つ以上の遅延構成要素を含む。
本開示の実施形態によれば、共通基準信号に対するタイミングアラインメントのための装置が提供される。装置は、入力端子で基準周波数信号を受信し、入力端子からの基準信号経路に沿って分周された基準信号を提供するための手段を含む。装置は、分周された基準信号を受信し、帰還信号経路に沿った分周された帰還信号と出力端子への出力発振信号とを提供するための手段を含む。装置は、基準信号経路を通る入力端子からの経路遅延量を帰還信号経路に沿って配置された１つ以上の遅延構成要素で複製し、分周された帰還信号の位相を、基準信号経路の基準信号経路を通る経路遅延量に比例する所定量の遅延で調整し、分周された帰還信号の遷移エッジが分周された基準信号の遷移エッジと揃うように、調整された位相で分周された基準信号を分周された帰還信号とアライメントをとるための手段を含む。
例えば、本願は以下の項目を提供する。
（項目１）
共通基準信号に対するタイミングアラインメントのための装置であって、上記装置は、
入力端子に連結され、基準周波数信号を受信し、かつ上記入力端子からの基準信号経路に沿って分周された基準信号を発生するように構成されている、基準分周回路と、
位相同期ループ（ＰＬＬ）回路であって、上記分周された基準信号を受信し、かつ帰還信号経路に沿って上記ＰＬＬへの入力への分周された帰還信号と、出力端子への出力発振信号とを発生するように構成された、位相同期ループ（ＰＬＬ）回路と、
上記ＰＬＬ回路に連結され、調整された位相で上記分周された基準信号を上記分周された帰還信号とアライメントをとるために上記基準分周回路の上記基準信号経路を通る経路遅延量に比例する所定量の遅延で上記分周された帰還信号の位相を調整するように構成されているタイミングアライメント回路であって、上記タイミングアライメント回路は、上記基準分周回路の上記基準信号経路を通る上記経路遅延量を複製する１つ以上の遅延構成要素を備える、タイミングアライメント回路と、を備える、装置。
（項目２）
上記ＰＬＬ回路は、
上記分周された基準信号と分周された帰還信号とを受信し、誤差信号を提供するように構成されている誤差検出回路と、
上記誤差信号を受信し、上記誤差信号に基づいて上記出力発振信号を発生するように構成されている電圧制御発振器（ＶＣＯ）回路と、
上記ＶＣＯ回路から上記出力発振信号を受信し、上記誤差検出回路への上記帰還信号経路に沿って上記分周された帰還信号を生成するように構成されている帰還分周回路と、を備え、
上記タイミングアライメント回路は、上記誤差検出回路への入力に連結されている、上記項目に記載の装置。
（項目３）
上記ＶＣＯ回路の出力に連結され、上記ＶＣＯ回路からの上記出力発振信号に基づいて分周された出力タイミング信号を発生するように構成されている出力分周回路、をさらに備え、
上記ＶＣＯ回路の上記出力から上記出力分周回路を通る経路遅延は、上記ＶＣＯ回路の上記出力から上記帰還分周回路の上記帰還信号経路を通る経路遅延に対応する、上記項目のいずれか一項に記載の装置。
（項目４）
上記基準分周回路は、上記入力端子と上記誤差検出回路への第１の入力とに連結され、上記基準分周回路は、上記入力端子と上記誤差検出回路の上記第１の入力との間に上記基準信号経路を提供し、
上記帰還分周回路は、上記ＶＣＯ回路の上記出力と上記タイミングアライメント回路への入力とに連結され、上記帰還分周回路は、上記ＶＣＯ回路の上記出力と上記タイミングアライメント回路への上記入力との間の上記帰還信号経路を通して上記分周された帰還信号を提供し、
上記出力分周回路は、出力端子に連結され、上記ＶＣＯ回路の上記出力と上記出力端子との間の出力分周信号経路を通して上記出力発振信号を提供し、
上記タイミングアライメント回路は、上記基準信号経路の遅延と、上記帰還信号経路と上記出力分周信号経路との間のタイミング差とを補償する、上記項目のいずれか一項に記載の装置。
（項目５）
上記タイミングアライメント回路が、上記入力端子と上記誤差検出回路の上記第１の入力との間に連結されている、上記項目のいずれか一項に記載の装置。
（項目６）
上記タイミングアライメント回路が、上記ＶＣＯ回路の出力と上記誤差検出回路への第２の入力との間に連結されている、上記項目のいずれか一項に記載の装置。
（項目７）
上記タイミングアライメント回路が、上記帰還分周回路の出力へおよび上記誤差検出回路の上記第２の入力へ連結されている、上記項目のいずれか一項に記載の装置。
（項目８）
上記タイミングアライメント回路が、上記ＶＣＯ回路の上記出力へおよび上記帰還分周回路への入力へ連結されている、上記項目のいずれか一項に記載の装置。
（項目９）
上記ＰＬＬ回路は、
上記帰還分周回路および上記タイミングアライメント回路に連結されたマルチプレクサ、を備え、上記マルチプレクサは、上記タイミングアライメント回路からの遅延補償出力信号をバイパスし、受信した選択信号に基づいて上記分周された帰還信号を上記誤差検出器回路に渡すように構成されている、上記項目のいずれか一項に記載の装置。
（項目１０）
上記タイミングアライメント回路内の上記１つ以上の遅延構成要素の各々は、上記基準信号経路に沿った複数の遅延構成要素のうちの１つに対応する、上記項目のいずれか一項に記載の装置。
（項目１１）
上記基準分周回路および上記タイミングアライメント回路に連結され、同じバイアス信号を上記基準分周回路および上記タイミングアライメント回路に駆動するように構成されているバイアス回路、をさらに備える、上記項目のいずれか一項に記載の装置。
（項目１２）
上記バイアス回路は、上記タイミングアライメント回路の上記１つ以上の遅延構成要素のそれぞれの制御端子に上記バイアス信号を駆動するように構成され、上記バイアス信号の各々は、上記基準信号経路上の対応する遅延構成要素に送られる第２のバイアス電圧に対応する第１のバイアス電圧で駆動される、上記項目のいずれか一項に記載の装置。
（項目１３）
クロック発生システムであって、
入力端子に連結され、基準周波数信号を受信し、かつ分周された基準信号を発生するように構成されている基準分周回路と、
位相同期ループ（ＰＬＬ）回路であって、上記分周された基準信号を受信し、帰還信号経路に沿って上記ＰＬＬへの入力への分周された帰還信号と、出力端子への出力発振信号とを提供するように構成された、位相同期ループ（ＰＬＬ）回路と、
上記出力発振信号を受信して、上記基準周波数信号の周波数の関数である分周された出力タイミング信号を個別に発生するように構成されている複数の出力分周器と、
上記ＰＬＬ回路に連結され、調整された位相で上記分周された基準信号を上記分周された帰還信号とアライメントをとるために上記基準分周回路の基準信号経路を通る経路遅延量に比例する所定量の遅延で上記分周された帰還信号の位相を調整するように構成されているタイミングアライメント回路であって、上記タイミングアライメント回路は、上記基準分周回路の上記基準信号経路を通る上記経路遅延量を複製する１つ以上の遅延構成要素を備える、タイミングアライメント回路と、を備える、クロック発生システム。
（項目１４）
上記ＰＬＬ回路は、
上記分周された基準信号と分周された帰還信号とを受信し、誤差信号を提供するように構成されている誤差検出回路と、
上記誤差信号を受信し、上記出力発振信号を発生するように構成されている電圧制御発振器（ＶＣＯ）回路と、
上記ＶＣＯ回路から上記出力発振信号を受信し、上記誤差検出回路への負帰還信号経路に沿って上記分周された帰還信号を発生するように構成されている帰還分周回路と、を備え、
上記タイミングアライメント回路は、上記誤差検出回路への入力に連結されている、上記項目に記載のクロック発生システム。
（項目１５）
上記ＶＣＯ回路の出力から上記複数の出力分周器の各々を通るそれぞれの経路遅延は、上記ＶＣＯ回路の上記出力から上記帰還分周回路を通る経路遅延に対応する、上記項目のいずれか一項に記載のクロック発生システム。
（項目１６）
上記タイミングアライメント回路が、上記入力端子と上記誤差検出回路への第１の入力との間に連結されている、上記項目のいずれか一項に記載のクロック発生システム。
（項目１７）
上記タイミングアライメント回路が、上記ＶＣＯ回路の出力と上記誤差検出回路への第２の入力との間に連結されている、上記項目のいずれか一項に記載のクロック発生システム。
（項目１８）
上記タイミングアライメント回路が、上記帰還分周回路の出力へおよび上記誤差検出回路の上記第２の入力へ連結されている上記項目のいずれか一項に記載のクロック発生システム。
（項目１９）
上記タイミングアライメント回路が、上記ＶＣＯ回路の上記出力へおよび上記帰還分周回路への入力へ連結されている、上記項目のいずれか一項に記載のクロック発生システム。
（項目２０）
共通基準信号に対するタイミングアラインメントのための装置であって、上記装置は、
入力端子で基準周波数信号を受信し、上記入力端子からの基準信号経路に沿って分周された基準信号を提供するための手段と、
上記分周された基準信号を受信し、帰還信号経路に沿った分周された帰還信号と出力端子への出力発振信号とを提供するための手段と、
上記基準信号経路を通る上記入力端子からの経路遅延量を上記帰還信号経路に沿って配置された１つ以上の遅延構成要素で複製し、上記分周された帰還信号の位相を、上記基準信号経路を通る上記経路遅延量に比例する所定量の遅延で調整し、上記分周された帰還信号の遷移エッジが上記分周された基準信号の遷移エッジと揃うように、上記調整された位相で上記分周された基準信号を上記分周された帰還信号とアライメントをとるための手段と、を含む、装置。
（項目２１）
共通基準信号に対するタイミングアラインメントのための装置であって、上記装置は、
入力端子で上記入力端子からの基準信号経路に沿って基準周波数信号を受信するための手段と、
上記受信した基準周波数信号に基づいて帰還信号経路に沿って分周された帰還信号を提供し、かつ出力発振信号を出力端子に提供するための手段と、
上記帰還信号経路に沿った経路遅延量を上記基準信号経路に沿って配置された１つ以上の遅延構成要素で複製し、上記基準周波数信号の位相を、上記帰還信号経路を通る上記経路遅延量に比例する所定量の遅延で調整し、上記基準周波数信号の遷移エッジが上記分周された帰還信号の遷移エッジと揃うように、上記調整された位相で上記基準周波数信号を上記分周された帰還信号とアライメントをとるための手段と、を含む、装置。
（項目２２）
上記受信した基準周波数信号に基づいて、上記基準信号経路に沿って分周された基準信号を提供するための手段、をさらに含み、上記分周された帰還信号を提供するための上記手段は、上記分周された基準信号に基づく、上記項目のいずれか一項に記載の装置。
（項目２３）
上記基準周波数信号は、上記入力端子で受信されたのと同じ周波数で上記基準信号経路を通して位相同期ループの入力に渡される、上記項目のいずれか一項に記載の装置。
（摘要）
主題技術は、出力立ち上がりエッジを入力立ち上がりエッジと同時に生じさせることによって位相同期ループ（ＰＬＬ）における遅延源を除去することを提供する。主題技術は、入力基準信号経路と同じ回路構成およびバイアス回路を使用して、ＰＬＬへの入力基準信号経路に沿って経験する遅延量をできるだけ近づけて複製する。例えば、複製回路を含むタイミングアライメント回路は、帰還ループ遅延を基準経路遅延と一致させるために、負帰還ループ信号に補償遅延を追加する。基準信号経路の遅延が推定され、複製回路に追加される。これら２つの経路の遅延特性は、入力基準信号および帰還ループ信号の位相がＰＬＬへの入力において位相同期されるように互いに打ち消し合う。
主題技術の特定の特徴は、添付の特許請求の範囲に記載されている。しかしながら、説明の目的のために、主題技術のいくつかの実施形態を以下の図に記載する。
図１は、主題技術の１つ以上の実装形態によるクロック発生システムの一例の概略図を図示する。 図２は、主題技術の１つ以上の実装形態によるクロック発生回路の一例の概略図を図示する。 図３は、主題技術の１つ以上の実装形態による経路遅延の描写を有するクロック発生回路の一例を概念的に図示する。 図４は、主題技術の１つ以上の実装形態によるタイミングアラインメントのための基準経路回路および複製回路を有するクロック発生回路の一例を概念的に図示する。 図５は、主題技術の１つ以上の実装形態による共通基準信号に対するタイミングアラインメントのための例示的プロセスのフローチャートを図示する。
以下に記載される詳細な説明は、主題技術の様々な構成の説明として意図されており、主題技術が実践され得る唯一の構成を表すことを意図していない。添付の図面は本明細書に組み込まれており、詳細な説明の一部を形成する。詳細な説明は、主題技術の完全な理解を提供するための具体的な詳細を含む。しかしながら、主題技術は、本明細書に記載された具体的な詳細に限定されず、１つ以上の実装形態を用いて実践され得る。１つ以上の例において、主題技術の概念を曖昧にすることを避けるために、構造および構成要素がブロック図形式で示されている。
概して、高周波クロック信号は、ＰＬＬを使用してより低周波のシステム基準信号（「基準信号ｆＲＥＦ」）から合成し得る。多くの場合、ＰＬＬを使用して、クロックシンセサイザが基準信号ｆＲＥＦから共通の高周波信号を作り出す。次に、共通の高周波信号を使用して個々の分周器を駆動し、異なる周波数の複数の信号を生成する。デジタルの性質上、分周器からの信号は、分周器が最初に起動されたときにランダムな出力位相を持ち得る。ＰＬＬはまた、分周器が最初に起動されたときにランダムな位相特性を有するデジタル分周器を利用し得る。ＰＬＬは、いくつかの位相の不確実性を除去することができるが、全てではない。クロック同期は、分周器の間で単一の所定の位相関係を一貫して強いるために必要である。しかしながら、温度および技術プロセスの変動が、出力位相の各々を互いにドリフトさせ、このため入力位相を出力位相の各々と正しく揃えるのを難しくしている。
主題開示は、ＰＬＬの入力からＰＬＬの出力までほとんどまたは全く遅延なしに、マルチチップクロック分配システムの多くのクロック信号を共通の基準信号に揃えることを提供する。結果として、遅延がないので、入力は出力に揃う。例えば、出力の立ち上がりエッジは入力の立ち上がりエッジと同時に生じる。実際には、主題技術は、共通基準信号に対するタイミングアライメントに関して集積回路製造プロセスおよび大きなシステム温度変化の影響を低減する。
いくつかの実装形態では、共通基準信号に対するタイミングアライメントための装置は、入力端子に連結され、基準周波数信号を受信し、かつ入力端子からの基準信号経路に沿って分周された基準信号を提供するように構成されている基準分周回路を含む。本装置は、分周された基準信号を受信し、帰還信号経路に沿ってＰＬＬへの入力への分周された帰還信号と出力端子への出力発振信号とを提供するように構成された位相同期ループ（ＰＬＬ）回路を含む。本装置は、ＰＬＬ回路に連結され、調整された位相で分周された基準信号を分周された帰還信号とアライメントをとるために基準分周回路を通る経路遅延量に比例する所定量の遅延で分周された帰還信号の位相を調整するように構成されているタイミングアライメント回路を含む。いくつかの態様では、タイミングアライメント回路は、基準分周回路を通る経路遅延量を複製する１つ以上の遅延構成要素を含む。
図１は、主題技術の１つ以上の実装形態によるクロック発生システム１００の一例の概略図を図示する。しかしながら、図示された構成要素の全てが使用されなくてもよく、そして、１つ以上の実装形態は図に示されていない追加の構成要素を含んでもよい。本明細書に記載の特許請求の範囲の趣旨または範囲から逸脱することなく、構成要素の配置および種類の変更がなされてもよい。追加の構成要素、異なる構成要素、またはより少ない構成要素が提供されてもよい。
図示の例では、クロック発生システム１００は、共通基準分配ネットワーク１０２に連結された複数のドーターカードを含み、ドーターカードの各々は、アナログ－デジタル（ＡＤＣ）回路などのそれぞれの負荷回路（例えば、１１０）に駆動される複数のタイミング信号出力を生成するＰＬＬを含む。いくつかの例では、ＡＤＣ回路は主回路基板（例えば、マザーボード）上に位置付けされ、そこでドーターカードの各々は、主回路基板に差し込まれてクロック発生回路を拡張する。ドーターカードの各々は、いくつかの実装形態では、共通の半導体ダイ（またはチップ）上に基準分周回路およびＰＬＬを含む回路（例えば、回路基板）であり得、または他の実装形態では、基準分周回路とＰＬＬとの間の回路基板上に相互接続されたトレースを有する別個の半導体ダイ上に配置され得る。いくつかの実装形態では、ドーターカードを使用しなくてもよく、代わりに、クロック発生システム１００は、主回路基板に差し込む共通回路を含み、その回路は、異なるタイミング信号出力を発生する複数の集積回路ダイを含む。
共通基準分配ネットワーク１０２は、周波数基準をＰＬＬに提供するときに高品質基準周波数信号（例えば、１０６）を生成する基準信号発生器１０４を含み得る。いくつかの実装形態では、基準周波数信号１０６は、正弦波であり、または他の実装形態では、所定のスルーレートを有する方形波である。共通基準分配ネットワーク１０２は、いくつかの実装形態では差動信号伝達で、または他の実装形態ではシングルエンド信号伝達で基準周波数信号１０６を駆動し得る。クロック発生システム１００は、複数の出力および複数のチップ（例えば、半導体ダイ）にわたる同期を可能にする。例えば、クロック発生システム１００は、ＰＬＬの帰還ループ（例えば、１２０）内に、基準周波数信号入力（例えば、１０８）に対する複数の出力のアライメントを容易にする回路を含み得る。本明細書で使用されるとき、用語「生成する」は、本開示の範囲から逸脱することなく用語「発生する」と交換可能に使用され得る。
図２は、主題技術の１つ以上の実装形態によるクロック発生回路２００の一例の概略図を図示する。しかしながら、図示された構成要素の全てが使用されなくてもよく、そして、１つ以上の実装形態は図に示されていない追加の構成要素を含んでもよい。本明細書に記載の特許請求の範囲の趣旨または範囲から逸脱することなく、構成要素の配置および種類の変更がなされてもよい。追加の構成要素、異なる構成要素、またはより少ない構成要素が提供されてもよい。
いくつかの実装形態では、クロック発生回路２００は、ＰＬＬコア２０１、または少なくともその一部である。クロック発生回路２００は、電圧制御発振器（ＶＣＯ）２０６、帰還分周器２０２、基準分周器２０３、位相検出器２０４および出力分周器２０５を含む。図２において、クロック発生回路２００は、ＶＣＯ２０６の位相を基準経路に沿って入ってくる周波数基準信号ｆＲＥＦの位相に揃えるために帰還信号ｆＶＣＯ（例えば、２１３）を使用する。示されるように、帰還信号ｆＶＣＯ２１３は、分周比Ｎを有する帰還分周器２０２を駆動するためにＶＣＯ２０６から出力される。いくつかの態様では、帰還分周器２０２は、「Ｎ分周器」または「帰還分周器」と呼ばれる。帰還分周器２０２は、分周された帰還信号を発生するように構成され、ここで分周された帰還信号は、帰還信号ｆＶＣＯ２１３よりＮ倍周波数が小さい。周波数基準信号ｆＲＥＦ（例えば、２１０）は、分周比Ｒを有する基準分周器２０３に提供される。基準分周器２０３は、「Ｒ分周器」または「基準分周器」と呼ばれる。基準分周器２０３は、分周された基準信号を発生するように構成され、ここで、分周された基準信号は、周波数基準信号ｆＲＥＦ２１０よりもＲ倍周波数が小さい。いくつかの実装形態では、分周比Ｒは「１」に等しくてもよい。
いくつかの実装形態では、要素２０３は基準周波数逓倍器として構成され、周波数基準信号ｆＲＥＦ（例えば、２１０）は、基準周波数逓倍器（例えば、２０３）によって提供される追加の周波数逓倍を表す。この点において、基準周波数逓倍器（例えば、２０３）は、周波数基準信号ｆＲＥＦ（例えば、２１０）の周波数をＭの係数だけ増加させ、ここでＭ＝２（例えば、２倍）である。
いくつかの態様では、基準分周器２０３は、１つ以上の基準入力バッファおよび基準分周器ラッチ（またはフリップフロップ）を含む。位相検出器２０４は、Ｒ分周器（例えば、分周された基準信号）およびＮ分周器（例えば、分周された帰還信号）の出力信号を比較して、Ｒ分周器およびＮ分周器の出力信号の位相が揃うように、ＶＣＯ２０６の周波数を調整する。いくつかの実装形態では、ＶＣＯ２０６は、４ＧＨｚ～５ＧＨｚの範囲内の周波数で、または他の実装形態では５ＧＨｚを超える周波数で動作する。定常状態では、帰還信号ｆＶＣＯ（例えば、２１３）と基準信号ｆＲＥＦ（例えば、２１０）とは以下の関係にある。
位相検出器２０４は、チャージポンプ２０８と共に、Ｒ分周器とＮ分周器との出力間の位相差に比例したソースおよびシンク電流パルスを生成する。この動作は、ループを位相同期するための帰還を提供し、位相検出器２０４の入力で位相アライメントを強制する。
図２において、出力信号ｆＯＵＴ（例えば、２１１）は、出力分周器２０５によって提供される追加の周波数分割を表し、これは、出力信号ｆＯＵＴ（例えば、２１１）の周波数をＭの係数だけ減少させ、ここでＭ≧１である。
いくつかの実装形態では、要素２０５は出力周波数逓倍器として構成され、出力信号（例えば、２１１）は出力周波数逓倍器（例えば、２０５）によって提供される追加の周波数逓倍を表す。この点において、出力周波数逓倍器（例えば、２０５）は、出力信号ｆＯＵＴ（例えば、２１１）の周波数をＭの係数だけ増加させ、ここでＭ＝２（例えば、２倍）である。基準分周器２０３（すなわち、Ｒ分周器）の開始状態の不確実性は、基準信号ｆＲＥＦ（例えば、２１０）に対する帰還信号ｆＶＣＯ（例えば、２１３）の位相が不確定になることをもたらす。出力分周器２０５により、さらなる程度の位相不確実性が出力信号ｆＯＵＴ（例えば、２１１）にある。
デジタル分周器の出力信号は、所与の分周比Ｋに対してＫ個の可能な位相のうちの１つを有する。Ｋ＝１の場合、位相の可能性は１つしかないので、位相の不確実性はない。位相の不確実性は、Ｋが２以上の場合に生じる。このため、ｆＶＣＯとｆＲＥＦとの間に決定論的位相関係を与えるために、Ｒ分周器は既知の時間に既知の位相を有する。
図２に示すように、位相検出器２０４の前にブロックがある。これらのブロックは、変動する位相遅延を持つことができる。クロックタイミングシステムに関する総体的最新技術は、アライメントされた入力－出力位相の状態を含む。図示の例では、周波数基準信号ｆＲＥＦ（例えば、２１０）は入力位相であり、出力信号ｆＯＵＴ（例えば、２１１）は出力位相である。位相検出器２０４の前で遅延のいずれもアライメントしない、または位相検出器２０４の前で遅延を一致させない他のシステムでは、周波数基準信号２１０と出力信号２１１との間にある量の不確実性がある。不確実性の量は、ナノ秒のオーダー、または他の実装形態ではピコ秒のオーダーであり得るが、位相検出器２０４への入力における変動する量の遅延のために、これら２つの入力間にランダムな不一致があり得る。
いくつかの手法では、出力で帰還をとることは望ましくない結果を生成し得る。例えば、出力端子および位相検出器２０４への入力が、チップの非常に異なる物理的部分にあることがある。出力から位相検出器２０４までずっと戻る距離はかなり大きくなり得、駆動するのが困難になり得る。距離自体が、チップ自体の伝送線路を通る遅延など、光の速度による不確実性をもたらす可能性がある。別のブロックが出力信号で駆動されているという事実は、その出力に負荷を生み出し得る。いくつかの態様では、そこで物理的に帰還することは、システム内に他の望ましくない問題を引き起こす。第２に、Ｒ分周器およびＮ分周器を通る遅延、または位相を揃えようとする２つの要素間にあるどんなブロックも、それ自体が異なる遅延特性を有し得る。一例として、Ｒ分周器（例えば、２０３）がその出力が変化するときまでにその入力クロックを受信する時間を考えると、その時間はＮ分周器（例えば、２０２）における等価物とは異なる可能性がある。典型的には、Ｎ分周器（例えば、２０２）はより速く動作するので、それはその出力において入力変化に対してより速く反応する。
さらに、集積回路製造プロセスおよび大きなシステム温度変化は、位相同期ループ用の共通基準信号に対するタイミングアライメントに悪影響を及ぼす。いくつかの手法では、タイミングアライメントは、出力分周器の出力をループの中に接続し直すことによって達成され得る。この点において、ループは、基準経路遅延が帰還分周器経路遅延と等しくなるように出力で遅延を補正し、等しくなることは異なる機能のために実装される著しく異なるアーキテクチャのためにありそうにない。また、この手法のアーキテクチャは、プログラム可能な遅延をその出力に追加できるという機能も排除する。
図３は、主題技術の１つ以上の実装形態による経路遅延の描写を有するクロック発生回路３００の一例を概念的に図示する。しかしながら、図示された構成要素の全てが使用されなくてもよく、そして、１つ以上の実装形態は図に示されていない追加の構成要素を含んでもよい。本明細書に記載の特許請求の範囲の趣旨または範囲から逸脱することなく、構成要素の配置および種類の変更がなされてもよい。追加の構成要素、異なる構成要素、またはより少ない構成要素が提供されてもよい。
クロック発生回路３００は、基準バッファ３０８および基準分周器３０９（まとめて「基準分周回路３１５」と呼ぶ）を含む。クロック発生回路３００は、位相検出器３１０、ＶＣＯ回路３１１、ＶＣＯバッファ３１２、帰還分周回路３１３（「ＮＤＩＶ」と呼ばれる）、出力分周器３１４（「ＯＤＩＶ」と呼ばれる）、およびタイミングアライメント回路３０５で形成されたＰＬＬ回路３２０を含む。いくつかの態様では、ＰＬＬ回路３２０は、ＰＬＬコア２０１（図２）であるか、またはその一部を含む。
図３において、基準信号経路の遅延は、プログラム可能な遅延（例えば、タイミングアライメント回路３０５によって提供される）によって補償される。この点において、タイミングアライメント回路３０５は、基準信号経路３０１上の遅延（例えば、ΔＴ１）を補償するために、タイミングアライメント回路３０５によって提供されるプログラム可能な遅延（例えば、ΔＴ４）をＰＬＬコア２０１の負帰還ループに追加することによって、周波数基準信号ｆＲＥＦ２１０の入力位相と帰還信号ｆＶＣＯ２１３の出力位相との間のオフセットを減少させる。入力から出力までのタイミングは次のように表現することができる。
ＴＯＵＴ＝ＴＩＮ＋ΔＴ１－ΔＴ４－ΔＴ２＋ΔＴ３ Ｅｑ．（３）
ここで、ＴＯＵＴは出力端子での時間であり、ＴＩＮは入力端子での時間であり、ΔＴ１は基準信号経路の伝搬遅延であり、ΔＴ４はタイミングアライメント回路３０５の伝搬遅延であり、ΔＴ２は帰還分周信号経路（例えば、３０２）の伝搬遅延であり、そしてΔＴ３は出力分周信号経路（例えば、３０３）の伝搬遅延である。いくつかの態様では、伝搬遅延（例えば、ΔＴ１、ΔＴ２、ΔＴ３、ΔＴ４）は、製造プロセス中のオフラインタイミング回帰分析によって決定され、測定値は、タイミングアライメント回路３０５の遅延特性を定義するために外部リポジトリに格納され得る。ここで使用されるように、ΔＴ１はデルタ遅延３０１と呼ばれ、ΔＴ２はデルタ遅延３０２と呼ばれ、ΔＴ３はデルタ遅延３０３と呼ばれ、そしてΔＴ４はデルタ遅延３０４と呼ばれる。入力を出力と同期させるために、タイミングは次のように表現される。
ＴＯＵＴ＝ＴＩＮ Ｅｑ．（４）
入力と出力との間でゼロに近い遅延を達成するために、タイミングは次のように表現される。
０＝ΔＴ１－ΔＴ４－ΔＴ２＋ΔＴ３、ＴＯＵＴ＝ＴＩＮの場合 Ｅｑ．（５）
加えて、プログラマブル遅延は、ゼロに近い遅延を維持するために、基準信号経路（例えば、３０１）、ＮＤＩＶ（例えば、３１３）、およびＯＤＩＶ（例えば、３１４）内に存在し得る遅延差を捕らえる。この点において、異なる信号経路にわたって正味の遅延量を複製するためのタイミングは、次のように表現することができる。
ΔＴ４＝ΔＴ１－（ΔＴ２－ΔＴ３） Ｅｑ．（６）
図示の例では、タイミングアライメント回路３０５は、ΔＴ１として表現された基準信号経路（例えば、３０１）の遅延およびΔＴ２とΔＴ３との間の遅延差を、これらの信号経路に見られる遅延構成要素を擬するそれぞれの遅延構成要素を用いて複製する。
基準分周回路３１５は、入力端子３０６（ＴＩＮ）に連結され、基準周波数信号（例えば、３１６）を受信し、基準信号経路（例えば、３０１）に沿って、分周された基準信号（例えば、３１７）を位相検出器３１０の第１の入力（例えば、ＴＰ１）に提供するように構成されている。ＰＬＬ回路３２０は、分周された基準信号３１７を受信し、帰還信号経路（例えば、３１８）に沿って、分周された帰還信号（例えば、３２２）を位相検出器３１０の第２の入力（例えば、ＴＰ２）に、および出力発振信号（例えば、３１９）を出力端子（例えば、３０７）に提供するように構成されている。タイミングアライメント回路３０５は、ＰＬＬ回路３２０に連結され、出力発振信号３１９の位相が基準周波数信号３１６の位相と揃うように、ＰＬＬ回路３２０の分周された帰還信号３２２を分周された基準信号３１７と揃えるように構成されている。いくつかの態様では、タイミングアライメント回路３０５は、基準分周回路３１５を通る経路遅延量を複製する１つ以上の遅延構成要素を含む。
いくつかの態様では、ＰＬＬ回路３２０は、分周された基準信号３１７および分周された帰還信号３２２を受信して、分周された基準信号３１７と分周された帰還信号３２２との間の比較に基づいて誤差信号を提供するように構成された誤差検出回路（例えば、３１０）を含む。いくつかの態様では、誤差検出回路は、位相検出器３１０であるか、またはその一部である。ＶＣＯ回路３１１は、誤差信号を受信し、出力発振信号３２３を生成するように構成される。ＶＣＯバッファ３１２は、二重の信号３１９および３２４を発生する。帰還分周回路３１３は、ＶＣＯバッファ３１２から出力発振信号３２３を受信し、位相検出器３１０への帰還信号経路に沿って分周された帰還信号３２２を生成するように構成される。いくつかの態様では、タイミングアライメント回路３０５は、位相検出器３１０への第２の入力（例えば、ＴＰ２）に連結されている。
いくつかの実装形態では、クロック発生回路３００は、ＶＣＯバッファ３１２の出力に連結された出力分周回路（例えば、３１４）を含む。図示の例では、出力分周回路３１４は、ＶＣＯバッファ３１２の出力に連結された共通基準点３２５からの出力発振信号（例えば、３２４）から分周された出力タイミング信号（例えば、３２１）を生成するように構成され、出力分周回路３１４は、出力発振信号３２４の周波数をＭの係数だけ減少させ、ここで、Ｍ≧１である。図３に図示するように、共通基準点３２５は、帰還分周回路３１３および出力分周回路３１４のための時間揃えされた点である。いくつかの態様では、ＶＣＯバッファ３１２の出力から出力分周回路３１４を通る経路遅延（例えば、ΔＴ２）は、ＶＣＯバッファ３１２の出力から帰還分周回路３１３を通るまでの経路遅延（例えば、ΔＴ３）と実質的に等価であり、そのため２つの経路遅延は、２つの信号経路間のゼロ遅延差を達成するために互いに打ち消し合う。
いくつかの態様では、基準分周回路３１５は、入力端子３０６（例えば、ＴＩＮ）および誤差検出回路への第１の入力（例えば、ＴＰ１）に連結される。基準分周回路（例えば、３１５）は、入力端子３０６（例えば、ＴＩＮ）と誤差検出回路の第１の入力（例えば、ＴＰ１）との間の基準信号経路３０１に沿って分周された基準信号３１７を提供する。いくつかの態様では、帰還分周回路（例えば、３１３）は、ＶＣＯバッファ３１２の出力およびタイミングアライメント回路３０５への入力に連結されている。帰還分割器回路は、ＶＣＯバッファ３１２の出力とタイミングアライメント回路３０５への入力との間の帰還分周信号経路に沿って分周された帰還信号３２２を提供する。他の態様では、出力分周回路３１４は、出力端子３０７（例えば、ＴＯＵＴ）に連結され、出力分周信号経路に沿って、出力端子３０７に出力発振信号３２１を提供する。図示の例では、出力位相を入力位相に同期させるために、デルタ遅延３０４を有するタイミングアライメント回路３０５は、下記デルタ遅延にわたる正味の遅延を決定し、かつこの正味の遅延を複製された遅延で相殺し、それによって入力と出力との間の任意の遅延を解消することによって、基準信号経路の遅延（デルタ遅延３０１で示す）および帰還分周信号経路（デルタ遅延３０２で示す）と出力分周信号経路（デルタ遅延３０３で示す）との間のタイミング差を補償する。
タイミングアライメント回路３０５は、正味の遅延を生成する他の信号経路に見られる遅延構成要素（例えば、ΔＴ１、ΔＴ２、ΔＴ３）を複製することによって経路遅延３０４を生成するように構成される。この正味の遅延は、クロック発生回路３００の入力位相と出力位相との間のオフセットを引き起こす。経路遅延３０４は、出力位相が入力位相に対してオフセットすることを引き起こす、経路遅延３０１、３０２、および３０３によって生成された正味の遅延を打ち消すように構成される。追加された経路遅延３０４は、帰還分周回路３１３によって生成された出力位相を、他の信号経路によって生成された正味の遅延量に対応する所定量だけシフトし、そのため位相検出器３１０は、分周された帰還信号３２２と位相同期した分周された基準信号３１７を受信する。
いくつかの実装形態では、タイミングアラインメント回路３０５（図３において３０５’として図示されている）は、入力端子３０６と誤差検出回路（例えば、３１０）の第１の入力（例えば、ＴＰ１）との間に連結される。いくつかの実装形態では、タイミングアライメント回路３０５は、ＶＣＯ回路３１１の出力と誤差検出回路（例えば、３１０）への第２の入力（例えば、ＴＰ２）との間に連結される。いくつかの実装形態では、タイミングアライメント回路３０５は、帰還分周回路３１３の出力に、および誤差検出回路（例えば、３１０）の第２の入力（例えば、ＴＰ２）に連結される。他の実施形態では、タイミングアライメント回路（図３において３０５’’として図示されている）は、ＶＣＯバッファ３１２の出力に、および帰還分周回路３１３への入力に連結される。
図３において、信号伝達は依然としてＰＬＬ回路３２０の順方向ループを通ってかつ位相検出器３１０から続き、およびループフィルタ（図示せず）を通って進む。信号は、ＶＣＯ回路３１１を充電するＤＣ電圧を有する。ＶＣＯ回路３１１は、ＶＣＯ回路３１１の出力に時変周波数信号を生成し、次いでＶＣＯバッファ３１２に供給され、それはその後時変周波数信号を直接帰還分周回路３１３へ駆動する。この例では、出力分周器３１４は、従来の手法のように帰還の一部ではない。負帰還ループは、遅延を直接観察してそれらを補償する。システムは、帰還を通して、それらをアライメントさせる。
デルタＴ遅延は、各ブロックの入力から出力までの伝搬遅延を表す。これらは、システム内でゼロ遅延を達成するために補償しようとしている伝播遅延である。いくつかの態様では、入力端子３０６（例えば、ＴＩＮ）における基準周波数信号３１６の周波数は、基準分周器３０９によってより低い周波数に低減され、その信号の位相は、出力端子３０７（またはＴＯＵＴ）における出力分周器３１４の出力信号（例えば、３２１）の位相に揃えられる。ＰＬＬ回路３２０の負帰還を通るループは、ＴＰ１、ＴＰ２によって表される位相検出器３１０への入力において周波数を揃える。１つ以上の実装形態において、タイミングアライメント回路３０５は、ブロックの各々における任意の遅延差を補償する（例えば、ΔＴ４＝ΔＴ１－（ΔＴ２－ΔＴ３））。いくつかの態様では、タイミングアライメント回路３０５は、帰還ループ遅延を基準経路遅延と一致させる（例えば、ΔＴ４＝ΔＴ１）ために補償遅延を追加する。
いくつかの実装形態では、タイミングアライメント回路３０５は、第１の周波数で動作する帰還分周回路３１３の出力にあることができ、または他の実施形態では、第２の周波数で動作する帰還分周回路３１３の入力にあってもよく、ここで、第２の周波数は第１の周波数より大きい。帰還分周回路３１３の入力では、タイミングアライメント３０５は、帰還分周回路３１３の出力にあるタイミングアライメント回路３０５と比較して、より高い周波数で動作している可能性があるので、タイミングアライメント回路３０５における遅延構成要素の周波数応答が変化する可能性がある。
いくつかの実装形態では、遅延は、帰還信号経路（例えば、３１８）の代わりに基準信号経路（例えば、３０１）に追加される。この状態は、基準遅延（例えば、ΔＴ１）が帰還遅延（例えば、ΔＴ２）よりも小さいときに起こることになる。例えば、タイミングアライメント回路３０５は、Ｒ分周器遅延が帰還遅延よりも小さいとき、または基準信号経路にＲ分周器遅延が存在しないときに基準経路に追加されることになる。ＰＬＬ（例えば、３２０）への帰還信号経路（例えば、３１８）に沿って経験する遅延量は、帰還信号経路（例えば、３１８）と同じ回路構成およびバイアス回路を使用してできるだけ近づけて複製される。例えば、複製回路を含むタイミングアライメント回路３０５は、基準経路遅延（ΔＴ１）を帰還ループ遅延（例えば、ΔＴ２）と一致させるために入力基準信号（例えば、３１７）に補償遅延を加える。帰還信号経路（例えば、３１８）の遅延が推定され、複製回路に追加される。これら２つの経路の遅延特性は、入力基準信号（例えば、３１７）および帰還ループ信号（例えば、３１８）の位相がＰＬＬへの入力において位相同期となるように互いに打ち消し合う。
いくつかの実装形態において、タイミングアライメント回路３０５による追加の補償遅延が負である場合、タイミングアライメント回路３０５を、Ｒ分周器経路上に（例えば、基準バッファ３０８および基準分周器３０９を含む経路に沿って）配置することができる。例えば、タイミングアライメント回路３０５を、基準分周器３０９の出力と誤差検出器３１０との間に連結することができる。タイミングアライメント回路３０５が基準経路上に配置されている場合、Ｒ分周器の遅延を一致させる必要がある代わりに、タイミングアライメント回路３０５は、帰還分周回路３１３の遅延を複製してもよい。
いくつかの実装形態では、基準入力端子（例えば、３０６）からＰＬＬ（例えば、３２０）への基準信号経路（例えば、３０１）に沿って基準分周器が存在しない。この場合、タイミングアライメント回路３０５は、基準信号経路（例えば、３０１）上に配置され、システムはその時、基準入力周波数を基準周波数として直接使用する。
図３では、出力分周器３１４は、ΔＴ３（またはデルタ遅延３０３）で表されている。タイミングアライメント回路３０５は、デルタ遅延３０２とデルタ遅延３０３との間の正味の遅延を考慮することができる。図示の例では、デルタ遅延３０３が予想されたものから変化する場合、位相検出器３１０への負帰還ループは出力分周回路３１４に連結されておらず、このため、出力分周回路３１４によって生成された伝播遅延を観察していなので、タイミングアライメント回路３０５はその変化を知り得ない。システムは、製造工程から決定される遅延の一定の再現性に依存する。その遅延が、経時的におよび温度にわたって理解できる（または予測できる）特性を持つ限り、システムは、タイミングアライメント回路３０５において同じ種類の特性を用いてプログラムすることができる。例えば、これらの遅延のうちのいずれかが非線形の温度特性を有する場合、同じ温度補償をタイミングアライメント回路３０５にプログラムすることができる。他方、遅延が変動する電圧特性（遅延に変化を引き起こす電源など）を有する場合、システムは補償するためにタイミングアライメント回路３０５に同じ電圧変動特性をプログラムすることができる。
図４は、主題技術の１つ以上の実装形態によるタイミングアラインメントのための基準経路回路および複製回路を有するクロック発生器回路４００の一例を概念的に図示する。しかしながら、図示された構成要素の全てが使用されなくてもよく、そして、１つ以上の実装形態は図に示されていない追加の構成要素を含んでもよい。本明細書に記載の特許請求の範囲の趣旨または範囲から逸脱することなく、構成要素の配置および種類の変更がなされてもよい。追加の構成要素、異なる構成要素、またはより少ない構成要素が提供されてもよい。
タイミングアライメント回路３０５は、タイミングアライメント回路３０５内の個々の構成要素が、基準信号経路内のそれぞれの個々の遅延構成要素を擬するように、基準経路遅延回路から複製される。図４において、クロック発生器回路４００の上部は、基準信号経路およびその基本遅延ブロック（例えば、３０１）を示す。これらのブロックは、基準信号経路の全体の遅延に対する主要な要因を表す。いくつかの態様では、出力分周器３１４は、デルタ遅延３０２に対して時間差を有する（図３）ことによって全体の遅延に寄与し得る。出力分周器３１４によってもたらされる遅延は、全体の遅延の主要な構成要素ではないが、その遅延は依然として考慮され、遅延構成要素のうちの１つに加えられる。遅延は推定され、複製回路に追加される。クロック発生器回路４００の下部は、タイミングアライメント回路３０５を実装するための基本ブロック図を示す。例えば、第１の複製回路構成要素４１１（例えば、ｍｃ＿ｄｅｌａｙ１）は、第１の基準信号経路構成要素４０１（例えば、ｒｅｆｉ＿ａｍｐ１＿５１増幅器）の特性を有する。別の例では、第２の基準信号経路構成要素４０２（例えば、ｒｅｆｉ＿ａｍｐ２＿５１増幅器）は、第２の複製回路構成要素４１２（例えば、ｍｃ＿ｄｅｌａｙ２）などのその対応するコピーを有する。第３の複製回路構成要素４１３（例えば、ｍｃ＿ｄｅｌａｙ３）は、第３の基準信号経路構成要素４０３の遅延の有効なコピー（例えば、Ｒ－ｄｉｖ ｆｌｏｐ）を有する。
一般化すると、出力信号または基準信号を作り出すための経路内にあるブロックがどれであれ、同じタイプの遅延構成要素をタイミングアライメント回路３０５に採用することができる。いくつかの態様では、遅延構成要素は一般化された高速論理機能であることができる。他の態様では、遅延構成要素は、フリップフロップ、増幅器、ＮＡＮＤ論理ゲート、またはＮＯＲ論理ゲートであり得る。
タイミングアライメント回路３０５ブロックの各々は、それらを異なるパラメータに対して多かれ少なかれ敏感にするように変更することができる。共通基準信号に対するタイミングアライメントの一般化された概念は、プロセスの詳細とは無関係である。この点において、プロセス技術は、ＣＭＯＳ、バイポーラ、ガリウム砒素などとすることができる。それらの異なるパラメータをどのように補償するかについての詳細は、プロセス技術に特有のものとなる。例えば、ＣＭＯＳプロセスの場合、別のブロックにおけるその問題を補償するためにＮＭＯＳ／ＰＭＯＳトランジスタ間に不均衡がある場合がある。別の例では、バイポーラプロセスでは、トランジスタをより大きくまたはより小さくし得、温度変動を補償するためにそれらに静電容量を追加することができる。
いくつかの態様では、主題システムは、（タイミングアライメント回路３０５によって提供される）遅延補償経路と（帰還分周回路３１３から提供される）非補償経路との間で選択するために、帰還分周回路３１３の出力およびタイミングアライメント回路３０５の出力に連結されたマルチプレクサ４３０を含む。エンドユーザは、選択目的でこれら２つの信号経路のうちの１つを選択することを決定し得る。例えば、製造工程では、タイミングアライメント経路はテスト目的で選択される。信号経路への遅延の追加は、位相同期ループにおける雑音の観点から望ましくない結果を生成し得る。これは、信号経路への何らかの追加は、追加の熱雑音帰還をもたらし得るためであり、ＰＬＬの全体の雑音性能を低下させる可能性がある。バイパス経路は、その要件が入力／出力同期のために遅延を一致させるよりも重要な場合、エンドユーザが彼らのノイズ要件をトレードオフすることを可能にする。２つの信号経路間で切り替える能力は、追加遅延を有する信号経路と追加遅延を有さない信号経路との間の性能差を決定することを容易にすることができる。いくつかの態様では、マルチプレクサ４３０は、タイミングアライメント回路３０５からの遅延補償出力信号をバイパスし、受信した選択信号に基づいて分周された帰還信号（例えば、３２２）を位相検出器３１０に渡すように構成される。いくつかの態様では、受信された選択信号は外部ソース（例えば、チップ外に位置付けされた端末）によって駆動される制御信号である。
クロック発生器回路４００は、基準信号経路およびタイミングアライメント回路３０５の各々における遅延構成要素に連結されたバイアス回路４２０を含む。図示の例では、バイアス回路４２０は、基準分周回路３１５（例えば、基準バッファ３０８および基準分周器３０９を含む）およびタイミングアライメント回路３０５に連結されている。バイアス回路４２０は、同じバイアス信号を基準分周回路およびタイミングアライメント回路３０５に駆動するように構成されている。バイアス回路４２０は、所定の温度および／またはプロセス変動に基づいてバイアス信号を生成し、バイアス信号をタイミングアライメント回路３０５の１つ以上の遅延構成要素のそれぞれの入力制御端子に駆動するように構成されている。いくつかの態様では、バイアス信号の各々は、基準信号経路上の対応する遅延構成要素に送られる第２のバイアス電圧に対応する第１のバイアス電圧で駆動される。
バイアス回路４２０は、（例えば、トランジスタからなる）遅延構成要素を既知の動作点に置くように構成される。増幅器はそれらのトランジスタの状態を変え、トランジスタの電流を１から０に（ＡＣの観点から）変化させる。ＤＣの観点では、トランジスタは定常状態の点に置かれる必要がある。バイアス回路４２０は、トランジスタを動作点に置くように構成されており、それでトランジスタは信号を受信し、それらが設計されている動作をすることができる。例えば、バイアス回路４２０は、タイミングアライメント回路３０５および基準分周回路３１５を保証し、両方とも、電源と温度にわたって同じ変動を受ける。一方のブロック内でバイアスが変化すると、バイアス回路４２０はバイアス信号（例えば、ｂｉａｓ ｒｅｐｌｉｃａ）を送信して、同じ様態で他方のブロックを変化させる。この点において、温度変化があるとき、両方のブロックが同じ駆動バイアス信号を有するため、同じ様態で応答する。ＣＭＯＳプロセスでは、バイアス回路４２０は、一定量の電流を各増幅器内に流させるためにゲート信号を駆動することができる。バイポーラプロセスでは、バイアスは、増幅器（またはＮＡＮＤゲート）内の電流を制御するために各増幅器（各ＮＡＮＤゲート）の特定のベース端子を制御することができる。
例えば、第１のバイアス信号（例えば、Ｂｉａｓ信号）は、第１の基準信号経路構成要素（例えば、ｒｅｆｉ＿ａｍｐ１＿５１増幅器）に接続され、および第２のバイアス信号（例えば、バイアス複製信号）は、第１の複製回路構成要素（例えば、ｍｃ＿ｄｅｌａｙ１）に接続される。この例では、バイアス信号は、通常の動作として１ｍＡの電流を第１の基準信号経路構成要素に駆動する。システムが、同じ変動をタイミングアライメント回路３０５と一致させようとし、代わりにそれが通常２ｍＡで動作している場合、これら２つの遅延は一致しないであろう。代わりに、同じバイアスが使用された場合、それらは同様の遅延特性を有するであろう。
図５は、主題技術の１つ以上の実装形態による共通基準信号に対するタイミングアラインメントのための例示的プロセス５００のフローチャートを図示する。さらに説明の目的で、逐次プロセス５００のブロックは、本明細書では連続的にまたは線形的に生じるものとして記述されている。しかしながら、プロセス５００の複数のブロックは、並行して生じてもよい。加えて、プロセス５００のブロックは示された順序で行われる必要はなく、および／またはプロセス５００のブロックの１つ以上は行われなくてもよい。
プロセス５００は、ステップ５０１で開始し、ここで基準周波数信号が入力端子で受信される。次に、ステップ５０２で、分周された基準信号が基準信号経路に沿ってクロック発生器回路に提供される。その後、ステップ５０３で、分周された基準信号がクロック発生回路によって受信される。次に、ステップ５０４で、分周された帰還信号が帰還信号経路に沿って提供され、出力発振信号が出力端子に提供される。その後、ステップ５０５で、基準信号経路を通る入力端子からの経路遅延量が、帰還信号経路に沿って配置された１つ以上の遅延構成要素で複製される。
次に、ステップ５０６で、分周された帰還信号の遷移エッジが分周された基準信号の遷移エッジと揃うように、分周された帰還信号の位相が、１つ以上の遅延構成要素によって提供される複製遅延量に比例してシフトされる。
いくつかの実装形態では、タイミングアライメント回路（例えば、３０５）が基準信号経路に追加されるとき、分周された基準信号の遷移エッジが分周された帰還信号の遷移エッジと揃うように、分周された基準信号の位相が、１つ以上の遅延構成要素によって提供される複製遅延量に比例してシフトされる。
他の実装形態では、基準信号経路上にＲ分周回路が存在せず、タイミングアライメント回路（例えば、３０５）が基準信号経路に追加されるとき、基準周波数信号の遷移エッジが分周された帰還信号の遷移エッジと揃うように、基準周波数信号の位相が、１つ以上の遅延構成要素によって提供される複製遅延量に比例してシフトされる。
前述の説明は、当業者が本明細書に記載の様々な態様を実践できるようにするために提供されている。これらの態様に対する様々な修正は当業者には容易に明らかとなり、本明細書に定義された一般的な原理は他の態様に適用され得る。したがって、特許請求の範囲は、本明細書に示される態様に限定されることを意図するものではなく、言語の主張と一致する全範囲を認められるべきであり、ここで、単数形の要素への言及は、具体的に明記しない限り、「唯一の」を意味するのではなく、むしろ「１つ以上の」を意味する。具体的に明記しない限り、「いくつかの」という用語は１つ以上を指す。男性代名詞（例えば、彼の）は、女性および中性の両方（例えば、彼女のおよびその）を含み、逆もまた同様である。見出しおよび副見出しがある場合、それは便宜上のためにのみ使用され、主題開示を限定するものではない。
「構成された」、「動作可能」、および「プログラムされた」という述語は、主題の特定の有形または無形の修正を意味するのではなく、むしろ交換可能に使用されることを意図している。例えば、動作または構成要素を監視および制御するように構成されたプロセッサは、動作を監視および制御するようにプログラムされているプロセッサ、または動作を監視および制御するように動作可能であるプロセッサも意味し得る。同様に、コードを実行するように構成されたプロセッサは、コードを実行するようにプログラムされた、またはコードを実行するように動作可能なプロセッサとして解釈することができる。
「態様」のような句は、そのような態様が主題技術に不可欠であること、またはそのような態様が主題技術のすべての構成に適用されることを意味するものではない。一態様に関する開示は、すべての構成、または１つ以上の構成に適用し得る。一態様などの句は、１つ以上の態様を指すことがあり、その逆もあり得る。「構成」などの句は、そのような構成が主題技術に不可欠であること、またはそのような構成が主題技術のすべての構成に適用されることを意味するものではない。一構成に関する開示は、すべての構成、または１つ以上の構成に適用され得る。一構成などの句は、１つ以上の構成を指すことがあり、その逆もあり得る。
「例」という語は、本明細書では「例または例証として働くこと」を意味するために使用される。「例」として本明細書に記載された任意の態様または設計は、他の態様または設計よりも好ましいまたは有利であると必ずしも解釈されるべきではない。
当業者に知られているかまたは後で知られるようになる、本開示全体にわたって記載された様々な態様の要素に対するすべての構造的および機能的等価物は、参照により本明細書に明確に組み込まれ、特許請求の範囲に包含されることが意図される。さらに、本明細書に開示されたものは、そのような開示が特許請求の範囲に明示的に列挙されているかどうかにかかわらず、公衆に捧げることを意図していない。要素が「～のための手段」という表現を使用して明示的に列挙されていない限り、または、方法請求項の場合には、要素が「～のためのステップ」という表現を使用して列挙されていない限り、いかなる請求要素も、３５Ｕ．Ｓ．Ｃ．§１１２、第６段落の規定に基づいて解釈されるべきではない。さらに、「含む（ｉｎｃｌｕｄｅ）」、「有する（ｈａｖｅ）」などの用語が明細書または特許請求の範囲において使用される限りにおいて、そのような用語は、「備える（ｃｏｍｐｒｉｓｅ）」が請求項において移行性の語として使用されるときに解釈されように、「備える（ｃｏｍｐｒｉｓｅ）」という用語と同様の方法で包括的であることを意図している。

Claims (17)

  1. 入力端子に連結され、基準周波数信号を受信し、かつ前記入力端子からの基準信号経路に沿って分周された基準信号を発生するように構成されている、基準分周回路と、
    位相同期ループ（ＰＬＬ）回路であって、
    前記分周された基準信号を受信し、かつ、
    帰還信号経路に沿って前記ＰＬＬへの入力への分周された帰還信号を前記分周された基準信号に基づいて発生し、出力端子への出力発振信号を発生する
    ように構成された、位相同期ループ（ＰＬＬ）回路と、
    前記ＰＬＬ回路に連結され、前記分周された帰還信号の遷移エッジが前記分周された基準信号の遷移エッジと揃うように、調整された位相で前記分周された基準信号を前記分周された帰還信号とアライメントをとるために前記基準分周回路の前記基準信号経路を通る経路遅延量を、プログラム可能な遅延で補償することによって、前記分周された帰還信号の位相を調整するように構成されているタイミングアライメント回路であって、前記タイミングアライメント回路は、前記基準分周回路の前記基準信号経路を通る前記経路遅延量を複製する１つ以上の遅延構成要素を備える、タイミングアライメント回路と、を備え、
    前記ＰＬＬ回路は、
    前記分周された基準信号と分周された帰還信号とを受信し、誤差信号を提供するように構成されている誤差検出回路と、
    前記誤差信号を受信し、前記誤差信号に基づいて前記出力発振信号を発生するように構成されている電圧制御発振器（ＶＣＯ）回路と、
    前記ＶＣＯ回路から前記出力発振信号を受信し、前記誤差検出回路への前記帰還信号経路に沿って前記分周された帰還信号を生成するように構成されている帰還分周回路と、を備え、
    前記タイミングアライメント回路は、前記誤差検出回路への入力に連結され、
    前記ＶＣＯ回路の出力に連結され、前記ＶＣＯ回路からの前記出力発振信号に基づいて分周された出力タイミング信号を発生するように構成されている出力分周回路、をさらに備え、
    前記ＶＣＯ回路の前記出力から前記出力分周回路を通る経路遅延は、前記ＶＣＯ回路の前記出力から前記帰還分周回路の前記帰還信号経路を通る経路遅延に対応し、
    前記基準分周回路は、前記入力端子と前記誤差検出回路への第１の入力とに連結され、前記基準分周回路は、前記入力端子と前記誤差検出回路の前記第１の入力との間に前記基準信号経路を提供し、
    前記帰還分周回路は、前記ＶＣＯ回路の前記出力と前記タイミングアライメント回路への入力とに連結され、前記帰還分周回路は、前記ＶＣＯ回路の前記出力と前記タイミングアライメント回路への前記入力との間の前記帰還信号経路を通して前記分周された帰還信号を提供し、
    前記出力分周回路は、出力端子に連結され、前記ＶＣＯ回路の前記出力と前記出力端子との間の出力分周信号経路を通して前記出力発振信号を提供し、
    前記タイミングアライメント回路は、前記基準信号経路の遅延と、前記帰還信号経路と前記出力分周信号経路との間のタイミング差とを補償する
    装置。
  2. 前記タイミングアライメント回路が、前記入力端子と前記誤差検出回路の前記第１の入力との間に連結されている、請求項１に記載の装置。
  3. 前記タイミングアライメント回路が、前記ＶＣＯ回路の出力と前記誤差検出回路への第２の入力との間に連結されている、請求項１に記載の装置。
  4. 前記タイミングアライメント回路が、前記帰還分周回路の出力へおよび前記誤差検出回路の前記第２の入力へ連結されている、請求項３に記載の装置。
  5. 前記タイミングアライメント回路が、前記ＶＣＯ回路の前記出力へおよび前記帰還分周回路への入力へ連結されている、請求項３に記載の装置。
  6. 前記ＰＬＬ回路は、
    前記帰還分周回路および前記タイミングアライメント回路に連結されたマルチプレクサ、を備え、前記マルチプレクサは、前記タイミングアライメント回路からの遅延補償出力信号をバイパスし、受信した選択信号に基づいて前記分周された帰還信号を前記誤差検出回路に渡すように構成されている、請求項１～５のいずれか一項に記載の装置。
  7. 前記タイミングアライメント回路内の前記１つ以上の遅延構成要素の各々は、前記基準信号経路に沿った複数の遅延構成要素のうちの１つに対応する、請求項１～６のいずれか一項に記載の装置。
  8. 前記基準分周回路および前記タイミングアライメント回路に連結され、同じバイアス信号を前記基準分周回路および前記タイミングアライメント回路に駆動するように構成されているバイアス回路、をさらに備える、請求項１～７のいずれか一項に記載の装置。
  9. 前記バイアス回路は、前記タイミングアライメント回路の前記１つ以上の遅延構成要素のそれぞれの制御端子に前記バイアス信号を駆動するように構成され、前記バイアス信号の各々は、前記基準信号経路上の対応する遅延構成要素に送られる第２のバイアス電圧に対応する第１のバイアス電圧で駆動される、請求項８に記載の装置。
  10. クロック発生システムであって、
    入力端子に連結され、基準周波数信号を受信し、かつ分周された基準信号を発生するように構成されている基準分周回路と、
    位相同期ループ（ＰＬＬ）回路であって、
    前記分周された基準信号を受信し、
    帰還信号経路に沿って前記ＰＬＬへの入力への分周された帰還信号を前記分周された基準信号に基づいて発生し、前記分周された帰還信号と出力端子への出力発振信号とを提供するように構成された、位相同期ループ（ＰＬＬ）回路と、
    前記出力発振信号を受信して、前記基準周波数信号の周波数の関数である分周された出力タイミング信号を個別に発生するように構成されている複数の出力分周器と、
    前記ＰＬＬ回路に連結され、前記基準周波数信号の遷移エッジが前記分周された帰還信号の遷移エッジと揃うように、調整された位相で前記分周された基準信号を前記分周された帰還信号とアライメントをとるために前記基準分周回路の基準信号経路を通る経路遅延量を、プログラム可能な遅延で補償することによって、前記分周された帰還信号の位相を調整するように構成されているタイミングアライメント回路であって、前記タイミングアライメント回路は、前記基準分周回路の前記基準信号経路を通る前記経路遅延量を複製する１つ以上の遅延構成要素を備える、タイミングアライメント回路と、を備え、
    前記ＰＬＬ回路は、
    前記分周された基準信号と分周された帰還信号とを受信し、誤差信号を提供するように構成されている誤差検出回路と、
    前記誤差信号を受信し、前記出力発振信号を発生するように構成されている電圧制御発振器（ＶＣＯ）回路と、
    前記ＶＣＯ回路から前記出力発振信号を受信し、前記誤差検出回路への負帰還信号経路に沿って前記分周された帰還信号を発生するように構成されている帰還分周回路と、を備え、
    前記タイミングアライメント回路は、前記誤差検出回路への入力に連結され、
    前記ＶＣＯ回路の出力から前記複数の出力分周器の各々を通るそれぞれの経路遅延は、前記ＶＣＯ回路の前記出力から前記帰還分周回路を通る経路遅延に対応し、
    前記基準分周回路は、前記入力端子と前記誤差検出回路への第１の入力とに連結され、前記基準分周回路は、前記入力端子と前記誤差検出回路の前記第１の入力との間に前記基準信号経路を提供し、
    前記帰還分周回路は、前記ＶＣＯ回路の前記出力と前記タイミングアライメント回路への入力とに連結され、前記帰還分周回路は、前記ＶＣＯ回路の前記出力と前記タイミングアライメント回路への前記入力との間の前記帰還信号経路を通して前記分周された帰還信号を提供し、
    前記複数の出力分周器は、出力端子に連結され、前記ＶＣＯ回路の前記出力と前記出力端子との間の出力分周信号経路を通して前記出力発振信号を提供し、
    前記タイミングアライメント回路は、前記基準信号経路の遅延と、前記帰還信号経路と前記出力分周信号経路との間のタイミング差とを補償する
    クロック発生システム。
  11. 前記タイミングアライメント回路が、前記入力端子と前記誤差検出回路への第１の入力との間に連結されている
    請求項１０に記載のクロック発生システム。
  12. 前記タイミングアライメント回路が、前記ＶＣＯ回路の出力と前記誤差検出回路への第２の入力との間に連結されている
    請求項１０または１１に記載のクロック発生システム。
  13. 前記タイミングアライメント回路が、前記帰還分周回路の出力へおよび前記誤差検出回路の前記第２の入力へ連結されている
    請求項１２に記載のクロック発生システム。
  14. 前記タイミングアライメント回路が、前記ＶＣＯ回路の前記出力へおよび前記帰還分周回路への入力へ連結されている
    請求項１２に記載のクロック発生システム。
  15. 基準分周回路において、入力端子で基準周波数信号を受信し、前記入力端子からの基準信号経路に沿って分周された基準信号を提供するための手段と、
    帰還分周回路において、前記分周された基準信号を受信し、帰還信号経路に沿った分周された帰還信号を提供するための手段と、
    前記分周された基準信号の位相と、前記分周された帰還信号の位相との差に基づいた電圧駆動発振によって、出力端子への出力発振信号を発生させて出力端子に提供するための手段と、
    ＰＬＬ回路に連結されるタイミングアライメント回路において、前記基準信号経路を通る前記入力端子からの経路遅延量を前記帰還信号経路に沿って配置された１つ以上の遅延構成要素で複製し、前記分周された帰還信号の位相を、前記基準信号経路を通る前記経路遅延量を、プログラム可能な遅延で補償することによって調整し、前記分周された帰還信号の遷移エッジが前記分周された基準信号の遷移エッジと揃うように、前記調整された位相で前記分周された基準信号を前記分周された帰還信号とアライメントをとるための手段と、を含む装置であって、
    前記分周された帰還信号を提供するための前記手段は、前記分周された基準信号に基づき、
    前記分周された基準信号を受信し、帰還信号経路に沿った分周された前記帰還信号を提供するための手段は、
    誤差検出回路において、前記分周された基準信号と分周された帰還信号とを受信し、誤差信号を提供し、
    電圧制御発振器（ＶＣＯ）回路において、前記誤差信号を受信し、前記誤差信号に基づいて前記出力発振信号を発生し、
    前記ＶＣＯ回路から前記出力発振信号を受信し、前記誤差検出回路への前記帰還信号経路に沿って前記分周された帰還信号を生成し、
    前記タイミングアライメント回路は前記誤差検出回路への入力に連結され、
    前記装置は、前記ＶＣＯ回路の出力に連結された出力分周回路において、前記ＶＣＯ回路からの前記出力発振信号に基づいて分周された出力タイミング信号を発生するための手段をさらに備え、
    前記ＶＣＯ回路の前記出力から前記出力分周回路を通る経路遅延は、前記ＶＣＯ回路の前記出力から前記帰還分周回路の前記帰還信号経路を通る経路遅延に対応し、
    前記基準分周回路は、前記入力端子と前記誤差検出回路への第１の入力とに連結され、前記基準分周回路は、前記入力端子と前記誤差検出回路の前記第１の入力との間に前記基準信号経路を提供し、
    前記帰還分周回路は、前記ＶＣＯ回路の前記出力と前記タイミングアライメント回路への入力とに連結され、前記帰還分周回路は、前記ＶＣＯ回路の前記出力と前記タイミングアライメント回路への前記入力との間の前記帰還信号経路を通して前記分周された帰還信号を提供し、
    前記出力分周回路は、出力端子に連結され、前記ＶＣＯ回路の前記出力と前記出力端子との間の出力分周信号経路を通して前記出力発振信号を提供し、
    前記タイミングアライメント回路は、前記基準信号経路の遅延と、前記帰還信号経路と前記出力分周信号経路との間のタイミング差とを補償する
    装置。
  16. 基準分周回路において、入力端子で前記入力端子からの基準信号経路に沿って基準周波数信号を受信するための手段と、
    前記受信した基準周波数信号に基づいて、前記基準信号経路に沿って分周された基準信号を提供するための手段と、
    帰還分周回路において、前記分周された基準信号を受信し、前記受信した基準周波数信号に基づいて帰還信号経路に沿って分周された帰還信号を提供するための手段と、
    前記分周された基準信号の位相と、前記分周された帰還信号の位相との差に基づいた電圧駆動発振によって、出力発振信号を発生させて出力端子に提供するための手段と、
    ＰＬＬ回路に連結されるタイミングアライメント回路において前記帰還信号経路に沿った経路遅延量を前記基準信号経路に沿って配置された１つ以上の遅延構成要素で複製し、前記基準周波数信号の位相を、前記帰還信号経路を通る前記経路遅延量を、プログラム可能な遅延で補償することによって調整し、前記基準周波数信号の遷移エッジが前記分周された帰還信号の遷移エッジと揃うように、前記調整された位相で前記基準周波数信号を前記分周された帰還信号とアライメントをとるための手段と、
    を含む装置であって、
    前記分周された帰還信号を提供するための前記手段は、前記分周された基準信号に基づき、
    前記分周された基準信号を受信し、帰還信号経路に沿った分周された前記帰還信号を提供するための手段は、
    誤差検出回路において、前記分周された基準信号と分周された帰還信号とを受信し、誤差信号を提供し、
    電圧制御発振器（ＶＣＯ）回路において、前記誤差信号を受信し、前記誤差信号に基づいて前記出力発振信号を発生し、
    前記ＶＣＯ回路から前記出力発振信号を受信し、前記誤差検出回路への前記帰還信号経路に沿って前記分周された帰還信号を生成し、
    前記タイミングアライメント回路は前記誤差検出回路への入力に連結され、
    前記装置は、前記ＶＣＯ回路の出力に連結された出力分周回路において、前記ＶＣＯ回路からの前記出力発振信号に基づいて分周された出力タイミング信号を発生するための手段をさらに備え、
    前記ＶＣＯ回路の前記出力から前記出力分周回路を通る経路遅延は、前記ＶＣＯ回路の前記出力から前記帰還分周回路の前記帰還信号経路を通る経路遅延に対応し、
    前記基準分周回路は、前記入力端子と前記誤差検出回路への第１の入力とに連結され、前記基準分周回路は、前記入力端子と前記誤差検出回路の前記第１の入力との間に前記基準信号経路を提供し、
    前記帰還分周回路は、前記ＶＣＯ回路の前記出力と前記タイミングアライメント回路への入力とに連結され、前記帰還分周回路は、前記ＶＣＯ回路の前記出力と前記タイミングアライメント回路への前記入力との間の前記帰還信号経路を通して前記分周された帰還信号を提供し、
    前記出力分周回路は、出力端子に連結され、前記ＶＣＯ回路の前記出力と前記出力端子との間の出力分周信号経路を通して前記出力発振信号を提供し、
    前記タイミングアライメント回路は、前記基準信号経路の遅延と、前記帰還信号経路と前記出力分周信号経路との間のタイミング差とを補償する
    装置。
  17. 前記基準周波数信号は、前記入力端子で受信されたのと同じ周波数で前記基準信号経路を通して位相同期ループの入力に渡される、請求項１５または１６に記載の装置。
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