TWI815402B - 具同步模組的多晶片系統及其適用之鎖相迴路電路 - Google Patents

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract

一種同步模組包含第一數位電路、第二數位電路以及鎖相迴路電路。第一數位電路經組態以接收一輸入時脈訊號。第二數位電路經組態以輸出一輸出時脈訊號。鎖相迴路電路耦接於該第一數位電路與該第二數位電路之間。鎖相迴路電路包含耦接於相位頻率偵測器與除頻器之間的延遲器。延遲器將該除頻器的一輸出訊號進行一延遲補償後輸出至該相位頻率偵測器。其中，該延遲補償係至少根據該第一數位電路的一第一延遲時間與該第二數位電路的一第二延遲時間其中之一者。

Description

具同步模組的多晶片系統及其適用之鎖相迴路電路
本發明係關於一種同步模組、多晶片系統及適用之鎖相迴路電路；特別是關於一種具有延遲器補償的同步模組、多晶片系統及適用之鎖相迴路電路。
隨著產品發展，產品內部系統複雜度與規模也日益增加。為了減少系統間的出錯，系統間時脈的同步的效率非常重要。尤其是在多晶片系統中，因為各晶片間製程或者線路上的差異，導致縱使使用同一組參考時脈，也可能仍然有時脈不同步的問題。也對於系統的擴充或整合產生了限制。
有鑑於此，如何克服多晶片系統中，因晶片/子系統間製程或其他設計上的差異（例如，溫度或者佈線等）而導致的時脈同步缺失，將會是本領域產品發展的一大關鍵。
本發明提供一種同步模組包含第一數位電路、第二數位電路以及鎖相迴路電路。第一數位電路經組態以接收一輸入時脈訊號。第二數位電路經組態以輸出一輸出時脈訊號。鎖相迴路電路耦接於該第一數位電路與該第二數位電路之間。鎖相迴路電路包含耦接於相位頻率偵測器與除頻器之間的延遲器。延遲器將該除頻器的一輸出訊號進行一延遲補償後輸出至該相位頻率偵測器。其中，該延遲補償係至少根據該第一數位電路的一第一延遲時間與該第二數位電路的一第二延遲時間其中之一者。
本發明提供一種多晶片系統包含參考時鐘模組以及複數晶片模組。每一晶片模組包括第一數位電路、第二數位電路以及鎖相迴路電路。第一數位電路經組態以接收一輸入時脈訊號。第二數位電路經組態以輸出一輸出時脈訊號。鎖相迴路電路耦接於該第一數位電路與該第二數位電路之間。鎖相迴路電路包含耦接於相位頻率偵測器與除頻器之間的延遲器。延遲器將該除頻器的一輸出訊號進行一延遲補償後輸出至該相位頻率偵測器。其中，該延遲補償係至少根據該第一數位電路的一第一延遲時間與該第二數位電路的一第二延遲時間其中之一者。
本發明提供一種鎖相迴路電路包含相位頻率偵測器、電荷泵、迴路濾波器、壓控震盪器、除頻器以及延遲器。相位頻率偵測器經組態以接收一輸入訊號。電荷泵耦接該相位頻率偵測器。迴路濾波器耦接該電荷泵。壓控震盪器耦接該迴路濾波器且經組態以輸出一輸出訊號。除頻器耦接該壓控震盪器且經組態以將該輸出訊號進行除頻處理以輸出一除頻訊號。延遲器耦接於該除頻器與該相位頻率偵測器並經組態以將該除頻器的該除頻訊號進行一延遲補償後輸出至該相位頻率偵測器。
如上所述，透過鎖相迴路電路中耦接於相位頻率偵測器與除頻器之間的延遲器提供延遲補償。來消除時脈輸入/輸出之間因為硬體差異而導致的時序不同步等問題。
以下將以圖式及詳細敘述清楚說明本揭示內容之精神，任何所屬技術領域中具有通常知識者在瞭解本揭示內容之實施例後，當可由本揭示內容所教示之技術，加以改變及修飾，其並不脫離本揭示內容之精神與範圍。
關於本文中所使用之『第一』、『第二』、…等，並非特別指稱次序或順位的意思，亦非用以限定本發明，其僅為了區別以相同技術用語描述的元件或操作。關於本文中所使用之『包含』、『包括』、『具有』、『含有』等等，均為開放性的用語，即意指包含但不限於。
關於本文中所使用之用詞（terms），除有特別註明外，通常具有每個用詞使用在此領域中、在此揭露之內容中與特殊內容中的平常意義。某些用以描述本揭露之用詞將於下或在此說明書的別處討論，以提供本領域技術人員在有關本揭露之描述上額外的引導。
在附圖中，為了清楚起見，放大了層、板、區域或空間等的厚度。在整個說明書中，相同的附圖標記表示相同的元件。應當理解，當諸如層、板、區域或空間的元件被稱為在另一元件「上」或「連接到」另一元件時，其可以被解釋為直接在另一元件上或與另一元件連接，或是可解釋為具有或存在中間元件在元件與另一元件之間。如本文所使用的「連接」或「耦接」可以指物理及/或電性連接。再者，為簡化附圖及凸顯附圖所要呈現之內容，附圖中習知的結構或元件將可能以簡單示意的方式繪出或是以省略的方式呈現。
在附圖中，相似的組件或特徵可以具有相同的附圖標記。此外，相同類型的各種組件可以通過在附圖標記後跟隨有破折號和第二標記進行區分，所述第二標記用於在相似組件之間進行區分。如果在說明書中僅使用了第一附圖標記，則描述適用於具有相同的第一附圖標記的相似組件中的任何一個組件，而不考慮第二附圖標記或其它後續附圖標記。
請參照圖1，一種同步模組100包含第一數位電路110、第二數位電路120以及鎖相迴路電路130。第一數位電路110經組態以接收輸入時脈訊號cki。第二數位電路120經組態以輸出一輸出時脈訊號cko。鎖相迴路電路130耦接於第一數位電路110與第二數位電路120之間。鎖相迴路電路130包含耦接於相位頻率偵測器131與除頻器132之間的延遲器133。延遲器133將除頻器132的輸出訊號Do進行延遲補償後（即，延遲後訊號Do’）輸出至相位頻率偵測器131。其中，延遲補償係至少根據第一數位電路110的第一延遲時間與第二數位電路120的第二延遲時間其中之一者。
具體來說，第一數位電路110耦接於鎖相迴路電路130的輸入側（例如，相位頻率偵測器131的輸入端）。第一數位電路110接收輸入時脈訊號cki後輸出至鎖相迴路電路130的相位頻率偵測器131的輸入端。輸入時脈訊號cki經第一數位電路110將會導致些許延遲（即，第一延遲時間）。另一方面，第二數位電路120耦接於鎖相迴路電路130的輸出側（例如，壓控振盪器136的輸出端）。第二數位電路120接收鎖相迴路電路130的輸出後經些許延遲（即，第二延遲時間）後輸出輸出時脈訊號cko。須說明的是，第一數位電路110的第一延遲時間與第二數位電路120的第二延遲時間的數值及/或長短有可能受到製程、溫度及/或路徑的差異而有所不同。
請參照圖2A，鎖相迴路電路130例如可以包含相位頻率偵測器131、電荷泵134、迴路濾波器135、壓控震盪器136、除頻器132以及延遲器133。電荷泵134耦接於相位頻率偵測器131（於圖2A實施例中電荷泵134可與相位頻率偵測器131整合後實施）。迴路濾波器135耦接電荷泵134。壓控震盪器136耦接迴路濾波器135。除頻器132耦接於壓控震盪器136且經組態以將壓控震盪器136的輸出訊號進行除頻處理以輸出經除頻的訊號（即，輸出訊號Do）。延遲器133耦接於除頻器132與相位頻率偵測器131並經組態以將除頻器132的輸出訊號Do進行延遲補償後輸出至相位頻率偵測器131。於一實施例中，延遲器133較佳為數位控制延遲線（DCDL）。須說明的是，上述鎖相迴路電路130中所述元件及/或配置僅是舉例，並非用於限制本發明，本領域具通常知識者所進行之任何常規電路調整皆應屬於本發明之範疇。
請參照圖2B，圖2B為圖2A所示之鎖相迴路電路130各節點之示例訊號時脈圖。節點A為輸入時脈訊號cki經第一數位電路110後延遲第一延遲時間td1後的訊號。節點B為節點C經延遲器133的延遲補償CMP後的訊號。節點C為節點D經除頻器132後的訊號。須說明的是，圖2B所示之除頻數值僅是舉例，並非用於限制本發明。節點D為壓控震盪器136所輸出的訊號。輸出時脈訊號cko為節點D訊號經第二數位電路120延遲第二延遲時間td2後的訊號。須說明的是，圖2B所示的延遲補償CMP的數值僅是舉例，延遲補償CMP的數值可以至少根據第一延遲時間td1與第二延遲時間td2中其中之一者。例如單獨補償第一延遲時間td1或者第二延遲時間td2。或者是依據第一延遲時間td1與第二延遲時間td2進行模擬後挑選出合適之補償數值。
於一實施例中，延遲器133可以接收控制訊號Cn以調整延遲補償的數值。於此實施例中，控制訊號Cn可以是數位訊號。舉例來說，透過暫存器儲存數位的控制訊號Cn（可提前於暫存器寫入或者依據實際狀況調整後寫入）後，延遲器133自暫存器讀取控制訊號Cn。於一實施例中，可以透過任意控制器（例如，微處理機、FPGA等）提供的控制訊號Cn。請參照圖3，同步模組100還包含耦接於第一數位電路110與第二數位電路120之間的延遲偵測器140，並根據輸入時脈訊號cki與輸出時脈訊號cko提供控制訊號Cn至延遲器133。具體來說，延遲偵測器140可以根據輸入時脈訊號cki與輸出時脈訊號cko之間不同步及/或延遲情況來判定所需的延遲補償CMP的數值，並依照延遲補償CMP的數值產生控制訊號Cn並輸出延遲器133。延遲器133依據控制訊號Cn可以改變本身之延遲參數以達到所需的延遲補償CMP。如此可以依據線路狀況或者是元件狀況動態地調整延遲補償CMP的數值。
於一實施例中，請參照圖4，同步模組100的第二數位電路120還包含經組態以接收同步閘控訊號sys的時脈閘控開關121。具體來說，同步閘控訊號sys可以為不同於輸入時脈訊號cki的時脈訊號（例如，外部時脈）。時脈閘控開關121可以依據同步閘控訊號sys來控制第二數位電路120輸出輸出時脈訊號cko。舉例來說，當同步閘控訊號sys為高態時（數位1）使第二數位電路120可以輸出輸出時脈訊號cko。反之，當同步閘控訊號sys為低態時（數位0）使第二數位電路120無法輸出輸出時脈訊號cko。藉由同步閘控訊號sys與時脈閘控開關121可以使同步模組100的同步更加精確。具體來說，當需要同步的系統較多時（例如，多晶片系統），透過同步閘控訊號sys與時脈閘控開關121作為粗調以使多晶片系統中每個晶片可以在大致相同時脈區間作動。此時可以透過具延遲器133的鎖相迴路電路130進行細調，藉此使同步模組100的同步更加精確。須說明的是，上述時脈閘控開關121的配置僅是舉例並非限制本發明。時脈閘控開關121亦可以設置於同步模組100中任意適當節點位置。
於一實施例中，請參照圖5，圖5說明一種多晶片系統200包含參考時鐘模組210以及複數晶片模組221-224。晶片模組221-224的每一個都分別包括如同步模組100的第一數位電路110、第二數位電路120以及鎖相迴路電路130。第一數位電路110經組態以接收參考時鐘模組210所生成的輸入時脈訊號cki。第二數位電路120經組態以輸出輸出時脈訊號cko1-cko4。透過晶片模組221-224各自的鎖相迴路電路130藉此達到輸出時脈訊號cko1-cko4之間的同步。
具體來說，晶片模組221-224的時脈輸入皆為參考時鐘模組210所生成的輸入時脈訊號cki。然而，因為製程或者線路等硬體差異（例如，晶片模組221-224各自的第一數位電路及/或第二數位電路所產生的延遲並不相同），導致晶片模組221-224的輸出時脈訊號cko1-cko4之間產生差異（即，不同步）。晶片模組221-224各自的鎖相迴路電路可以透過其延遲器依據各自的第一數位電路及/或第二數位電路的延遲進行延遲補償，藉此達到晶片模組221-224間的時脈同步。舉例來說，晶片模組221的鎖相迴路電路可以具有第一延遲補償，第一延遲補償的數值是根據晶片模組221的第一數位電路及/或第二數位電路的延遲來決定。另一方面，晶片模組222的鎖相迴路電路可以具有第二延遲補償，第二延遲補償的數值是根據晶片模組222的第一數位電路及/或第二數位電路的延遲來決定。第一延遲補償的數值可以與第二延遲補償的數值相同或者不同，可以視實際狀況有所調整。於一實施例中，晶片模組221-224各自的延遲器也可以接收不同的控制訊號進而調整對應之延遲補償的數值。例如，晶片模組221中產生第一延遲補償的延遲器可以接收第一控制訊號；晶片模組222中產生第二延遲補償的延遲器可以接收第二控制訊號。須說明的是，本發明並不受限於圖5中晶片模組的數量，本領域通常知識者可以依據實際需求進而調整晶片模組。
另一方面，請參照圖6，多晶片系統200可以包含耦接於晶片模組221-224之間的晶片間延遲偵測器230。晶片間延遲偵測器230根據晶片模組221-224之輸出時脈訊號cko1-cko4分別提供控制訊號Cn1-Cn4至對應的延遲器。具體來說，輸出時脈訊號cko1-cko4可以對應於參考時鐘模組210所生成的輸入時脈訊號cki，晶片間延遲偵測器230可以判定輸出時脈訊號cko1-cko4與輸入時脈訊號cki之間之差異或不同步之比例。藉此提供控制訊號Cn1-Cn4至對應的延遲器以調整延遲器之延遲補償之數值。舉例來說，控制訊號Cn1提供至晶片模組221的延遲器以調整第一延遲補償的數值；控制訊號Cn2提供至晶片模組221的延遲器以調整第二延遲補償的數值。藉此達到晶片模組221-224間的時脈同步。須說明的是，控制訊號Cn1-Cn4亦可以透過模擬或者是相關製程參數來確定。
於一實施例中，如圖7所示，晶片模組221-224可分別包含經組態以接收同步閘控訊號sys的時脈閘控開關2211-2241。具體來說，時脈閘控開關2211-2241可以依據同步閘控訊號sys來控制晶片模組221-224時脈訊號的輸入或輸出。舉例來說，當時脈閘控開關2211-2241設置於晶片模組221-224各自的第二數位電路中時，當同步閘控訊號sys為高態時（數位1）使第二數位電路可以輸出輸出時脈訊號cko1-cko4。反之，當同步閘控訊號sys為低態時（數位0）使第二數位電路無法輸出輸出時脈訊號cko1-cko4。另一方面，當時脈閘控開關2211-2241設置於晶片模組221-224各自的第一數位電路中時，當同步閘控訊號sys為高態時（數位1）使晶片模組221-224可以接收輸入時脈訊號cki；當同步閘控訊號sys為低態時（數位0）使晶片模組221-224無法接收輸入時脈訊號cki。藉由同步閘控訊號sys與時脈閘控開關2211-2241可以使多晶片系統200的晶片模組221-224間的時脈同步更加精確。
本發明已由上述相關實施例加以描述，然而上述實施例僅為實施本發明之範例。必需指出的是，已揭露之實施例並未限制本發明之範圍。相反地，包含於申請專利範圍之精神及範圍之修改及均等設置均包含於本發明之範圍內。
100:同步模組 110:第一數位電路 120:第二數位電路 121:時脈閘控開關 130:鎖相迴路電路 131:相位頻率偵測器 132:除頻器 133:延遲器 134:電荷泵 135:迴路濾波器 136:壓控振盪器 140:延遲偵測器 200:多晶片系統 210:參考時鐘模組 221, 222, 223, 224:晶片模組 230:晶片間延遲偵測器 2211, 2221, 2231, 2241:時脈閘控開關 A, B, C, D:節點 cki:輸入時脈訊號 cko:輸出時脈訊號 Cn:控制訊號 sys:同步閘控訊號
圖1為本發明一實施例中，同步模組的示例方塊圖。
圖2A為本發明一實施例中，鎖相迴路電路的示例方塊圖。
圖2B為圖2A中各節點之示例時脈訊號。
圖3為本發明一實施例中，具延遲偵測器的同步模組的示例方塊圖。
圖4為本發明一實施例中，具時脈閘控開關的同步模組的示例方塊圖。
圖5為本發明一實施例中，多晶片系統的示例方塊圖。
圖6為本發明一實施例中，晶片間延遲偵測器的示例方塊圖。
圖7為本發明一實施例中，具時脈閘控開關的多晶片系統的示例方塊圖。
100:同步模組
110:第一數位電路
120:第二數位電路
130:鎖相迴路電路
131:相位頻率偵測器
132:除頻器
133:延遲器
cki:輸入時脈訊號
cko:輸出時脈訊號

Claims (10)

  1. 一種同步模組，包含：一第一數位電路，經組態以接收一輸入時脈訊號；一第二數位電路，經組態以輸出一輸出時脈訊號；以及一鎖相迴路電路，耦接於該第一數位電路與該第二數位電路之間，包含：一延遲器，耦接於一相位頻率偵測器與一除頻器之間，該延遲器將該除頻器的一輸出訊號進行一延遲補償後輸出至該相位頻率偵測器；其中，該延遲補償係至少根據該第一數位電路的一第一延遲時間與該第二數位電路的一第二延遲時間其中之一者；其中，該第二數位電路耦接至該鎖相迴路電路的一輸出端，並且該輸出端為該鎖相迴路電路中的一壓控振盪器的一輸出。
  2. 如請求項1所述的同步模組，其中該延遲器為一數位控制延遲器(DCDL)。
  3. 如請求項1所述的同步模組，其中該延遲器接收一控制訊號以調整該延遲補償。
  4. 如請求項3所述的同步模組，還包含：一延遲偵測器，耦接於該第一數位電路與該第二數位電路之間，並根據該輸入時脈訊號與該輸出時脈訊號提供該控制訊號至該延遲器。
  5. 如請求項1所述的同步模組，其中該第二數位電路還包含經組態以接收一同步閘控訊號的一時脈閘控開關。
  6. 一種多晶片系統，包含：一參考時鐘模組，經組態以生成一輸入時脈訊號；以及複數晶片模組；其中，該複數晶片模組的每一晶片模組包括：一第一數位電路，經組態以接收該輸入時脈訊號；一第二數位電路，經組態以輸出一輸出時脈訊號；以及一鎖相迴路電路，耦接於該第一數位電路與該第二數位電路之間，包含：一延遲器，耦接於一相位頻率偵測器與一除頻器之間，該延遲器將該除頻器的一輸出訊號進行一延遲補償後輸出至該相位頻率偵測器；其中，該延遲補償係至少根據該第一數位電路的一第一延遲時間與該第二數位電路的一第二延遲時間其中之一者；其中，該第二數位電路耦接至該鎖相迴路電路的一輸出端，並且該輸出端為該鎖相迴路電路中的一壓控振盪器的一輸出。
  7. 如請求項6所述的多晶片系統，其中該些延遲器為一數位控制延遲器。
  8. 如請求項6所述的多晶片系統，其中該些延遲器分別接收一控制訊號以調整對應之該延遲補償。
  9. 如請求項8所述的多晶片系統，該多晶片系統還包含：一晶片間延遲偵測器，耦接於該些晶片模組，該晶片間延遲偵測器根據該些晶片模組之輸出時脈訊號分別提供該些控制訊號至該些延遲器。
  10. 如請求項6所述的多晶片系統，其中該些晶片模組分別包含經組態以接收一同步閘控訊號的一時脈閘控開關。
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