JP2016523030A - 位相整列された出力データを与えるための同期データシステムおよび方法 - Google Patents
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Abstract
Description
Claims (18)
- 複数の送信器−受信器(TX−RX)ペアを備え、各TX−RXペアは、遅延ロックループ(DLL)に関連付けられ、関連付けられたTX−RXペアの高速クロックに基づいて対応する出力データを生成するよう構成され、
各TX−RXペアに関連付けられた前記DLLは、前記TX−RXペアの前記出力データが位相整列されるように、前記TX−RXペアのモジュールクロックをシステムクロックに同期化させるように構成され、
前記DLLは、各TX−RXペアの前記高速クロックをエッジ整列させるために、前記システムクロックと前記モジュールクロックとの間の位相誤差を最小限にするよう構成される調整可能な位相シフタを含む位相シフタDLLである、
同期データシステム。 - 各TX−RXペアは、送信レジスタと受信レジスタとを含み、
前記モジュールクロックは、前記送信レジスタから前記受信レジスタへの並列データストリームをクロッキングすることにおいて用いるために、前記受信レジスタから前記送信レジスタに送られ、
前記システムクロックは、各TX−RXペアに調達される、
請求項1に記載の同期データシステム。 - 各TX−RXペアの前記DLLは、前記モジュールクロックと前記システムクロックとの間の位相差に基づいて位相検出器出力を生成するための位相検出器を備え、
前記調整可能な位相シフタは、前記位相検出器出力に基づいて前記システムクロックの位相を調節するため、および、前記出力データの関連付けられた1つの生成のための前記高速クロックを生成することにおける前記関連付けられたTX−RXペアによる使用のために、位相調整されたモジュールクロック信号を生成するために構成され、
前記位相調整されたモジュールクロック信号は、前記モジュールクロック信号を生成するために用いられる、
請求項2に記載の同期データシステム。 - 各TX−RXペアの前記DLLは、前記位相検出器出力の上で動作し、前記調整可能な位相シフタにループフィルタ出力を与えるためのループフィルタをさらに備える、請求項3に記載の同期データシステム。
- 各TX−RXペアの前記位相検出器、前記ループフィルタ、および、前記調整可能な位相シフタは、前記システムクロックと前記モジュールクロックとの間の前記位相誤差を最小限にするために構成された閉ループシステムの一部である、請求項4に記載の同期データシステム。
- 各TX−RXペアは、更に、
前記位相調整されたモジュールクロック信号を周波数逓倍し、前記高速クロックを生成するための周波数逓倍器と、
前記受信レジスタによる使用のための前記モジュールクロックに対応する分周されたクロックを生成するために前記高速クロックを分周するための周波数デバイダと、
を備える、請求項5に記載の同期データシステム。 - 各TX−RXペアは、更に、前記受信レジスタから前記並列データストリームを受け、前記高速クロックに基づいて前記出力データの1つを生成するためのコンバータを備える、請求項6に記載の同期データシステム。
- 前記コンバータは、並直コンバータであり、
前記出力データは、各TX−RXペアの前記高速クロックがエッジ整列されたときに位相整列されるデジタル信号を備える、
請求項7に記載の同期データシステム。 - 前記コンバータは、デジタル−アナログコンバータであり、
前記出力データは、各TX−RXペアの前記高速クロックがエッジ整列されたときに位相整列されるアナログ信号を備える、
請求項7に記載の同期データシステム。 - 各TX−RXペアについて、前記送信レジスタ、前記位相検出器、および、前記ループフィルタは、フィールド・プログラマブル・ゲート・アレイ(FPGA)の中に実装され、
各TX−RXペアについて、前記受信レジスタ、前記コンバータ、および、前記周波数デバイダは、集積回路の中に実装され、
各TX−RXペアについて、前記調整可能な位相シフタと前記周波数逓倍器とは、前記FPGAと前記集積回路の外部に実装される、
請求項6に記載の同期データシステム。 - 更に、前記出力データからリニア周波数変調された(LFM)波形を生成するための回路を備える、請求項6に記載の同期データシステム。
- 複数の送信器−受信器(TX−RX)ペアを用いて位相整列された出力データを生成するための方法であって、前記方法は、
前記TX−RXペアに関連付けられた遅延ロックループ(DLL)を用いて、各TX−RXペアのモジュールクロックをシステムクロックに同期化することと、
複数のTX−RXペアの関連付けられた1つを用いて、関連付けられたTX−RXペアの高速クロックに基づいて、対応する出力データを生成することと、
を備え、
前記複数のTX−RXペアの前記出力データは、各TX−RXペアの前記高速クロックがエッジ整列されているときに、お互いに位相整列される、
方法。 - 前記DLLは、調整可能な位相シフタを含む位相シフタDLLであり、
前記方法は、更に、各TX−RXペアの前記高速クロックをエッジ整列するために、前記システムクロックと前記モジュールクロックとの間の位相誤差を最小限にするDLLを備える、
請求項12に記載の方法。 - 前記TX−RXペアの送信レジスタから受信レジスタへの並列データストリームをクロックするために、各TX−RXペアの前記受信レジスタから前記送信レジスタに前記モジュールクロックを送ることと、
システムクロックを各TX−RXペアに調達することと、
を更に備える、請求項13に記載の方法。 - 前記モジュールクロックと前記システムクロックとの間の位相差に基づいて、位相検出器出力を生成することと、
前記位相検出器出力に基づいて、および、前記出力データの関連する1つの生成のための前記高速クロックを生成することにおいて前記関連付けられたTX−RXペアによって用いるための位相調整されたモジュールクロック信号を生成するために、前記システムクロックの位相を調整することと、
前記高速クロックから前記モジュールクロックを生成することと、
をさらに備える、請求項14に記載の方法。 - リニア周波数変調された(LFM)波形を生成することを更に備える、請求項15に記載の方法。
- レーダー受信機であって、
出力データを生成するための同期データシステムと、
前記出力データからリニア周波数変調された(LFM)波形を生成する回路と、
を備え、
前記同期データシステムは、複数の送信器−受信器(TX−RX)ペアを備え、各TX−RXペアは遅延ロックループ(DLL)に関連付けられ、関連付けられたTX−RXペアの高速クロックに基づいて対応するデータを生成するよう構成され、
各TX−RXペアに関連付けられた前記DLLは、前記TX−RXペアの前記出力データがお互いに位相整列されるように、前記TX−RXペアのモジュールクロックをシステムクロックに同期化するように構成され、
前記DLLは、各TX−RXペアの前記高速クロックをエッジ整列するために前記システムクロックと前記モジュールクロックとの間の位相誤差を最小限にするように構成された調整可能な位相シフタを含む位相シフタDLLである、
レーダー受信機。 - 前記出力データは、LFM波形を表すデジタルワードまたはアナログ信号のいずれかを備える、請求項17に記載のレーダー受信機。
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