JPH02255908A - クロック信号供給装置及び電子計算機 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電子計算機等のクロック信号供給装置に係り、
特に高速に演算を処理する電子計算機のクロック供給系
に用いて好適なりロック信号供給装置に関するものであ
り、またこのような装置を装着した電子計算機に関する
ものである。

〔従来の技術〕

従来の電子計算機のクロック信号供給装置の一例を第２
図に示す、第２図において、１０はクロック信号発生部
、５０はそのクロック信号の分配先である処理装置くこ
こではＬＳＩとして考える）、３０はクロック信号発生
部１０と処理装置５０をつなぐ信号経路（例えば基板上
の配線、またはケーブル）である。処理装置５０の中に
は、さらに末端の分配先（例えばフリップフコツブ４６
）がある。このクロック信号供給装置は、発振器１１で
発生した高周波数信号を１分周器１２により必要に応じ
た周波数および相数のクロック信号に分周し、そのクロ
ック信号を分配回路１３と信号経路３０を介して各処理
装置に供給し、さらに、各処理装置内で入力回路４０２
分配回路４３．配線４５を介してフリップフロップ４６
に供給する。

従来のクロック信号の供給方式では、以下の２つの問題
点があった。

まず第１に、分配回路１３．信号経路３０．入力回路４
０．分配回路４３．配線４５の信号伝播時間が処理装置
５０間でばらつくと、フリップフロップ４６におけるク
ロックスキュー（クロック信号の位相ばらつき）が生じ
る。各処理装置５０はクロック信号に同期して動作する
ため、このクロックスキューが大きいと計算機の高速化
の障害となる。

第２に、各処理袋Ｗ５０に供給するクロック信号の周波
数が高い場合やパルス幅が小さい場合、基板上の配線や
ケーブル等を通したときに生じる反射の影響や振幅の減
衰等が顕著になる。従って、このような周波数が高く、
パルス幅が小さいクロック信号を供給することは困難で
ある。

第１の問題点の対策としては、クロック信号の位相を調
整してグロックスキューを低減することが考えられる。

従来の電子計算機のクロック信号の位相ｖＲ整右方法し
ては１例えば第２図の各信号経路３０の途中に遅延素子
を設け、オシロスコープ等によって各分配先におけるク
ロック信号の波形を１ｊｔｆｆｌｌｌし、人手によって
遅延素子を取り替えなからその位相を規定値に合わせる
ことが行われている。なお、制御信号によって遅延素子
の遅延時間を変化させて遅延素子の取り替えを不要とす
る方法が特開昭６１−３９６５０号に開示されている。

また、オシロスコープを使わないやり方として、特開昭
６１−３９６１９号に、クロック給電用の回路でリング
オシレータを構成し、その発振周波数からクロック供給
用回路の信号遅延時間を検出してそれを規定値に合わせ
る方法が開示されている。

第２の問題点の対策としては、各処理装置内に高周波数
の信号を発生する回路を設け、その出力から所望のクロ
ック信号を生成することが考えられる。例えば、外部か
ら比較的低周波数のクロック信号を入力し、このクロッ
ク信号からＰＬＬ回路により高周波数信号を発生させ、
その高周波数信号を用いて多相のクロック信号を生成す
ればよい。また、リング発振器を用いて、外部クロック
信号と同期したクロック信号を発生させる方法が特開昭
６３−２１９１９号に開示されている。

〔発明が解決しようとする課題〕

第１の問題点の対策として、クロック信号の位相調整を
オシロスコープ等を使って行なう場合には、調整に相当
の手間がかかることになり、調整箇所をあまり多くする
ことはできない。従って、限られた数の中継点において
位相調整した後は。

そこから末端の分配先までは無調整で送らざるを得ない
。この無調整で送る部分の信号伝播時間のばらつきがク
ロックスキュー低減の限界となってしまう。特にクロッ
ク供給系にＣＭＯ８回路を含むＬＳＩでは、プロセス等
による遅延時間のばらつきが大きいため、末端の分配先
であるＬＳＩ内部のフリップフロップに入力するクロッ
ク信号は、スキューが大きくなってしまう。

特開昭６１−３９６５０号に開示された方法では、遅延
素子をいちいち取り替える必要はなくなるが、クロック
信号が所望の位相になっているがどうかを観測すること
は必要である。また、アナログの電圧によって遅延時間
を！ＩＪ御しているため、この制御電圧がノイズによっ
て変化するとそれがクロックスキューとなって現われる
。特開昭６１−３９６１９号に開示された方法は、各分
配先から元の入力点へ帰還するための信号経路の伝播時
間を全て揃える必要があり、結局多数の信号経路の伝播
時間を合わせなければクロックスキューは減らないこと
になる。

第２の問題点の対策として、各処理装置内にＰＬＬ回路
を設け、その出力を分周し所望のクロック信号を生成す
る方法は、一般にＰＬＬ回路がアナログ信号による高度
な制御を用いるため、大規模なデジタル回路と混在した
場合にはノイズ等の影響を受けやすくなる。また、処理
装置内で高周波数信号を常時扱うことになり、ノイズの
発生等、信頼性の点で問題がある。

特開昭６３−２１１９１９号に開示された方法では、リ
ング発振器により常時高周波数信号を発生させるので、
ＰＬＬ回路と同様な問題が起こる。

また、ＰＬＬ回路やリング発振器を用いる方法は、低周
波数の外部クロック信号とＬＳＩ内部で生成したクロッ
ク信号を同期させることができるが、生成したクロック
信号を分配する分配回路等の伝播時間が処理装置間でば
らつくため、末端の分配先であるフリップフロップでの
クロックスキューは依然として残る。

本発明は、各処理装置に供給するクロック信号の本数を
減らし、さらに、各処理装置内でスキューの小さい多相
のクロック信号を生成できるクロック信号供給装置およ
び電子計算機を提供することにある。

〔問題を解決するための手段〕

本発明では１位相や周波数の基準となる基本クロック信
号としての第１のクロック信号を各処理装置（例えばＬ
Ｓ　Ｉ）内に供給し、各処理装置内で、使用する多相の
第２のクロック信号を遅延時間が調整された遅延回路群
を用いて生成するもので、本発明のクロック信号供給装
置は、１相の基本クロック信号を発生するクロック信号
発生部と；上記基本クロック信号とフィードバック信号
の位相を比較し、両者の位相が合うように上記基本クロ
ック信号の位相を調整する第１の制御ループと； 上記第１の制御ループで位相調整された基本クロック信
号が入力する、直列接続された複数の可変遅延回路から
なる遅延回路群と、該複数の可変遅延回路のそれぞれの
出力信号と上記位相調整された基本クロック信号とを用
いて多相のクロック信号を生成する手段とを有し、上記
位相調整された基本クロック信号の周期と所定の関係と
なるように上記複数の可変遅延回路の遅延時間を制御し
、上記多相のクロック信号の１つを上記フィードバック
信号として上記第１の制御ループに与える第２の制御ル
ープと； を有することを特徴とする。

すなわち、１相の第１のクロック信号（基本クロック信
号）をクロック信号発生部からの出力としてこれを分配
先である処理装置（例えば、ＬＳＩ）に供給し、第１の
クロック信号と第２のクロック信号（フィードバック信
号）の位相を合わせる手段である位相調整部と、該位相
調整部により位相調整された第１のクロック信号が入力
する等しい遅延時間を持つ直列接続された複数の可変遅
延回路からなる遅延回路群と、該複数の可変遅延回路の
それぞれの出力信号と上記位相調整された第１のクロッ
ク信号とを用いて多相の第２のクロック信号を生成する
手段と、第１のクロック信号の周期の整数分の一になる
ように上記複数の可変遅延回路の遅延時間を制御する手
段とを、処理装置内に備える。

第１のクロック信号（基本クロック信号）と第２のクロ
ック信号（フィードバック信号）の位相を合わせる手段
としての位相調整部は、第１のクロック信号（基本クロ
ック信号）の位相を調整する可変遅延手段と、第１のク
ロック信号（基本クロック信号）と第２のクロック信号
（フィードバック信号）の位相を比較する位相比較手段
と、該位相比較手段の比較結果を受けて上記可変遅延手
段を制御する遅延制御手段とを備える。これは処理装置
内で使用される多相の第２のクロック信号の位相を、処
理装置に入力される第１のクロック信号（基本クロック
信号）の位相に合わせる手段としての位相調整部に関す
るもので、第１のクロック信号（基本クロック信号）を
位相の基準とすることになり、第１の制御ループを構成
する。

また上記多相の第２のクロック信号を生成するクロック
信号生成部は、位相調整された第１のクロック信号（基
本クロック信号）が入力する直列接続された複数の可変
遅延回路のそれぞれの出力信号と位相調整された第１の
クロック信号（基本クロック信号）を用いて多相の第２
のクロック信号を生成するクロック信号生成手段と、上
記可変遅延回路の遅延時間を測定する遅延時間測定回路
と、該遅延時間測定回路からの測定結果を受けて上記複
数の可変遅延回路の遅延時間を制御する遅延制御回路と
を備える。これは可変遅延回路の遅延時間を測定制御し
て多相のクロック信号を作りだすもので第２の制御ルー
プを構成する。

可変遅延回路の遅延時間を測定する遅延時間測定回路と
しては、可変遅延回路の入力端子と出力端子とを接続し
てなる可変周波数局部発振器と、その出力信号の分周信
号と第１のクロック信号の分周信号との位相を比較する
位相比較回路とを備える。可変周波数局部発振器に用い
られる可変遅延回路の遅延時間の制御はディジタル信号
により制御される。また、第２の制御ループにより遅延
時間の制御中は第１の制御ループによる位相の調整を停
止し、第２の制御ループによる制御の終了後、第２の制
御ループによる制御を停止すると共に第１の制御ループ
による位相調整を開始し、その位相調整の終了後、第１
の制御ループによる位相調整を停止する。

〔作用〕

本発明において、１相の第１のクロック信号（基本クロ
ック信号）をクロック信号発生部からの出力としてこれ
を分配先である処理装置に供給することは、多相の信号
本数を供給していた従来例に比べ供給する信号の本数を
低減する効果がある。

また第２のクロック信号（フィードバック信号）と第１
のクロック信号（基本クロック信号）との位相を合わせ
る手段は、処理装置内の末端の分配先における多相のク
ロック信号のある１相と第１のクロック信号の処理装置
への入力位相とを合わせることを可能にするものである
。すなわち、本手段は処理装置内の末端の分配先への位
相を、処理装置の入力の基本クロックの位相に合わせる
ことを可能にするのみならず、処理装置間のクロックス
キューの低減を可能にするものである。さらに多相のク
ロック信号を作るだけではなく、ある１相のクロック信
号の位相のみを精密に合わせることにより多相の位相を
所要のように揃えることが可能になり、各相ごとに分配
先の位相を合わせることを要した従来例に比ベニ数を低
減させる。

第１のクロック信号（基本クロック信号）は特に高周波
数の信号である必要はなく、低周波数を使用することが
できる。このことは、高周波数を用いた従来例における
信号経路での反射や減衰等の諸問題の発生を回避させる
ものである。

第１の制御ループは、処理装置内で使用される多相のク
ロック信号の１つ位相を基本クロック信号の位相に合わ
せるもので、このことがクロックスキューの低減のみな
らず、１相だけ位相調整すれば他の相も自動的に位相調
整される。したがって、処理装置内で使用される多相の
クロック信号の各位相を精密に揃えることになり、各相
ごとの調整は不要になる。

従来、大規模なディジタル回路内でアナログ信号制御を
していた場合にはノイズ等の影響を受けやすかったのに
対して、ディジタル回路内の制御をディジタル信号で統
一させることにより、回路動作としてノイズに強く誤動
作を少なくする効果がある。

また、第１および第２の制御ループによる遅延時間の調
整をそれぞれ独立に行うことはクロックスキューの低減
調整を容易にするものである。

〔実施例〕

本発明の一実施例を第１図を用いて説明する。

第１図において、（ａ）は本発明のクロック信号供給装
置の概略図、（ｂ）は（ａ）における処理装置（ＬＳＩ
）５０の詳細な構成を示す図である。

第１図（ａ）において、１０はクロック信号発生部、５
ｏはそのクロック信号の分配先である複数の処理装置で
、ここではＬＳＩとして考える。

３ｏはクロック信号発生部１０とＬＳ　Ｉ　５０をつな
ぐ信号経路（例えば基板上の配線やケーブル）である。

また、ＬＳＩ５０の中にはさらに末端の分配先（例えば
フリップフロップ４６）がある。

発振器１１で発生した高周波数信号は分周器１２によっ
て比較的位相調整が容易な周波数にまで分周され、分配
回路１３および信号経路３０を介して、各ＬＳＩ５０に
クロック信号として供給される。この信号は位相基準と
して遅延素子１４により精密に調整される。以下、この
信号を基本クロックと称する。ＬＳＩ５０は、ＬＳＩ間
で位相を合わせるための位相調整部４１、ＬＳＩ内で使
用する多相のクロック信号を生成するクロック信号生成
部４２、さらにその信号を末端の分配先であるフリップ
フロップ４６に供給するための分配回路４３から構成さ
れる。ダミー入力回路４４は入力回路４ｏとほぼ等しい
遅延時間を持ち、配線４５によりクロック信号が供給さ
れる。＆腺４５は、分配回路４３から末端の分配先であ
る各フリップフロップ４６またはダミー入力回路４４ま
で等長配線し、各分配先間でのスキューをできるだけ小
さくする。一方、位相調整部４１は、入力回路４ｏとダ
ミー入力回路４４との出力を正確に位相調整するので、
入力回路４０の入力（基本クロック）と、ダミー入力回
路４４の入力すなわち末端の分配先であるフリップフロ
ップ４６の入力との位相が調整されることになる。さら
に、各ＬＳＩ５０へ入力する基本クロック信号の位相が
調整されているので、各ＬＳＩ５０のフリップフロップ
４６の入力の位相が調整され、ＬＳＩ間のクロックスキ
ューが低減される。

次に、第１図（ｂ）を用いて、位相調整部４１とクロッ
ク信号生成部４２等について詳細説明する。

位相調整部４１は、可変遅延回路５１で基本クロック信
号の位相を変化させて、クロック信号生成部４２に送る
。クロック信号生成部４２で生成した、ＬＳＩ５０内で
使用するクロック信号は、分配回路４３からその一部を
ダミー入力回路４４によりフィードバック信号として位
相比較回路５３に入力する。位相比較回路５３ではフィ
ードバック信号と基本クロック信号との位相が比較され
、その結果が遅延制御回路５２に送られる。遅延制御回
路５２は可変遅延回路５１の遅延時間を制御する信号を
与え、可変遅延回路５１で基本クロック信号の位相を変
化させてクロック信号生成部４２に送ることにより、ク
ロック信号生成部４２で生成するクロック信号であるフ
ィードバック信号の位相を補正し、基本クロックの位相
と合わせる。

クロック信号生成部４２では、可変遅延回路群５６の遅
延時間を遅延時間測定回路５８で測定する。この測定結
果は遅延制御回路５７に送られ、可変遅延回路６０の遅
延時間が所定の値となるように制御する。クロック信号
生成回路５５では、可変遅延回路６０の各段での出力信
号と基本クロック信号を用いて、ＬＳＩ内で使用する多
相のクロック信号を生成する。

本実施例では、各ＬＳＩに供給する基本クロック信号の
位相を精密に調整する必要があるが、従来、ＬＳＩ内部
で使用する多相クロック信号すべての位相を調整する必
要があったのに対し、１相だけ位相調整すれば多相のク
ロック信号すべての位相調整ができ、工数が低減される
。また、末端の分配先であるフリップフロップ４６まで
の位相が揃うことになり、クロックスキューを低減でき
る。

以下、位相調整部４１やクロック信号生成部４２におけ
る各回路の構成について詳しく述べる。

まず、第１図におけるクロック信号生成部４２について
説明する。

第３図は、第１図（ｂ）に示す遅延時間測定回路５８の
一実施例を示したブロック図である。本実施例では、第
１図の可変遅延回路６０の出力は入力の反転信号であり
、第４図に示すように、可変遅延回路６０の入力端子と
出力端子を結線４５４で接続することにより、可変周波
数局部発振器３１３として用いる。端子３５６は第１図
の位相調整部４１の出力であり、位相調整された基本ク
ロック信号が入力する。すなわち、可変周波数局部発振
器３１３で得られる信号の正整数分の−（ここでは１　
／　ｎとする）の周波数の基本クロック信号が入力する
。可変周波数局部発振器３１３の出力は１　／　ｎ分周
器３１１で基本クロック信号と同じ周波数となった後、
ともに分周器３０１．３０２で分周される。この分周器
はその出力で誤差が少なく精密な位相比較ができるよう
な低い周波数の出力を得るためのものである。この出力
は位相比較回路３１２で位相比較された後、その比較結
果が同期化回路３０４，３０５、微分回路３０７，３０
８を介して遅延制御回路５７に入力する。同期化回路３
０４，３０５は遅延制御回路５７等で用いるクロック信
号に位相比較回路３１２の出力を同期化させるものであ
り、微分回路３０７，３０８でこの出力信号をパルス信
号とする。端子３５２，３５３の信号は１分周器３０１
または３０２の出力信号の１サイクルにつき１回出力さ
れる。さらに、遅延制御回路５７は制御信号３６０を出
力し、可変周波数局部発振器３１３の発振周波数が、基
本クロック信号の周波数のｎ倍となるように制御する。

ここで、制御信号３６０は複数ビットの信号である。一
方、同期化回路３０３．固定遅延回路３０９、微分回路
３０６によりリセット信号を作り、可変周波数局部発振
器３１３、分周器３０１，３０２，３１１を端子３５１
を介してリセットする。固定遅延回路３０９は、位相比
較結果が端子３５２，３５３へ出力された後、リセット
信号が発生されるようにタイミング調整するためのもの
である。

以上のような構成にすることにより、すべての信号がデ
ジタル化できる。なお、第３図の遅延時間測定回路５８
は、第１図の可変遅延回路６０の遅延時間調整用の回路
なので、この調整後、遅延制御回路５７の制御信号３６
０を固定し、さらに可変周波数局部発振器３１３の発振
を停止するようにすれば１分配先である各ＬＳＩ内で高
周波数信号を常時扱うことがなくなり、信頼性が向上す
る。

第４図は第３図の遅延時間測定回路５８の具体的な回路
図である０分局器３０１，３０２，３１１、同期化回路
３０３〜３０５、微分回路３０６〜３０８．固定遅延回
路３０９はいずれもエツジトリガ・フリップフロップで
構成されている。同期化回路３０３〜３０５、微分回路
３０６〜３０８および固定遅延回路３０９のクロック信
号入力端子４６０には、基本クロック信号か、もしくは
それより周期の長い比較的ゆっくりしたクロック信号を
供給する。また、ここでは省略しであるが、分局器３０
１，３０２，３１１のリセット端子は端子３５１に接続
されている。可変周波数局部発振器３１３には、第１図
の可変遅延回路６０と同じ回路を用い、入力端子と出力
端子を結、＄４５４で接続する。そして遅延制御回路５
７からの制御信号３６０を周波数局部発振器３１３に入
力すると共に、可変遅延回路群４６の各可変遅延回路６
ｏに入力して、遅延時間をそれぞれ制御する。３５１は
リセット端子であり、微分回路３０Ｇの出力を入力する
。ここで、可変遅延回路６０は、その出力が入力の反転
信号となる回路１段として考えているが、合計が奇数で
あれば複数段であってもよい。また、可変遅延回路６０
の出力が入力の反転信号でない場合は、インバータ等を
可変周波数局部発振器３１３中に設け、出力を反転する
ように構成を変更すればよい。位相比較回路３１２は４
０１．４０２０）ＮＯＲ回路で構成される。端子４０３
の信号が端子４０４の信号よりも先に立ち下がると、Ｎ
ＯＲ回路４０１の出力がローレベルからハイレベルとな
り、ＮＯＲ回路４０２の出力はローレベルのままとなる
。さらに、同期化回路３０４，３０５、微分回路３０７
゜３０８を通り、端子３５２からのみパルス信号が発生
され、端子３５３はハイレベルのままとなる。

逆に、端子４０４の位相が端子４０３の位相よりも早い
場合には、端子３５３からのみパルス信号が発生される
。、また、１　／　ｎ分周器３１１は、基本クロック信
号と端子４５４の信号の周波数に応じ、ｎを決定する。

例えば、端子３５６の入力信号（基本クロック信号）が
可変周波数局部発振器３１３の周波数の１／４の場合、
ｎ　＝４であり、フリップフロップ２段で構成すればよ
い。また、ｎが２のｍ乗（ｍは正整数）以外の場合には
、１／ｎ分周Ｍｌ！３１１、分局器３０１，３０２の構
成を変えることにより、端子４０３，４０４の信号の周
波数を揃えることができる。分局器３０１゜３０２のフ
リッププロップの段数は端子４０３゜４０４の信号のサ
イクルタイムがある程度長く、位相比較回路３１２の比
較誤差等が無視できるように設定する。

第５図は遅延時間測定回路５８の他の実施例を示すブロ
ック図である。端子３５６，１／ｎ分周器３１１の出力
は、それぞれカウンタ５０１゜５０２に入力し、パルス
数がカウントされる。減算回路５０３は、カウンタ５０
１の出力を被減数とし、カウンタ５０２の出力を減数と
する。減算回路５０３の出力はサインビットであり、カ
ウンタ５０１の出力がカウンタ５０２の出力より大きい
ときに、ローレベルからハイレベルに切り替わる。同様
に減算回路５０４は、カウンタ５０２の出力を被減数、
カウンタ５０１の出力を減数とし、前者が後者よりも大
きいときに出力がローレベルからハイレベルに切り替わ
る。減算回路５０３゜５０４の出力は、第３図の実施例
と同様に、同期化回路５０５，５０６、微分回路５０７
，５０８を介し、遅延制御回路５７に入力する。ここで
端子５１０の信号は、タイマ回路等を用い発生させ、カ
ウンタ５０１．．５０２のカウント数がある程度進んだ
時点で、減算回路の計算結果を読み込む。

また、端子５０９の信号はリセット信号であり、減算回
路の計算結果の読み込み終了後に発生する。１このよう
な回路構成でも第３図の実施例と同様な利点が得られる
。

次に第１図（ｂ）のクロック信号生成回路５５について
説明する。クロック信号生成回路５５は、位相調整部４
１で位相調整された基本クロック信号と直列接続された
各可変遅延回路６０の出力信号とを用いて、ＬＳＩ内で
使用するクロック信号を生成する。

ここでは、第６図（ａ）又は（ｂ）に示すような４相の
クロック信号ＣＫＯ−ＣＫ３を生成する場合について説
明する。（ａ）、（ｂ）ともにマシンサイクルＴｃ、相
間の遅延時間がＴ　ｅ　／　４であり、パルス幅がそれ
ぞれＴｃ／８．Ｔｃ／２の４相のクロック信号とする６
　（ａ）のクロック信号はパルス幅が小さく、第２図の
従来方法では、クロック信号発生回路１０から各処理装
置２０に分配する際に、十分な振幅が得られない等の問
題が生じる。このような場合に本実施例は特に有効であ
る。（ｃ）は基本グロック信号３５６であり、マシンサ
イクル１゛ｃ、パルス幅Ｔ　ｅ　／　２とする。

まず第６図（ａ）のクロック信号に生成する回路の１例
として第７図を説明する。

第７図において、（ａ）は具体的な回路図であり、（ｂ
）はその動作を説明するための端子３５６への入力信号
（位相調整された基本クロック信号）、端子７５０、Ｃ
ＫＯの信号が示しである。可変遅延回路群５６は可変遅
延回路７０」、〜７０７で構成され、クロック信号生成
回路５５はＡＮＤ回路７０８〜７１１で構成される。可
変遅延回路群５６は第３図、第４図又は第５図の周波数
局部発振器３１３（可変遅延回路６０）と同じ制御信号
３６０を入力する。また、第３図、第４図、第５図の周
波数局部発振器３１３を構成する可変遅延回路６０と第
６図の可変遅延回路７０１〜７０７のそれぞれの遅延時
間は等しくする必要があるため、ＬＳＩ５０内に近接し
て配置し、製造バラツキ等の影響を受けないようにする
。端子３５６の信号は第１図の位相調整部４１の出力信
号であり、第６図（ｅ）の位相調整された基本クロック
信号が入力する。この信号を可変遅延回路７０１により
Ｔ　ｃ　／　８遅延させ、さらに反転させることにより
、端子７５０の信号を得る。端子３５６と端子７５０（
７１信号はＡＮＤ回路７１１に入力し、クロック信号Ｃ
ＫＯが生成される。ＣＫ１〜ＣＫ３についても可変遅延
回路７０２〜７０７、ＡＮＤ回路７０８〜７１０を用イ
テ同様に生成される。本実施例では、位相調整部４１に
より位相調整された基本クロック信号と、遅延制御回路
５７により制御された正確な遅延時間を持つ可変遅延回
路７０１〜７０７の各段の出力とを用いて、多相のクロ
ック信号ＣＫＯ−・ＣＫ３を生成することができる。こ
こで、クロック信号ＣＫＯをフィードバック信号として
第１図の位相調整部４１に送り、その位相が位相調！啓
部４１ｔ’精密に調整されると、ＣＫＯを遅延制御回路
５７により遅延時間が精密に調整された可変遅延回路群
５６で正確に遅延させて生成するＣＫＩ〜ＣＫ　３の位
相も精密に調整されることになり、各相についてクロッ
クスキューが低減できる。

第７図の回路では可変遅延回路７０］−〜７０７により
、位相調整された基本クロック信号をＴｃ／８ずつ遅延
させているので、可変遅延回路の遅延時間がＴ　ｃ　／
　８からずれている場合、ＣＫＯの立ち上がりエツジか
らＣＫ３の立ち上がりエツジまでの遅延時間は６Ｘ（Ｔ
ｃ／８）であり、ずれも６倍されることになる。そこで
第８図のような回路も考えられる。

第８図において第７図と同様、端子３５６の信号は第１
図の位相調整部４１の出力信号で、第６図（ｃ）の位相
調整された基本クロック信号が入力する。この信号はイ
ンバータ８１３〜８１７、負荷容量８１８により１８０
度ずれた２相の信号８５０．８５１を作る。負荷容量８
１８による遅延時間とインバータ８１６による遅延時間
を等しく設計すれば、端子８５１の信号は端子８５０の
信号の正確な反転信号となる。それぞれの信号は、可変
遅延回路８００〜８０５によりＴ　ｃ　／　８ずつ遅延
し、ＡＮＤ回路８ｏ９〜８１２によりＣＫＯ〜ＣＫ３が
生成される。可変遅延回路８００〜８０５は第３図、第
４図又は第５図の周波数局部°発振器３１３（可変遅延
回路６０）と同じ制御信号３６０を入力する。この場合
、クロック信号の相間の遅延時間のずれの最大値は、可
変遅延回路のＴ　ｃ　／　８からのずれの２倍の値と、
負荷容量８１８による遅延時間とインバータ８１６によ
る遅延時間の差との和になる。第７図と第８図の回路は
、設計条件によりずれの最大値が小さい方を選沢すれば
よい。

第９図は第６図（ｂ）のクロック信号ＣＫＯ〜ＣＫ３を
生成する回路であり、第１図のクロック信号生成回路５
５と可変遅延回路群５６を兼ねている。本実施例では、
第１図（ｂ）のような可変遅延回路６０は用いないが、
エツジトリガ・フリップフロップ９００〜９０２におい
て、端子４５４の信号を変えることによりクロック信号
ＣＫＯ〜ＣＫ３の相間の遅延時間が変わるので、一種の
可変遅延回路である。端子３５６の信号は第１図の位相
調整部４１の出力信号であり、第６図（Ｑ）の位相調整
された基本クロック信号が入力する。この基本クロック
信号をエツジトリガ・フリップフロップ９００〜９０２
でシフトすることによりクロック信号ＣＫＯ〜ＣＫ３を
生成する。

端子４５４の信号は第３図、第４図又は第５図の可変周
波数局部発振器３１３の出力信号であり、サイクルタイ
ムはＴ　ｃ　／　４である。また、遅延時間がＴ　ｃ　
／　４となる可変遅延回路を構成し、第７図のように直
列接続しても第６図（ｂ）のＣＫＯ〜ＣＫ３が得られる
。この場合、直列接続する可変遅延回路は３段であり、
また、第４図の１　／　ｎ分周器のｎは２、フリッププ
ロップは１段となる。

以上のように、位相調整部４１で正確に位相調整された
低周波数の基本クロック信号を１相入力し、ＬＳＩ内部
で正確に遅延したクロック信号を発生させれば、可変遅
延回路群５６の遅延時間とクロック生成回路５５の構成
を変えることにより、任意の多相クロックが生成できる
。

第１０図は第１図のクロック信号生成部４２の他の実施
例であり、第６図（ａ）のクロック信号ＣＫＯ−ＣＫ３
を生成する回路構成となっている。

端子３５６の信号は第１図の位相調整部４１の出力信号
であり、第６図（Ｑ）の位相調整された基本クロック信
号が入力する。また、ここでは位相比較回路１００８が
第１図（ｂ）の遅延時間測定回路５８に相当する。クロ
ック信号生成回路５５は第７図と同様にＡＮＤ回路１０
１０〜１０１３で構成される。本実施例では、可変遅延
回路１０００〜１００７の出力は入力反転信号である。

遅延時間は（１／８）Ｔｃとしてもよいが、ここでは（
９／８）Ｔｃとして考えると、端子３５６から端子１０
５０までの遅延時間は９Ｔｃとなる。

端子１０５０と端子３５６の信号は位相比較回路１００
８に入力され、その比較結果が遅延制御回路５７に入力
される。遅延制御回路５７からの制御信号は１０００〜
１００７の可変遅延回路すべてに入力され、端子１０５
０と端子３５６の位相を合わせるように制御する。クロ
ック信号生成回路５５は、遅延時間が（９／８）Ｔｃの
可変遅延回路１０００〜１００７の出力と端子３５６の
基本クロック信号を用いて、第７図と同様にクロック信
号ＣＫＯ−ＣＫ３を生成する。ここで、端子３５６から
端子１０５０までの遅延時間は可変遅延回路］０００〜
ｔ　ＯＯ７のプロセス等によるばらつきを考慮して設計
するので、９Ｔｃからある程度の可変幅を持っている。

従って、端子３５６から端子１０５０までの遅延時間が
８Ｔｃや１０Ｔｃとなる可能性があり、端子３５６の基
本クロック信号のサイクルタイムがＴｃであることから
。

この場合にも位相が合うことになる。そこで、可変遅延
回路１０００〜１００７の調整時のみ基本クロック信号
のサイクルタイムを９Ｔｃの正整数倍とすれば１位相を
あわせるべきエツジが特定できる。この調整後、基本ク
ロック信号のサイクルタイムをＴｃに戻してやればよい
。また、（９７８）Ｔｃ等の遅延時間に限らず、他の遅
延時間としても、クロック信号生成回路５５の回路構成
を変更すれば、多相のクロック信号を生成することがで
きる。可変遅延回路１０００〜１００７の出力を入力の
反転信号としない場合も同様である。

第７図の実施例では、生成するクロック信号ＣＫＯ〜Ｃ
Ｋ３のパルス幅や相関の遅延時間が小さい場合、可変遅
延回路７０１〜７０７の遅延時間を小さくする必要があ
り、高分解能な構成とすることが難しくなる。本実施例
では、可変遅延回路１０００〜１００７の遅延時間を、
例えば、（９／８）Ｔｃのように大きくできるので、上
記のような問題が生じない。

第１１図（、）は、第１図の可変遅延回路群５６及び第
４図の可変周波数局部発振器３Ｊ、３を構成する可変遅
延回路６０の一実施例である。ここで、第１図の可変遅
延回路６０として用いる場合、ＮＯＲ回路１】２０の入
力端子１１５０の一方にはクロック信号を、もう一方に
はロー・レベルの信号を入力する。また、第４図の可変
遅延回路６０として用いる場合は、ＮＯＲ＠ＯＲ回路１
１〕５端子１１５０の−・方をＯＲ回路１１１５の出力
１１５３に接続し、もう一方はリセット端子３５１とす
る。ＮＯＲ回路１１２０の出力には１−ランスファゲー
トが２種類と論理回路が接続されている。１ｉ００はｎ
　Ｍ　ＯＳの１−ランスファゲート、１１０１．１１０
２はそれぞれ、ｎＭＯ８゜ｐ　Ｍ　ＯＳのトランスファ
ゲート、１１０コ３はＡＮＤ回路である。いずれも遅延
制御回路５７からの制御信号１１５９によりトランジス
タのオン。

オフを決定し、ＮＯＲ回路１１２０が駆動する負荷容量
を変化させる。負荷容量１１０４〜１１０６は配線容量
やトランジスタの入力容量および接合容量等で作られ、
この容量が小さいほど可変遅延回路の分解能は高くなる
。また、１１１６はインバータであり、制御信号１３−
５９からの信号の反転信号をトランスファゲート１１０
２に入力する。論理回路１１２１は遅延用の論理回路１
１０７〜１１０９が直列接続され。

ＡＮＤ回路１１１０〜１１１３を選択する制御信号１１
７０により論理回路の段数を決める。ここで、制御信号
１１７０は、遅延制御回路５７の２ビツトの出力１１６
０，１１６１を用いてデコーダ１１１４で発生し、制御
信号１１７０のうち１つの信号がハイレベルとなるよう
にする。第１１図（ｂ）にはデコーダ１１１４の例を示
した。

１１８０〜１１８３はインバータ、１１８４〜１、１．
８７はＮＯＲ回路である。、１１６０゜１１６１−の２
ビツトの信−りが大きくなると、論理回路１１２１から
ＯＲ回路１１〕５までの論理回路の段数が増加するよう
な構成となっている。

次に、第１図の位相調整部４１とクロック信号生成部４
２で用いも遅延制御回路５２．５７の−・実施例を第１
２図に示す。この遅延制御回路は、通常のＵＰ／Ｔ）Ｏ
ＷＮカウンタとは構成が異なり。

４６０の端子に入力されるクロック信号の１パルスにつ
き１２２０〜１２２３のうちのいずれか１ビツト（具体
的には、１２６０．１２６］の端子に入力された指令に
対応して変化可能なビットのうち最も左にあるもの）し
か変化しない。この回路は、位相調整開始直後の位相ズ
レの大きい間は遅延時間の変化を大きくして位相調整部
Ｙまでに要する時間を短くしたものである。第１２図に
おいて、１２０１〜１２０６はＮＯＲ回路、１．２０７
，１２０８はインバータ、１２１１゜１２１２はエツジ
］−リガ・フリップフロップである。遅延制御ブロック
１２３３−〜１２３３中の回路はここでは省略しである
が、遅延制御ブロック１２３０と同じものである。１２
６０．１２６１は第１図の位相比較回路５３や遅延時間
測定回路５８の結果を入力する端子、４６０は比較的ゆ
っくりしたクロック信号を入力する端子、１２２０〜１
２２３は第１図の可変遅延回路５１．６０の制御信号を
出力する端子である。１２２０〜１２２３の端子のレベ
ルが表わす２進数の数値は、１２６０の端子がローレベ
ルの時は４６０の端子に入力されるクロック信号の１パ
ルスにつき１カウントずつ増加し、１２６１の端子がロ
ーレベルの時は１カウントずつ減少するように変化する
。

従って、例えば第４図で端子４０４の信号の方が端子４
０３の信号より先に立ち下がる場合には１２６ｏをロー
レベルとして可変遅延回路６０の遅延時間が増加するよ
うに、逆に端子４０３の信号の方が先に立ち下がる場合
には遅延時間が減少するように制御する。このようにし
て端子４０４と端子４０３の信号の位相を合わせること
ができる。

なお、１２５０の端子に入力する信号は、１２２０〜１
２２３の端子のレベルを固定し、可変遅延回路５１又は
６ｏの遅延時間の制御を停止するためのものである。第
１図のクロック信号生成部４２では位相調整部４１から
の出力を用いて遅延時間の調整を行っているため、クロ
ック信号生成部４２で可変遅延回路６０の遅延時間を調
整している間は、位相調整部４１の制御を停止する。そ
して、クロック信号生成部４２の調整終了後、クロック
信号生成部４２の制御を停止し１位相調整部４１での位
相調整を開始する。また、クロック信号ＣＫＯ〜ＣＫ３
の供給を開始する前はほとんどの回路が交流的な動作を
しないため、電子計算機の内部で発生するノイズはせい
ぜい電源のリップル程度であるが、クロック信号ＣＫ　
Ｏ−ＣＫ　３の供給を開始すると多数の回路が一斉に動
きだして大きなノイズが発生する。従って、最初は末端
の分配先４６にはクロック信号ＣＫＯ−ＣＫ３を供給せ
ずに位相ｙＪ整機構を働かせ、位相調整が完了した後に
１２５０の端子をローレベルにして１２２０〜１２２３
の制御信号の変化を停止し、その後にクロック信号ＣＫ
Ｏ〜ＣＫ３の供給を開始する。これにより大きなノイズ
の影響を受けずに位相調整を行うことができ、クロック
スキューを低減することができる。なお、位相調整部４
１やクロック信号生成部４２での調整完了の検出力法は
、例えばタイマー回路等によって十分な時間だけ待つこ
とにより実現できる。

端子１２５１，１２５２は実線で囲まれた１２３０〜１
２３３の各遅延制御ブロック中のエツジトリガ・フリッ
プフロップ（ブロック１２３０では１２１２）のそれぞ
れセット、リセット端子に接続する。１２２０〜１２２
３の端子がすべてハイレベルのときに１２６０の端子が
ローレベルとなると、１２５１の端子がハイレベルとな
り、フリップフロップをセットし、１２２０〜１２２３
の端子はローレベルとなる。また、逆に１２２０〜１２
２３の端子がすべてローレベルのときに１２６１の端子
がローレベルとなると１２５２の端子がハイレベルとな
り、フリップフロップをリセットし、１２２０〜１２２
３の端子はハイレベルとなる。従って、可変遅延回路５
１０ｒ６０が十分な可変幅を持っていれば、遅延制御回
路の制御信号１２２０〜１２２３の初期状態に関係なく
位相調整ができる。なお、第１２図では可変遅延回路の
制御信号１２２０〜１２２３は４ビツトであるが、ビッ
ト数を増減したい時は図の実線で囲んだ遅延制御ブロッ
ク１２３０−１２３３の数を増減すればよい。

第１図の位相！ｔｉｌ１部４１の可変遅延回路５１は第
１１図の回路でＮＯＲ回路１１２０を適当な論理回路に
変更して用い、遅延制御回路５２は第１２図の回路を用
いる。次に、位相比較回路５３について説明する。

位相比較回路５３の一実施例を第１３図（ａ）に、その
動作波形の一例を第１３図（ｂ）に示す。

第１３図（ａ）において、１３０１〜１３０３Ｉｔ　Ｎ
　ＯＲ回路、１３ｏ４は差動回路、１３０５はフリップ
フロップ１３０６はインバータである。

１３５０と１３５１は、一方がフィードバック信号を入
力する端子、他方が基本クロック信号を入力する端子で
あり、この２つの（８号の位相が比較される。今、第１
３図（ｂ）に示すように１３５０の端子に入力される信
号の位相の方が１３５１の端子に入力される信号の位相
より早かったとする。この場合、１３５０，１３５１の
端子に入力される信号の両方がハイレベルの間は、１３
５２．１３５３の端子の電圧は両方共ローレベルである
が、１３５０の端子に入力される信号の立ち下がりの方
が１３５１の端子に入力される信号の立ち下がりより先
に始まるため、１３５２の端子の電圧の方が１３５３の
端子の電圧より先に立ち上がり始める。その結果、１３
５０゜１３５１の端子に入力される信号の立ち下がりエ
ツジからある一定時間の後には１３５２の端子の電圧は
ハイレベル、１３５３の端子の電圧はローレベルとなっ
て確定し、差動回路１３０４の出力の端子１３５４の電
圧はハイレベルとなる。また、１３５０．１３５１の端
子に入力される信号の早遅関係が逆の場合には１３５４
の端子の電圧はローレベルとなる、従って、１３５０，
１３５］−の端子に入力される信号の立ち下がりエツジ
からある一定時間の後に１３５４の端子のレベルを１３
０５のフリップフロップに取り込めば１３５０．１３５
１の端子に入力された信号の早遅関係に対応して出力端
子１３５９，１３６０のレベルが決まる。その後は１３
５０，１３５１の端子に入力された信号の早遅関係が反
転するまで１３５９．１３６０の端子のレベルは変化し
ない。

端子１３５９．１３６０には第４図の微分回路３０７．
３０８と同様な回路を接続し、遅延制御回路５２にパル
ス信号を送る。

第１３図（ａ）の実施例では、端子１３５０と１３５１
の両方の信号がローレベルのときに、端子１３５８の信
号がローレベルとなり、フリップフロップ１３０５のト
リガがかかる。従って、端子１３５０と１３５１の信号
が第６図（ｃ）の基本クロック信号と第６図（、）のク
ロック信号ＣＫＯで、それぞれ、第１４図（ａ）のよう
なタイミングにある場合、フリップフロップ１３０５は
時間ｔ０と時間ｔ１でトリガがかかることになる。

また、第１，４図（ｅ）のように端子１３５４の信号の
立ち下がりが、端子１３５８の信号の立ち下がりとほぼ
同時である場合は、フリップフロップ１３０５はメタス
テーブル状態（出力がハイレベルまたはローレベルに長
時間確定しない状態）となる。以上のような場合、フリ
ップフロップ１３０５の出力１３５９，１３６０の値が
確定せず、この状態で制御が停止する可能性がある。従
って、ＣＫＯのフィードバック信号は基本クロック信号
と同様な波形（デユーティ略５０％）にした後、位相比
較回路５３に入力する必要がある。

端子１３５０と１３５１の信号がほぼ同時に立ち下がる
場合（第１４図（ｂ））も、ＮＯＲ回路１３０１．１３
０２によるフリップフロップがメタステーブル状態にな
るが、このときは端子１３５０．１３５１の信号の位相
が合っているので、制御が停止しても問題はない。

上記のようなパルス幅が異なる入力に対しても動作する
位相比較回路５３の他の実施例を第１５図に示す。第ｉ
−５図において、１５０１゜１５０２はＮＯＲ回路、１
５０３〜１５０５はインバータ、１５０６〜１５０８は
フリップフロップ、］５０９は同期化回路、１５１０は
ＡＮＤ回路、１５１１はＮＡＮＤＡＮＤ回路。第１３図
と同様に１５５０と１５５１は、一方がフィードバック
信号を入力する端子、他方が基本クロック信号が入力す
る端子であり、この２つの信号の位相が比較される。イ
ンバータ１５０３．１５０４は。

それぞれ、端子１５５０と１５５１．］、、５５２と１
５５３の負荷を揃えるためのものである。端子１５７０
に入力する同期化回路１５０９のトリガ信号は、基本ク
ロック信号か、もしくはそれより周期の長い比較的ゆっ
くりした信号である。３ビットカウンタ１５１２，１５
１３は、端子］５５６または１５５７が連続してローレ
ベルを出力するときに、所定の時間に１回だけローレベ
ルを出力するものである。この出力を持つ間に、位相比
較結果により可変遅延回路５２の制御信号が変更され、
フィードバック信号の位相が調整される。

本実施例では、端子１５５０の反転信号をフリップフロ
ップ１５０６のトリガとしているので、第１４図（ａ）
の端子１３５８の信号のように、１サイクルにトリガが
２回発生することはない。

しかし、第１３図（、）の実施例と同様に、端子１５５
２と１５５５の信号のタイミングによりフリップフロッ
プ１５０６がメタステーブル状態になり、制御がこの状
態で停止する可能性がある。

この対策として、同期化回路１５０９等を設けた。

同期化回路１５０９は、フリップフロップ１５０６がメ
タステーブル状態であっても、端子１５５６．１５５７
の信号を端子１５７０のトリガ信号に対して同期させる
ものである。端子１５５６．１５５７の信号は、フリッ
プフロップ１５０６〜１５０８の状態により決まり、連
続してローレベルにならない可能性がある。このとき３
ビツトカウンタの出力はハイレベルのままとなる。そこ
で、３ビツトカウンタ１５１２゜１５１３が所定の時間
内にローレベルを出力しない場合に、４ビツトカウンタ
１５１４がローレベルを出力し、フリップフロップ１５
０６がメタステーブル状態から抜けるようにした。３ビ
ットカウンタ１５１２，１５１３のどちらかがローレベ
ルを出力した場合には、ＮＡＮＤ回路１５１１によりリ
セット信号が端子１５６２に発生し、４ビツトカウンタ
１５１４の出力はハイレベルのままとなる。

第１６図は第１５図で使用する３ビツトカウンタ１５１
２又は１５１３の一構成図である。図において、１６０
１〜１６０５はＮＯＲ回路、１６０６．１６０７はＯＲ
回路、１６０８〜１６１０はフリップフロップ、１６１
１゜１６１２はＮＡＮＤ回路、１６１３はインバータで
ある。端子１６５０は第１５図の端子１５５６または１
５５７を接続し、端子１６５１が第１５図の端子１５６
０または１５６°１となる。フリップフロップ１６０８
〜１６１０のトリガ信号は第１５図のフリッププロップ
１５０７．１５０８と同じ信号を入力する。動作は通常
のカウンタ回路と同様であり、端子１６５０にローレベ
ルが連続して入力するときに、端子１６５２のトリガ信
号の８サイクルに１回の割合で、端子１６５１にローレ
ベルを出力する。

第１７図は第１５図で使用する４ビツトカウンタ１５１
４の一構成図である１図において、１７０１〜１７ｏ７
はＮＯＲ回路、１７０８〜１７１０はＯＲ回路、１７１
１〜１７１４はフリップフロップ、１７１５〜１７１７
はＮＡＮＤ回路、１７１８，１７１９はインバータであ
る。端子１７５０は第１５図の端子１５６２を接続し、
端子１７５１が第１５図の端子１５５９となる。

フリップフロップ１７１１〜１７１４のトリガ信号は第
１５図のフリップフロップ１５０７゜１５ｏ８と同じ信
号を入力する。動作は通常のカウンタ回路と同様であり
、端子１７５０にローレベルが連続して入力するときに
、端子１７５２のトリガ信号の１６サイクルに１回の割
合で、端子１７５１にローレベルを出力する。すなわち
、３ビツトカウンタ１５１２または１５１３がローレベ
・ルを出力すると端子１７５０がハイレベルとなり、こ
の４ピントカウンタがリセットされる。３ビツトカウン
タ１５１２または１５１３が、連続してハイレベルのま
まであれば、端子１７５１がローレベルを出力する。

本実施例の位相比較回路では、基本クロック信号および
フィードバック信号の波形に関わらず、上記２信号の位
相比較ツ定結果を出力できる。

第１８図は、本発明の全体構成に関する別の実施例であ
る。第１図（ａ）が遅延素子１４を用いて各処理装置５
０の入力信号の位相を調整するのに対し、本実施例では
これを省き、完全に自動調整するものである。クロック
信号発生部１０は、発振器１１、分局器１２、分配回路
１１３と、各処理装置５０に対応して位相調整部４１、
出力回路４７および入力回路４９を持ち、少なくとも、
分配回路１３１位相調整部４１、出力回路４７、入力画
１４９は、同−ＬＳＩ上に構成する。また、分配回路１
３から位相調整部４１まで、または、入力画Ｉ４４９か
ら位相ｔＡ整部４１までは、それぞれ等長配線する。ク
ロック信号発生部１０の出力は、信号経路３０を介して
１−相の基本クロック信号として各処理装置５０に供給
する。各処理装置５０ではクロック信号生成部４２によ
り、入力回路４０を通過した信号から各処理装置内で使
用する多相のクロック信号を生成し、分配回路４３、配
線４５を介して末端の分配先であるフリップフロップ４
６、及び出力回路４８に供給する。配線４５は等長配線
し、各分配先４６でのスキューをできるだけ小さくする
。出力回路４８からの出力は、等長配線された信号経路
３１及び入力回路４９を介し、位相調整部４１の位相比
較回路５３に入力し、基本クロックとなる分配回路１３
の出力と位相を合わせる。ここで、各入力回路４９から
位相調整部４１の入力までは、はぼ同じ伝播時間を持つ
ので、各処理装置５０の出力回路４８の出力の位相が揃
うことになる。各処理装置５０間のクロックスキューは
、末端の分配先４６でのばらつき、すなわち、出力回路
４８の入力の位相ばらつきとして考えられる。本実施例
では、出力回路４８の遅延時間のばらつきを含んで位相
調整するため、これがクロックスキューの要因となる。

第１図の実施例が、各処理装置５０のフリップフロップ
４６の入力での位相が合うのに対し、本実施例では、出
力回路４８の遅延時間のＬＳＩ間ばらつきが処理装置間
のスキューとして残る。しかし、第１図の実施例のよう
に遅延素子１４を取替えて位相調整する必要がないので
、調整にかかる工数が省かれる。

以上に述べた本発明の各実施例を電子計算機のクロック
信号供給装置に用いることにより、信号経路におけるク
ロック信号の本数も少なく、Ｔ、　Ｓ　Ｉの末端に分配
されるクロック信号に関するクロックスキューも低減さ
れ安定高性能な計算装置を実現できる。

〔発明の効果〕

本発明によれば、各ＬＳＩに供給するクロック信号本数
を低減でき、さらに、ＬＳＩ内でスキューの小さい多相
のクロック信号を生成できる。また電子計算機をこのよ
うに高性能化することができる。

【図面の簡単な説明】

第１図（ａ）は本発明の一実施例を示す全体構成図、第
１図（ｂ）はその詳細を示す図、第２図は従来例の全体
構成図、第３図は本発明に使用する遅延時間測定回路の
一実施例を示すブロック図、第４図は第３図の詳細回路
図、第５図は遅延時間測定回路の他の実施例を示すブロ
ック図、第６図（ａ）〜（Ｑ）は本発明の説明のための
クロック信号の例を示す図、第７図（ａ）は本発明に使
用するクロック信号生成回路の一実施例を示す構成図、
第７図（ｂ）はその波形図、第８図は本発明に使用する
クロック信号生成回路の他の実施例を示す構成図、第９
図は本発明に使用するクロック信号生成回路の更に他の
実施例を示す構成図、第１０図は本発明に使用するクロ
ック信号生成部の他の実施例を示す構成図、第１１図（
ａ）は本発明に使用する可変遅延回路の一実施例を示す
構成図、第１１図（ｂ）はそのデコーダの構成図、第１
２図は本発明に使用する遅延制御回路の一実施例を示す
構成図、第１３図（ａ）、（ｂ）は本発明に使用する位
相比較回路の一実施例を示す構成図とその動作波形であ
り、同図（１））のハツチングの部分はハイレベルまた
はローレベルにあることを示す。第１４図（ａ）〜（ｅ
）は、第１３図（ａ）の回路で発生するメタステーブル
状態を説明するタイミング図、第１５図は、本発明に使
用する位相比較回路の他の実施例を示す構成図、第１６
図、第１７図は、第１５図の３ビツトカウンタ、４ビツ
トカウンタの回路図、第１８図は、本発明の他の実施例
を示す全体構成図である。 第１図 に理■１ｍυ Ｊσ−ｉｎ　ｆ社Σ舌 Ｉθ−ｇ理Ｍｌ（ｔｓｒ ４５−−一騎り縛 ４ｌ−−−）！／　・ｙ　７’　７　ｏ　ｙ　７゜４　
／−４ｎ＃ｔＭｑ＃Ｗ ４２−＝７０−ｉ７ｆＮ’１Ｆｌｔ＋芦″４２図 ／１−　　全孫＃ Ｊθ−−−１容ずＨツる ５ρ−ｂイｇ１ （Ｌ、ＳＩ） 茅′／図 夕θθ〜！（７２−−−Ｉッシ−）ｌ）ｆｆ−フタ７７
”７ｒ）ｖ７’７θ／〜７ρ７一−−ｑ′！遅延回緊 ７０１−７／Ｉ−−−ＡＮＤｒｉＪ’ＡＣｂ） 第 図 （ｃＬ） Ｃ８） （Ｃ） 第 図 ２０θ〜２ρ５−−−一４食遅延ｒ３升２θ夕〜！１２
−−−−　ＡＮＤ回ゴ否１／Ｊ　　ｌ／７−−−−イン
ハ゛−タ１／１−−−−−−−一勇ｆｆ答量 第 図 ／θθ０〜／θθ７−−−可変遅延回躇／（１０１−−
−−−−−−ＡＵｒ酢ｌ：藪記斧／θθタ　−−−−−
−−−ａ、Ｕジ牛ＶＪ　Ｂ丁目５ｔシ／θｌθ〜／θ／
Ｊ−−−ＡＮＤ回路 ５５−一一一一一一一　７０７７１育ち１時゛回緊５ｅ
−−−−−−−一嗜Ｖ遅址回り召 第１１図 可’ｆＬ止ｔ？Ｊｓ７ｏｒｃ。 テコ＝ｙツノｌ仝 第１３図 １υｍ江ルＬユ ／ｊ０１−−−−−−−−フリ／アフロ、７７″１３θ
６−−−−−−−−イ、ハ゛−７Ｃｂ） ｌＪ５り 箒 （ｂ）

Claims (1)

1. 【特許請求の範囲】 １、１相の基本クロック信号を発生するクロック信号発
   生部と； 上記基本クロック信号とフィードバック信号の位相を比
   較し、両者の位相が合うように上記基本クロック信号の
   位相を調整する第１の制御ループと； 上記第１の制御ループで位相調整された基本クロック信
   号が入力する、直列接続された複数の可変遅延回路から
   なる遅延回路群と、該複数の可変遅延回路のそれぞれの
   出力信号と上記位相調整された基本クロック信号とを用
   いて多相のクロック信号を生成する手段とを有し、上記
   位相調整された基本クロック信号の周期と所定の関係と
   なるように上記複数の可変遅延回路の遅延時間を制御し
   、上記多相のクロック信号の１つを上記フィードバック
   信号として上記第１の制御ループに与える第２の制御ル
   ープと；を有することを特徴とするクロック信号供給装
   置。 ２、請求項１において、上記第１の制御ループが、上記
   基本クロック信号の位相を調整する可変遅延手段と、上
   記基本クロック信号と上記フィードバック信号の位相を
   比較する位相比較手段と、該位相比較手段の比較結果を
   受けて上記可変遅延手段を制御する遅延制御手段とから
   なることを特徴とするクロック信号供給装置。 ３、請求項１又は２において、上記第２の制御ループが
   、上記位相調整された基本クロック信号の周波数の整数
   倍の周波数の信号を発生する可変周波数発振器と、該可
   変周波数発振器の周波数が上記位相調整された基本クロ
   ック信号の周波数の整数倍となるように上記可変周波数
   発振器を制御する制御回路とを有し、該制御回路の出力
   により上記複数の可変遅延回路の遅延時間を制御するこ
   とを特徴とするクロック信号供給装置。 ４、請求項１又は２において、上記第２の制御ループが
   、上記位相調整された基本クロック信号と上記遅延回路
   群の出力信号とを位相比較する位相比較回路と、該位相
   比較回路の比較結果を受けて上記遅延回路群の出力信号
   の位相が上記位相調整された基本クロック信号の位相と
   合うように上記複数の可変遅延回路の遅延時間を制御す
   る制御回路とを有することを特徴とするクロック信号供
   給装置。 ５、請求項１又は２において、上記第２の制御ループが
   上記複数の可変遅延回路の遅延時間を制御している間は
   上記第１の制御ループは上記基本クロック信号の位相の
   調整を停止し、上記第２の制御ループによる制御の終了
   後、上記第２の制御ループによる制御を停止すると共に
   上記第１の制御ループによる位相調整を開始し、上記第
   １の制御ループによる位相調整の終了後、上記第１の制
   御ループによる位相調整を停止することを特徴とするク
   ロック信号供給装置。 ６、請求項１乃至５のいずれかにおいて、上記第１の制
   御ループと上記第２の制御ループとを各処理装置内に設
   け、上記クロック信号発生部からの上記基本クロック信
   号を信号経路を介して上記各処理装置にそれぞれ供給す
   ることを特徴とするクロック信号供給装置。 ７、請求項１乃至５のいずれかにおいて、上記第１の制
   御ループと上記第２の制御ループとをそれぞれ別の処理
   装置内に設け、上記第１の制御ループが設けられた第１
   の処理装置から上記位相調整された基本クロック信号を
   信号経路を介して上記第２の制御ループが設けられた第
   ２の処理装置に供給し、上記第２の処理装置から上記フ
   ィードバック信号を信号経路を介して上記第１の処理装
   置（１０）に供給することを特徴とするクロック信号供
   給装置。 ８、請求項７において、上記第１の制御ループと上記第
   ２の制御ループとをそれぞれ複数有し、該複数の第１の
   制御ループを同一の第１の処理装置内に設け、該複数の
   第２の制御ループをそれぞれ別の第２の処理装置内に設
   けたことを特徴とするクロック信号供給装置。 ９、請求項１乃至８のいずれかに記載のクロック信号供
   給装置を備えてなることを特徴とする電子計算機。 １０、クロック信号発生部と信号経路と処理装置とを有
   し、クロック信号発生部からの出力により信号経路を介
   して処理装置内に所要のクロック信号を供給する電子計
   算機のクロック信号供給装置において、１相の第１のク
   ロック信号を上記クロック信号発生部からの出力として
   これを分配先である処理装置に供給し、上記第１のクロ
   ック信号と第２のクロック信号の位相を合わせる手段と
   、該位相を合わせる手段により位相調整された第１のク
   ロック信号が入力する等しい遅延時間を持つ直列接続さ
   れた複数の可変遅延回路からなる遅延回路群と、上記複
   数の可変遅延回路のそれぞれの出力信号と上記位相調整
   された第１のクロック信号を用いて多相の第２のクロッ
   ク信号を生成する手段と、上記第１のクロック信号の周
   期の整数分の１になるように上記複数の可変遅延回路の
   遅延時間を制御する手段とを、上記処理装置内に備えた
   ことを特徴とするクロック信号供給装置。 １１、上記、第１のクロック信号と第２のクロック信号
   の位相を合わせる手段は、上記第１のクロック信号の位
   相を調整する可変遅延手段と、該可変遅延手段の出力を
   用いて生成された上記第２のクロック信号と上記第１の
   クロック信号の位相を比較する位相比較手段と、該位相
   比較手段路の比較結果を受けて上記可変遅延手段を制御
   する遅延制御手段とを備えることを特徴とする請求項１
   ０記載のクロック信号供給装置。 １２、上記位相比較手段がＲＳフリップフロップ回路と
   、その出力を同期化する同期化回路と、該同期化回路か
   ら同一の出力を一定時間入力したときに所定の出力が得
   られる第１のカウンタ回路と、該一定時間内に上記第１
   のカウンタ回路の所定の出力が発生しない場合に所定の
   出力を発生する第２のカウンタ回路を備えることを特徴
   とする請求項１１記載のクロック信号供給装置。 １３、上記、複数の可変遅延回路の遅延時間を制御する
   手段は、上記可変遅延回路の遅延時間を測定する遅延時
   間測定回路と、該遅延時間測定回路からの測定結果を受
   けて上記可変遅延回路の遅延時間を制御する遅延制御回
   路とを備えることを特徴とする請求項１０記載のクロッ
   ク信号供給装置。 １４、上記遅延時間測定回路が、上記可変遅延回路の入
   力端子と出力端子とを接続してなる可変周波数局部発振
   器と、その出力信号の分周信号と上記第１のクロック信
   号の分周信号との位相を比較する位相比較回路とを備え
   ることを特徴とする請求項１３記載のクロック信号供給
   装置。 １５、上記可変周波数局部発振器に用いられる可変遅延
   回路の遅延時間はディジタル信号により制御されること
   を特徴とする請求項１４記載のクロック信号供給装置。 １６、上記可変遅延回路の遅延時間の制御における該遅
   延時間の調整中は上記可変遅延手段の制御を停止し、そ
   の調整終了後、上記可変遅延回路の制御を停止すると同
   時に上記可変遅延手段の制御を開始し、その調整終了後
   、上記可変遅延手段の制御を停止することを特徴とする
   請求項１１記載のクロック信号供給装置。 １７、上記複数の可変遅延回路の遅延時間を制御する手
   段は、上記位相調整された第１のクロック信号が入力す
   る等しい遅延時間を持つ直列接続された可変遅延回路の
   複数個を介しての出力信号と位相調整された第１のクロ
   ック信号との位相を比較する位相比較回路と、この出力
   を受けて上記可変遅延回路の遅延時間を制御する制御回
   路とを備えることを特徴とする請求項１０記載のクロッ
   ク信号供給装置。 １８、クロック信号発生部と信号経路と処理装置との構
   成を有し、クロック信号発生部からの出力により信号経
   路を介して処理装置内に所要のクロック信号を供給する
   電子計算機のクロック信号供給装置において、第１のク
   ロック信号と第２のクロック信号の位相を合わせる手段
   を上記クロック信号発生部に備え、上記位相を合わせる
   手段により位相調整された１相の第１のクロック信号を
   上記クロック信号発生部からの出力としてこれを分配先
   である処理装置に供給し、上記位相調整された第１のク
   ロック信号が入力する等しい遅延時間を持つ直列接続さ
   れた複数の可変遅延回路のそれぞれの出力信号と上記位
   相調整された第１のクロック信号を用いて多相の第２の
   クロック信号を生成する手段と、上記第１のクロック信
   号の周期の整数分の一になるように上記複数の遅延回路
   の遅延時間を制御する手段を上記処理装置内に備えたこ
   とを特徴とするクロック信号供給装置。 １９、上記クロック信号発生部は、発振器と、該発振器
   の出力を分周して上記第１のクロック信号を生成する分
   周器と、該分周器の出力を上記位相を合わせる手段に分
   配する分配回路と、複数の上記位相を合わせる手段を備
   え、少なくとも、上記分配回路と上記複数の位相を合わ
   せる手段が同一の処理装置内に構成されることを特徴と
   する請求項１８記載のクロック信号供給装置。 ２０、請求項１０乃至１９のいずれかに記載のクロック
   信号供給装置を備えたことを特徴とする電子計算機。