CN117375607A - 用于检测延迟锁定环中的环路计数的设备及方法 - Google Patents

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Abstract

本发明揭示用于检测延迟锁定环中的环路计数的设备及方法。实例设备包含：分频器，其经配置以接收信号并产生第一分频信号及与所述第一分频信号互补的第二分频信号；第一电路，其经配置以在第一启用周期期间对所述第一分频信号进行计数并产生第一计数值；第二电路，其经配置以在第二启用周期期间对所述第二分频信号进行计数并产生第二计数值；及加法器，其经配置以响应于所述第一及第二计数值而产生第三计数值。

Description

用于检测延迟锁定环中的环路计数的设备及方法
分案申请的相关信息
本案是分案申请。该分案的母案是申请日为2018年9月4日、申请号为201880055609.5、发明名称为“用于检测延迟锁定环中的环路计数的设备及方法”的发明专利申请案。
技术领域
本公开涉及用于检测延迟锁定环中的环路计数的设备及方法。
背景技术
许多高速电子系统在关键时序要求下操作，所述要求规定需要产生拥有关于某些参考信号的精确时序关系的周期性时钟波形。计算集成电路性能的改进以及在同一板上包含若干计算装置的趋势的不断盛行对使所有组件的时间帧同步提出挑战。
虽然系统中所有组件的操作应高度同步，即应将所有组件的内部产生的时钟的有效边缘之间的最大时间偏斜最小化，但将系统的外部时钟馈送到所有组件是不够的。这是因为不同的芯片可能具有不同的制造参数，所述制造参数当与额外因素(例如环境温度、电压及处理变化)一起被采用时可能会导致相应芯片产生的时钟的相位差异很大。
可通过使用例如数字延迟锁定环(DDLL)电路的时序电路来检测相同频率的时钟信号之间的相位差并产生与所述相位差有关的数字信号来实现同步。DDLL电路可能需要相对大量的时钟循环来同步。结合DLL电路，可使用开环拓扑，例如测量受控延迟(MCD)电路，其中时序测量直接控制可变延迟。MCD电路呈现出快速锁定能力(例如，在初始化后的1到4个时钟循环内)。MCD电路产生初始测量，DDLL接管以维持锁定并跟踪随时间推移的变化。
发明内容
描述实例设备。一种实例设备可包含：分频器，其经配置以接收信号并产生第一分频信号及与所述第一分频信号互补的第二分频信号；第一电路，其经配置以在第一启用周期期间对所述第一分频信号进行计数并产生第一计数值；第二电路，其经配置以在第二启用周期期间对所述第二分频信号进行计数并产生第二计数值；及加法器，其经配置以响应于所述第一及第二计数值而产生第三计数值。由所述分频器接收的所述信号可包含时钟信号。所述实例设备可进一步包含延迟路径，其经配置以接收所述时钟信号并传播所述时钟信号，并响应于所述第三计数值而改变所述时钟信号的延迟值。可响应于所述第一分频信号而产生所述第一启用周期。可响应于所述第二分频信号而产生所述第二启用周期。可响应于分别指示时序环路循环的开始及结束的起动及停止信号而额外地产生所述第一及第二启用周期。所述第三计数值可对应于参考时钟遍历所述时序环路的数目时钟循环。
另一实例设备可包含：延迟锁定环，其经配置以使存储器内部的时钟信号与外部接收的时钟信号同步；测量受控延迟电路，其经配置以通过利用参考时钟遍历所述延迟锁定环来确定可变延迟量而初始化所述延迟锁定环；及环路计数器，其耦合到所述测量受控延迟电路的分频时钟部分。所述环路计数器可具有经配置以对第一分频时钟信号上的时钟循环进行计数的第一区段及经配置以对第二分频时钟信号上的时钟循环进行计数的第二区段。所述环路计数器的所述第一区段可经配置以在响应于所述第一分频时钟信号而产生的第一启用周期期间对所述第一分频时钟信号进行计数。所述环路计数器的所述第二区段可经配置以在响应于所述第二分频时钟信号而产生的第二启用周期期间对所述第二分频时钟信号进行计数。所述环路计数器的所述第一区段可包含耦合到第一波纹计数器的第一检测块。所述环路计数器的所述第二区段可包含耦合到第二波纹计数器的第二检测块。所述第一及第二检测块可由分别指示遍历所述延迟锁定环的开始及结束的起动及停止信号来启用。所述环路计数器可包含加法器，所述加法器耦合到所述第一及第二波纹计数器，并且可经配置以输出对应于所述参考时钟遍历所述延迟锁定环的时钟循环的数目的值N。所述实例设备可进一步包含延迟路径，其经配置以接收所述时钟信号并传播所述时钟信号，并响应于所述值N而改变所述时钟信号的延迟值。
描述实例方法。一种实例方法可包含：接收信号并产生第一分频信号及与所述第一分频信号互补的第二分频信号；在第一启用周期期间对所述第一分频信号进行计数以产生第一计数值；在第二启用周期期间对所述第二分频信号进行计数以产生第二计数值；以及将所述第一及第二计数值相加以产生第三计数值。在一些实例中，所述信号是时钟信号。所述方法可进一步包含接收所述时钟信号并传播所述时钟信号，并响应于所述第三计数值而改变所述时钟信号的延迟值。所述方法可进一步包含响应于所述第一分频信号而产生所述第一启用周期。所述方法可进一步包含响应于所述第二分频信号而产生所述第二启用周期。所述方法可进一步包含响应于分别指示时序环路循环的开始及结束的起动及停止信号而额外地产生所述第一及第二启用周期。在一些实例中，所述第三计数值可对应于参考时钟遍历所述时序环路的时钟循环的数目。
附图说明
图1是根据本发明的实施例的存储器的一部分的示意图。
图2是根据本发明的实施例的针对图1中所展示的存储器的同步路径的示意图。
图3是根据本发明的实施例的针对图1的存储器装置的延迟锁定环的示意图。
图4是根据本发明的实施例的延迟锁定环的示意图。
图5是根据本发明的实施例的针对图4的延迟锁定环的同步器电路的示意图。
图6是根据本发明的实施例的在图5的同步器的操作期间针对各种信号的时序图。
图7是根据本发明的实施例的在图4的延迟锁定环的操作期间针对各种信号的时序图。
图8是根据本发明的实施例的针对图4的延迟锁定环的环路计数器的示意图。
图9是根据本发明的实施例的在图7的环路计数器实施例的操作期间针对各种信号的示意图。
具体实施方式
本发明涉及用于检测在测量初始化过程中使用分频时钟的延迟锁定环中的环路计数的系统及方法。延迟锁定环可为存储器的组件，并且可由存储器用来使内部时钟信号与外部接收的时钟同步。在操作中，可不时地复位延迟锁定环，以便确保在不同操作条件下、在上电后等的正确同步。作为复位过程的部分，延迟锁定环可执行测量初始化过程，其用于设置可变线的延迟量。可变延迟线可布置在存储器命令的前向路径中。可变延迟可为命令在遍历前向命令路径时遇到的总延迟的一个部分。在测量初始化过程期间可采用环路计数器来计数N，即参考时钟遍历与延迟锁定环相关联的反馈环路所花费的时钟循环的数目。根据在时序路径中使用分频时钟的实施例，计数器可包含针对分频时钟的每一部分的单独的N个检测块。
图1是根据本发明的实施例的存储器100的一部分的示意图。存储器100包含存储器单元阵列104，其可为例如DRAM存储器单元、SRAM存储器单元、快闪存储器单元或某种其它类型的存储器单元。存储器100通常可经配置以与至少包含经配置以与存储器100通信的处理器的较大数字系统协同操作。在本描述中，“外部”是指存储器100外部的信号及操作，并且“内部”是指存储器100内的信号及操作。作为说明性实例，存储器100可耦合到向存储器100提供外部命令及时钟信号的微处理器。尽管本描述中的实例涉及同步存储器装置，但本文描述的原理同样适用于其它类型的同步集成电路。
存储器100通常可经配置以执行从外部装置接收的读取及/或写入命令。读取命令跨越数据总线108将存储在阵列104中的数据提供到外部装置。写入命令跨越数据总线108从外部装置接收数据，并将数据存储在存储器阵列104中。通过实例而非限制的方式，下文论述大体上参考读取命令。在处理读取命令时，存储器100接收外部时钟CLK并产生使内部信号同步以便于以适当时序在数据总线108上提供输出数据的内部时钟。此处，存储器装置100使用延迟锁定环112来使内部信号同步，其包含产生数据选通信号114。数据选通信号114作为输出提供到外部控制器，并且在所请求读取数据在数据总线108上可用于由外部控制器捕获时被断言。
存储器系统100包含命令解码器116，其通过命令总线120接收存储器命令。命令解码器116通过产生对应控制信号以对存储器阵列104执行各种操作来响应于施加到命令总线120的存储器命令。举例来说，命令解码器116可产生内部控制信号以从存储器阵列104读取数据及/或将数据写入存储器阵列104。与特定命令相关联的行及列地址信号通过地址总线124施加到存储器100。地址总线124将行及列地址信号提供到地址寄存器128。然后，地址寄存器128将单独列地址及单独行地址输出到存储器阵列104。
如可从图1中看出，行及列地址可由地址寄存器128分别提供到行地址解码器132及列地址解码器136。列地址解码器128选择对应于相应列地址的延伸通过阵列104的位线。行地址解码器132包含或耦合到字线驱动器或类似组件，其激活对应于所接收行地址的阵列104中的存储器单元的相应行。对应于所接收列地址的所选数据线(例如，位线)耦合到读取/写入电路140以经由输入-输出数据总线108将读取数据提供到数据输出缓冲器或类似组件。读取/写入电路140可从时延控件141接收时延控制信号。通过数据输入缓冲器或类似组件以及存储器阵列读取/写入电路140将写入数据施加到存储器阵列104。
存储器100外部的信号的时序可由外部时钟CLK确定。存储器100内的操作通常与外部操作同步。延迟锁定环112通常经配置以接收外部时钟CLK并产生同步内部时钟信号。可将由延迟锁定环112产生的同步内部时钟信号提供到各种内部存储器组件，以便促进根据外部时钟CLK来锁存命令、地址及数据信号。举例来说，可与外部时钟CLK同步地将数据输出放置在存储器100的数据总线104上，使得存储器装置100以允许由外部控制器捕获数据的方式输出数据。为以适当的时序输出数据，延迟锁定环112响应于外部时钟信号而产生内部时钟信号，并将内部时钟信号施加到存储装置100中含有的锁存器以对数据进行时钟控制。现在将参考图2更详细地描述延迟锁定环112到存储器100的其它组件的一般连接。
图2是说明根据本发明的用于存储器200内的各种信号的同步路径的框图。存储器200可对应于图1的存储器100。为了简化附图，从图2省略图1中所说明的某些组件。图2说明在存储器200执行写入或读取操作的进程中从存储器200的输入传播到输出的各种信号的路径。图2包含延迟锁定环204，其可对应于图1的延迟锁定环112。延迟锁定环204通常经配置以在存储器100内提供时钟同步。如本文所使用，术语同步包含一致的信号及相对于彼此具有期望延迟的信号。
如结合图1所描述，存储器200从例如耦合到存储器装置200的计算装置的外部源接收CLK信号。最初，可在延迟锁定环204及命令解码器208两者处接收外部CLK作为输入。命令解码器208通常经配置以接收外部命令，对命令进行解码并输出单独内部控制信号以执行各种操作，例如读取操作、写入操作等。命令解码器208可对应于图1的命令解码器116。输出驱动存储器阵列(图1所展示)，以便于将读取数据提供到时延控件212。图2的时延控件212可对应于图1中的时延控件141，并且可由移位寄存器及图1的其它组件来构造。一旦在时延控件212处接收到读取数据，时延控件212就可将数据提供到数据总线220之外，数据总线220提供存储器200与外部控制器之间的接口。到数据总线220的此路径通常在图2中称为时钟及命令树216。当所请求读取数据存在于数据总线220上时，存储器200可断言数据选通线224以向外部控制器指示数据可用于捕获。
图2额外地展示延迟组件228，其通常经布置为靠近命令解码器208的输出。延迟组件228耦合到延迟锁定环204，并且通常经配置以提供存在于延迟锁定环204中的延迟的副本。作为在存储器200内提供时钟同步的一部分，延迟锁定环204调整由延迟组件228提供的延迟量。此处，延迟锁定环204控制由延迟组件228提供的延迟量，以便于使读取命令延迟达到致使读取命令时序与从延迟锁定环204输出的内部时钟同步的量。
通常在图2中将由延迟锁定环提供的输出时钟标识为DllClk。延迟锁定环204通常经配置以基于其接收作为输入的外部时钟CLK来产生DllClk信号。如图2中所展示，DllClk耦合到时延控件212以及时钟及命令树216。通过控制DllClk信号中存在的延迟量，延迟锁定环204提供紧密匹配输入(CLK)时钟信号与输出(DllClk)时钟信号之间的相位差的近似延迟。延迟锁定环204经由延迟组件228的控制将对应延迟量引入命令路径。以此方式，当命令到达例如时延控件212及时钟及命令树216的组件(其在DllClk域中)时，命令便与DllClk时钟同步。现在将参考图3更详细地描述延迟锁定环的操作。
图3是用于提供紧密匹配输入时钟信号及输出时钟信号之间的相位差的近似延迟的延迟锁定环300的示意图。延迟锁定环300可对应于图1的延迟锁定环112及/或图2的延迟锁定环204。延迟锁定环300使用反馈配置，其操作以反馈与相位差有关的信号，以控制一或多个延迟线(例如可变延迟线304)，以用于使一个时钟信号“锁定”到第二个时钟信号的时序提前或延迟。
外部时钟CLK最初被施加到电路300并由输入缓冲器304接收，输入缓冲器304将缓冲时钟信号ClkRef提供到延迟锁定环电路300。ClkRef信号相对于外部时钟CLK延迟，此是归因于输入缓冲器308的传播延迟。然后，将ClkRef信号施加到包含数个延迟级的可变延迟线304。可变延迟线304可包含移位寄存器或类似的组件，其选择延迟级以便施加所测量延迟用于调整ClkRef信号的相位。移位寄存器或其它组件通过响应于从相位检测器312接收控制信号而提供移位控制信号来控制对可变延迟线304的调整。
响应于移位控制信号，可变延迟线304施加所测量延迟以将ClkRef信号的相位调整为接近期望相位以实现相位锁定条件。可变延迟线304产生输出信号DllClk。DllClk信号被提供到模型延迟电路316，其在所施加外部时钟信号传播通过延迟环路时复制添加到所施加外部时钟信号的固有延迟，例如输入缓冲器304加可在延迟锁定环300之后发生的输出路径延迟320。
模型延迟电路316然后将反馈信号ClkFb提供到相位检测器312。相位检测器312比较ClkRef信号及ClkFb信号的相位，以产生移位选择信号到移位寄存器以控制可变延迟线304。移位选择信号指示移位寄存器在ClkFb信号领先于ClkRef信号时增加可变延迟线304的延迟，或者在相反的情况下，减少延迟。可通过加上或减去可变延迟线304中使用的级的数目来增加或减少延迟，其中可变延迟线304包含延迟级的数目。以此方式，延迟锁定环300可使内部时钟信号DllClk与外部时钟CLK同步。
通常通过“测量初始化”过程来确定经施加以调整ClkRef信号的相位的所测量延迟，所述“测量初始化”过程由存储器不时执行，以便确保在不同的操作条件下、在上电后等的正确同步。如上文描述，DLL 300可能花费一定的时间量来实现“锁定”条件。如果可变延迟线304最初被设置为近似于使内部时钟信号与外部时钟信号同步的预期所需延迟的延迟，那么可缩短此时间。由于消耗较低功率，所以最小延迟对于锁定目的可能是优选的。为了提供此初始延迟，一些DLL电路可包含测量初始化能力。现在将参考图4更详细地描述测量初始化的过程。
图4是根据本发明的延迟锁定环400的简化框图。图4包含测量受控延迟电路420及环路计数器460。测量受控延迟电路420通常经配置以确定在给定情况下施加以确保存储器中信号的适当同步的适当可变延迟量。测量受控电路420在用于配置延迟锁定环400的“测量初始化”过程期间操作。因此，测量初始化通常发生在延迟锁定环400作为其部分的存储器开始执行读取或写入命令之前。
环路计数器460还在此初始配置过程期间执行以检测N，N在本文是指在测量初始化过程期间发生的时钟循环的数目。更具体来说，N是指参考时钟遍历构成延迟锁定环400的反馈环路所花费的时钟循环的数目。在测量过程期间由环路计数器460测量值N之后，存储器以数种方式使用值N。一方面，存储器使用N进行进一步时序调整，以确保存储器满足指定的时延要求。这些进一步时序调整可采取通过与延迟锁定环400下游的组件相关联的移位器或类似者来调整时序量的形式。另一方面，由环路计数器460检测到的值N可被提供到延迟锁定环的相位检测器以确保在延迟锁定环400内进行的后续时序调整以有效速率发生。
在下文论述中，测量受控延迟电路420及环路计数器460两者都被寻址。首先论述测量受控延迟电路420。随后，论述环路计数器460。尽管参考用以建立输入时钟信号与输出时钟信号之间的初始同步的测量受控延迟电路描述本实施例，但这些实施例的范围并不如此受限。可使用其它类型的同步电路，其包含同步镜延迟电路及锁相环电路。
参照图4，延迟锁定环400包含测量延迟阵列405、测量电路410及前向延迟阵列415，其组合以形成测量受控延迟电路420。外部时钟CLK被提供到缓冲电路425，其又耦合到前向延迟阵列415。缓冲电路425表示存储器100的输入电路(参见图1)，并且可包含一或多个缓冲器及/或其它逻辑电路。
多路复用器430经耦合以从缓冲器425及前向延迟阵列415接收输入。在测量初始化循环期间控制多路复用器430以绕过前向延迟阵列415，直到时序信号已传播通过延迟锁定环400并且可锁定测量受控延迟电路420，如下文将更详细描述。在测量初始化循环之后，控制多路复用器430以选择前向延迟阵列415的输出作为其输入。
多路复用器430的输出被提供到缓冲电路435，并且缓冲电路435又耦合到另一缓冲电路440。缓冲电路440表示存储器100的输出电路(即输出驱动器、转换速率控制装置等)，并且可包含一或多个缓冲器及/或其它逻辑电路。缓冲电路440的输出表示由存储器100使用的输出时钟信号DllClk。
相位检测器445耦合到缓冲器425以用于接收参考时钟信号ClkRef，并耦合到模型延迟电路450以用于接收反馈时钟信号ClkFb。相位检测器445测量由缓冲电路425提供的ClkRef信号与离开模型延迟电路450的ClkFb信号之间的相位差。相位检测器445响应于所测量相位差来控制由前向延迟阵列415强加的延迟量。
模型延迟电路450对由缓冲电路425(d1)及存储器100的输出电路(d3)(例如，缓冲电路440)引入到外部时钟CLK中的延迟进行建模，以产生反馈时钟信号ClkFb。经建模延迟被称为d1'及d3'以分别对应于实际延迟d1及d3。缓冲器435的输出被提供到模型延迟电路450。因为缓冲电路435的输出被馈送到模型延迟电路450，所以其延迟(d2)不需要由模型延迟电路450建模。将相位检测器445的输出被提供到前向延迟阵列415，以用于在完成测量初始化循环之后控制同步。
由模型延迟电路450产生的反馈时钟信号ClkFb经耦合以向第一时钟分频器464提供时钟信号。第一时钟分频器464接收未分频时钟ClkFb作为输入并提供分频时钟作为输出。如可在图4中看出，第一时钟分频器464提供包含标记为ClkFbDiv的第一信号线及标记为ClkFbDivF的第二输出线的输出。第一时钟分频器464基于ClkFb信号来驱动这两条信号线，使得ClkFbDiv及ClkFbDivF各自的周期是ClkFb的周期的两倍。一个输出信号(例如ClkFbDiv)与ClkFb同相。另一个输出信号ClkFbDivF是ClkFbDiv的反相。ClkFbDiv及ClkFbDivF可耦合到产生反馈时钟启用信号MsDyClk的测量触发器465，所述反馈时钟启用信号MsDyClk被提供为到延迟阵列420的输入以起动对前向延迟的测量(N*tCK-(d2+d1'+d3'))。
由缓冲器425产生的参考时钟信号ClkRef经耦合以向第二时钟分频器454提供时钟信号。第二时钟分频器454接收未分频时钟ClkRef作为输入，并且提供分频时钟作为输出。从可在图4中看出，第二时钟分频器454提供包括标记为ClkRefDiv的第一信号线及标记为ClkRefDivF的第二输出线的输出。第二时钟分频器454基于ClkRef信号来驱动这两条信号线，使得ClkRefDiv及ClkRefDivF各自的周期是ClkRef的周期的两倍。一个输出信号(例如ClkRefDiv)与ClkRef同相。另一个输出信号ClkRefDivF是ClkRefDiv的反相。ClkRefDiv及ClkRefDivF可耦合到产生计数起动信号FbClkEn的起动触发器455，所述计数起动信号FbClkEn被作为起动信号提供到计数器460。ClkRefDiv及ClkRefDivF额外地分别在Clock及ClockF处向计数器460提供时钟输入。
MsDyClk信号被提供到延迟元件470。延迟元件470提供固定最小延迟以允许延迟锁定环415在宽范围的条件下操作。由延迟元件470提供的延迟量可取决于特定实施方案而变化。延迟元件470耦合到由ClkRefDiv及/或ClkRefDivF信号进行时钟控制的同步器475，以产生测量脉冲信号MStrobe。MStrobe信号作为停止输入耦合到计数器460。MStrobe信号也被提供到测量电路410以触发输入时钟信号与输出时钟信号的同步。
在论述同步器475之后，将更详细地描述延迟锁定环400的操作。
图5是包含用于同步器508的实例配置的电路图。同步器508可对应于图4的同步器475。同步器508包含串联连接的双稳态多谐振荡器的两个链。同步器508包含串联连接的两个上双稳态多谐振荡器528、532的链及串联连接的两个下双稳态多谐振荡器536、540的链。ClkRefDivF耦合到同步器508，并为上双稳态多谐振荡器528、532提供时钟输入。ClkRefDivF耦合到同步器508，并为下双稳态多谐振荡器536、540提供时钟输入。
同步器508经配置以提供Mstrobe信号作为输出。同步器508经由耦合到同步器的两组串联连接的双稳态多谐振荡器的NAND门提供输出信号。同步器508包含NAND门548，其从第一上双稳态多谐振荡器532接收输出信号QD1F作为第一输入。来自第二下双稳态多谐振荡器540的输出信号QD2F将第二输入提供到NAND门548。Mstrobe信号被提供为来自同步器508的NAND门548的输出。
同步器508经配置以在其输出上提供时钟边缘，其关于未分频时钟信号被延迟三个时钟循环。图6是通过实例而非限制的方式参考同步器508的信号来提供同步器行为的说明的时序图。图6包含针对ClkRefDiv及ClkRefDivF的信号迹线，可看出ClkRefDiv及ClkRefDivF的信号迹线的180度异相。图6还包含针对未分频时钟ClkRef的信号迹线。如可看出，ClkRefDiv及ClkRefDivF的周期是ClkRef的两倍。图6包含针对D同步器触发信号、QD1F上双稳态多谐振荡器链的输出、QD2F下双稳态多谐振荡器链的输出及Mstrobe同步器508的输出的信号迹线。
一旦断言D信号，D信号将传播通过上双稳态多谐振荡器528、532及下双稳态多谐振荡器536、540。在ClkRefDiv的上升边缘对上双稳态多谐振荡器528、532进行时钟控制。在ClkRefDivF上升边缘上对下双稳态多谐振荡器536、540进行时钟控制。因为这些时钟信号的180度异相，因此D信号将在不同时间出现在双稳态多谐振荡器链的末端。举例来说，如果D信号的上升边缘出现在ClkRefDiv的下降边缘及上升边缘之间，那么D信号将在D信号从下双稳态多谐振荡器536、540出现之前从上双稳态多谐振荡器528、532出现。相反，如果D信号的上升边缘发生在ClkRefDivF的下降边缘及上升边缘之间，那么D信号将在D信号从上双稳态多谐振荡器528、532出现之前从下双稳态多谐振荡器536、540出现。
图6中说明其中D信号首先从下双稳态多谐振荡器536出现的后一实例。此处，D信号的上升边缘出现在时间点A。时间点A之后的第一上升时钟边缘在点B出现在ClkRefDivF中。因此，在时间点B，在由ClkRefDivF对第一双稳态多谐振荡器536进行时钟控制时，D信号开始传播通过下双稳态多谐振荡器链。直到第一双稳态多谐振荡器528在时间点C由ClkRefDiv进行时钟控制之前，D信号不传播通过上双稳态多谐振荡器链。第二下双稳态多谐振荡器540在时间点D由ClkRefDivF进行时钟控制，此时QD2F通过下降边缘断言。在第二上532双稳态多谐振荡器由ClkRefDiv进行时钟控制的稍后时间(时间点E)断言QD1F。MStrobe由具有QD1F及QD2F作为输入的NAND门548驱动。因此，MStrobe的上升边缘将出现在QD1F的下降边缘或QD2F的下降边缘。在图6的实例中，QD2F上的下降边缘首先出现在点D。因此，此点也对应于MStrobe的上升边缘。
如可从图6看出，在D信号的上升边缘与MStrobe的上升边缘之间发生未分频时钟ClkRef的三个时钟循环。同步器508中使用的双稳态多谐振荡器的数目可取决于特定实施方案而变化，从而导致由未分频时钟ClkRef测量的时序不同。在所说明实施例中，未分频时钟的三个时钟循环用于允许用时钟信号填充反馈路径并在使时钟信号同步之前使其稳定。
再次参考图4，现在更详细地描述延迟锁定环400的操作。在同步之前，控制多路复用器430绕过前向延迟阵列415。因此，反馈时钟信号ClkFb在其行进通过多路复用器430、缓冲器435及模型延迟电路450之后仅仅是参考时钟信号ClkRef。当时钟信号开始转变时，现在被分频为ClkRefDiv及ClkRefDivF的ClkRef信号对起动触发器455的数据双稳态多谐振荡器进行时钟控制。在稍后的时间点，ClkRef信号传播通过反馈路径并且在ClkFb信号中看见上升边缘，ClkFb信号将测量触发器465的双稳态多谐振荡器作为分频时钟ClkFbDiv及ClkFbDivF进行时钟控制。
在经由起动触发器455、508的操作如上文描述那样发生的未分频时钟的三个时钟循环之后，FbClkEn信号被断言，并且计数器460开始对ClkRefDiv及ClkRefDivF信号上的每一脉冲进行计数。ClkFbDiv及ClkFbDivF信号对测量触发器465的双稳态多谐振荡器进行时钟控制，并且在未分频时钟的三个脉冲之后，MsDyClk信号被断言，其对测量延迟阵列405进行时钟控制。由测量触发器465产生的MsDyClk信号传播通过测量延迟阵列405直到测量电路410被触发。测量电路410包含由MStrobe信号触发的一系列锁存器(未展示)。触发的特定锁存器是对应于测量延迟阵列405中的脉冲位置的锁存器。
随后，MsDyClk信号行进通过延迟元件470，并在ClkRef信号的下一个上升边缘之后锁存在同步器475中，因此产生MStrobe信号。MStrobe信号使计数器460停止并且锁存测量电路410，借此配置前向延迟阵列415以使CLK信号与DllClk信号同步。提供到计数器460的START及STOP信号与ClkRefDiv及ClkRefDivF信号的上升边缘同步。计数器460的值LoopCount表示使参考时钟信号传播通过反馈路径所需的时钟信号的数目。
在配置前向延迟阵列415之后，多路复用器430经配置以选择前向延迟阵列415作为其输入。然后，前向延迟阵列415的输出行进通过缓冲器435及模型延迟电路450，并成为针对提供到相位检测器445的反馈时钟信号ClkFb的源。相位检测器445随后控制前向延迟阵列415以维持CLK及DllClk信号的同步。ClkFb信号与ClkRef信号同步，具有多时钟循环差N*tCK。计数器460的LoopCount输出表示值N。通常，较高频率时钟信号导致N的较大值。
现在转向图7，提供说明延迟锁定环400的操作的时序图。说明参考时钟ClkRef及对应反馈时钟ClkFb。MeasureInit信号表示测量电路410的模式。在测量初始化模式期间操作测量受控延迟电路420，并且以其它方式操作延迟锁定环。还说明测量选通MStrobe、反馈时钟启用FbClkEn及测量延迟时钟MsDyClk信号。提供计数器信号以说明启用计数器460的时间周期。计数器信号不是在延迟锁定环400中采用的实际信号，而是起动及停止计数器460的FbClkEn及MStrobe信号的复合。
在时间点A，参考时钟信号开始转变。延迟锁定环400在测量初始化模式下操作，因此MeasureInit信号被断言，并且多路复用器430经配置以绕过前向延迟阵列415。在时间点B，起动触发器455的双稳态多谐振荡器将ClkRefDiv或ClkRefDivF锁存在未分频时钟ClkRef的第三循环上，因此断言FbClkEn信号并起动计数器460。在时间点C，ClkFb信号的第三循环由测量触发器465锁存，从而指示参考时钟已传播反馈路径并导致MsDyClk信号的断言。MsDyClk信号脉冲化测量延迟阵列405。
在时间点D，由延迟元件470延迟的MsDyClk信号被锁存在双稳态多谐振荡器475中，从而引起MStrobe信号的断言。MStrobe信号激活测量电路410以确定在测量延迟阵列405中的前一个MsDyClk脉冲的位置并停止计数器460。通过在前向延迟阵列415中锁存的位置来设置前向延迟阵列415中的延迟以使参考时钟信号与反馈时钟信号同步。
在时间点E，MeasureInit信号经取消断言，并且多路复用器430经配置以将行进通过前向延迟阵列415的信号用于输出时钟信号DllClk。在时间点F，行进通过前向延迟阵列415到缓冲器435的信号传播通过反馈路径到模型延迟电路450以变成ClkFb信号。ClkRef及ClkFb信号被提供到相位检测器445以用于随后的同步控制。ClkRef及ClkFb信号的相对相位的随后改变将致使相位检测器445调整由前向延迟阵列415提供的延迟以维持同步。
由计数器460确定的LoopCount值表示值N，其标识输出时钟与输入时钟偏移的时钟循环的数目。LoopCount值具有各种用途。举例来说，LoopCount值对于在存储器装置中建立读取时延很有用。在标题为“用于设置及补偿高速DRAM中的读取时延的方法及设备(METHOD AND APPARATUS FOR SETTING AND COMPENSATING READ LATENCY IN A HIGHSPEED DRAM)”的第6,687,185号美国专利中描述采用LoopCount的示范性装置，所述专利转让给本申请案的受让人并且其全部内容以引用的方式并入本文中。
图8是根据本发明的用于环路计数器800的电路图。环路计数器800可对应于图4的环路计数器460。环路计数器800通常经配置以对在延迟锁定环(在图1到4中展示)的初始化期间发生的时钟循环N的数目进行计数。环路计数器800包含上N检测块802及下N检测块804。每一N检测块802、804经配置用于时钟循环的总数目N的部分计数。在此方面，每一N检测块耦合到波纹计数器，每一波纹计数器耦合到加法器。更具体来说，上N检测块802耦合到上波纹计数器806。下N检测块804耦合到下波纹计数器808。上波纹计数器806及下波纹计数器808各自耦合到提供环路计数器800输出的加法器810。
环路计数器800包含多个信号路径，在环路计数器800处接收的输入传播通过所述信号路径。环路计数器800包含上时钟路径812及下时钟路径814。上时钟路径812使ClkRefDiv及ClkRefDivF传播通过上N检测块802。类似地，下时钟路径814使ClkRefDiv及ClkRefDivF传播通过下N检测块804。上时钟路径812耦合到上NAND门820及下NAND门822。类似地，下时钟路径814耦合到上NAND门826及下NAND门828。在每一时钟路径中，上NAND门820、826经配置以将输出信号传递到对应波纹计数器806、808。下NAND门822、828经配置以提供信号终止而没有进一步信号传播。
第一时钟路径812中的ClkRefDiv及ClkRefDivF的布置与第二时钟路径814中的布置相反。因此，在上时钟路径812中，ClkRefDiv耦合到上NAND门820以产生上波纹计数器806输入。此处，ClkRefDivF耦合到下NAND门822并终止。在下时钟路径814中，ClkRefDivF耦合到上NAND门826以产生下波纹计数器808输入。此处，ClkRefDiv耦合到下NAND门828并终止。ClkRefDiv及ClkRefDivF的此布置促进由波纹计数器806、808对不同的时钟循环进行计数。如下文更详细地描述，由波纹计数器806、808计数的时钟循环的数目可被加在一起以获得在延迟锁定环的初始化期间发生的时钟循环的总数目。
环路计数器800额外地包含上启用路径830及下启用路径832。上启用路径830使START及STOP信号传播通过上N检测块802。类似地，下启用路径832使START及STOP信号传播通过下N检测块804。如在图4中展示，START信号对应于提供为来自起动触发器455的输出的FbClkEn信号。STOP信号对应于提供为来自同步器475的输出的Mstrobe信号。上启用路径830耦合到NAND门836，NAND门836向双稳态多谐振荡器840提供单个输出。类似地，下启用路径832耦合到NAND门844，NAND门844向双稳态多谐振荡器846提供单个输出。
双稳态多谐振荡器840、846以促进每一N检测块802、804的时钟计数功能的方式在时钟路径812、814与启用路径830、832之间提供耦合。此处，双稳态多谐振荡器840、846包含来自时钟信号路径802、804的两个额外输入。在此布置中，双稳态多谐振荡器840、846经配置以向位于N检测块802、804中的下游点处的上NAND门820、826提供启用信号。上N检测块802的双稳态多谐振荡器840产生输出，所述输出在图8中被标记为ClockEn。下N检测块804的双稳态多谐振荡器846产生输出，所述输出在图8中被标记为ClockEn1。
第一N检测块802的输出耦合到上波纹计数器806。上N检测块802在其对时钟循环进行计数时断言其输出。此输出致使上波纹计数器806对由上N检测块802产生的信号断言的数目进行计数。下波纹计数器808以类似的方式起作用，以对由下N检测块804产生的信号断言的数目进行计数。加法器810对来自波纹计数器806、808的输入求和以在计数器800的输出处产生总计数值。
图9是提供通过实例而非限制的方式参考图8的环路计数器800的环路计数器行为的说明的时序图。图9包含针对ClkRefDiv及ClkRefDivF的信号迹线，如可看出，ClkRefDiv及ClkRefDivF的信号迹线180度异相。图9还包含针对START及STOP信号的信号迹线。如由FbClkEn信号所指示，START信号的上升边缘对应于测量初始化循环的开始。STOP信号的上升边缘对应于测量初始化循环的结束，如由Mstrobe信号所指示。图9还包含针对ClockEn及ClockEn1信号的信号迹线。ClockEn信号的上升边缘对应于上N检测块802被启用，如由双稳态多谐振荡器840的输出所指示。ClockEn1的上升边缘对应于下N检测块804被启用，如由双稳态多谐振荡器846的输出所指示。图9还包含针对Enabled ClkDR及EnabledClkDF信号的信号迹线。Enabled ClkDR对应于上N检测块802的输出。EnabledClkDR对应于下N检测块804的输出。
START及STOP信号定义时间周期，在所述时间周期期间计数器800对时钟循环进行计数。在操作中，计数器800对START信号的上升边缘与STOP信号的上升边缘之间的时钟循环进行计数。在此时间周期期间，分别由ClockEn及ClockEn1启用上N检测块802及下N检测块804。当计数器800都处于操作中时，ClockEn变为高，如由START及STOP信号所指示，并且在ClkRefDivF信号上出现上升边缘。类似地，当计数器800都处于操作中时，ClockEn1变为高，如由START及STOP信号所指示，并且在ClkRefDiv信号上出现上升边缘。
ClockEn启用上N检测块802以对ClkRefDiv的时钟信号进行计数。类似地，ClockEn1启用下N检测块804以对ClkRefDivF的时钟信号进行计数。当如由ClockEn信号指示那样启用上N检测块802时，上N检测块802在上升边缘ClkRefDiv上对时钟循环进行计数。类似地，当如由ClockEn1信号指示那样启用下N检测块804时，下N检测块在上升边缘ClkRefDivF上对时钟循环进行计数。启用ClkDR及启用ClkDF是从上N检测块802及下N检测块804出现的所得输出。
在图9的实例中，计数器800的操作在时间点A以START信号的上升边缘开始。START信号的上升边缘对应于测量初始化循环的开始。ClkRefDiv信号的上升边缘也在时间点A出现。计数器800处于操作中与ClkRefDiv信号的上升边缘的组合导致下N检测块804被启用，如由在时间点A的ClockEn1的上升边缘所指示。
在时间点B，ClkRefDivF的上升边缘出现。计数器800处于操作与ClkRefDivF信号的上升边缘的组合导致上N检测块802被启用，如由在时间点B的ClockEn的上升边缘所指示。此外，在时间点B，如由ClockEn1信号所指示那样启用下N检测块804与ClkRefDivF信号的上升边缘的组合导致下N检测块804对时钟循环进行计数。此计数由Enabled ClkDF信号的上升边缘指示。
在时间点C，ClkRefDiv的上升边缘出现。在时间点C，如由ClockEn信号所指示那样启用上N检测块802与ClkRefDiv信号的上升边缘的组合导致上N检测块802对时钟循环进行计数。此计数由Enabled ClkDR信号的上升边缘指示。
在时间点D，ClkRefDivF的上升边缘出现。在时间点D，如由ClockEn1信号所指示那样启用下N检测块804与ClkRefDivF信号的上升边缘的组合导致下N检测块804对时钟循环进行计数。此计数由Enabled ClkDF信号的上升边缘指示。STOP信号的上升边缘也出现在点D。STOP信号的上升边缘对应于测量初始化循环的结束。此上升边缘致使计数器460停止操作。在计数器460操作暂停的情况下，时钟循环计数不会继续经过点D。在出现ClkRefDiv的上升边缘的点E处可看到此行为，但在Enabled ClkDR线上未发生时钟循环计数。
Enabled ClkDR及Enabled ClkDF信号分别对应于上N检测块802及下N检测块804的输出。如上文描述，输出信号驱动波纹计数器806、808，波纹计数器806、808存储由N检测块802、804产生的时钟循环的计数。在加法器810处接收来自波纹计数器的输出，加法器810将两个计数值加在一起并在CNT信号线上输出所得值N。在通过环路计数器800的操作知晓N的值情况下，然后可根据本文所描述的各种用途来使用N。例如，存储器可使用N以通过与延迟锁定环下游的组件相关联的移位器及类似者来调整时序量的形式来进行进一步时序调整。相位检测器还可采用N值，以确保在进行另一相位比较之前，应用于前向延迟阵列的延迟的任何更改都将传播通过反馈路径并反映在反馈信号中。
举例来说，环路计数器800可使用分频时钟来计算N(＝tFP/tCK)值。tFP是前向路径延迟，且tCK是时钟频率。根据图8，环路计数器800通过使用两个波纹计数器分别对分频时钟的上升脉冲及下降脉冲进行计数。环路计数器800将由相应波纹计数器获得的值求和。此方法可通过使用分频时钟来增加稳定时间(Ts)，从而导致MTBF(平均故障间隔时间)值增大。
上文说明书、实例及数据提供对如权利要求书中所定义的本发明的示范性实施例的结构及使用的完整描述。尽管以上已经以某种程度的特定性或参考一或多个个别实施例描述各种实施例，但所属领域的技术人员可在不脱离本发明的精神或范围的情况下对所揭示的实施例进行众多更改。因此，可预期其它实施例。希望上文描述中含有的以及在附图中展示的所有内容应被解释为仅说明特定实施例而不是限制性的。在不脱离所附权利要求书中定义的基本要素的情况下，可进行细节或结构上的改变。
前述描述具有广泛的应用。任何实施例的论述仅意味着解释性的，并不希望暗示包含权利要求书的本发明的范围限于这些实例。换句话说，尽管本文已经详细描述本发明的说明性实施例，但可以其它方式不同地体现及采用本发明构思，并且所附权利要求书希望被解释为包含此类变型，除非受现有技术限制。

Claims (20)

1.一种设备，其包括：
延迟锁定环，其经配置以使存储器内部的时钟信号与外部接收的时钟信号同步；
测量受控延迟电路，其经配置以通过利用参考时钟遍历所述延迟锁定环来确定可变延迟量而初始化所述延迟锁定环；及
环路计数器，其耦合到所述测量受控延迟电路的分频时钟部分，所述环路计数器具有经配置以对第一分频时钟信号上的时钟循环进行计数的第一区段及经配置以对第二分频时钟信号上的时钟循环进行计数的第二区段。
2.根据权利要求1所述的设备，其中所述环路计数器的所述第一区段经配置以在响应于所述第一分频时钟信号而产生的第一启用周期期间对所述第一分频时钟信号进行计数。
3.根据权利要求2所述的设备，其中所述环路计数器的所述第二区段经配置以在响应于所述第二分频时钟信号而产生的第二启用周期期间对所述第二分频时钟信号进行计数。
4.根据权利要求1所述的设备，其中所述环路计数器的所述第一区段包含耦合到第一波纹计数器的第一检测块。
5.根据权利要求4所述的设备，其中所述环路计数器的所述第二区段包含耦合到第二波纹计数器的第二检测块。
6.根据权利要求5所述的设备，其中所述第一检测块及所述第二检测块由分别指示遍历所述延迟锁定环的开始及结束的起动及停止信号来启用。
7.根据权利要求5所述的设备，其中所述环路计数器包含加法器，所述加法器耦合到所述第一波纹计数器及所述第二波纹计数器，并且经配置以输出对应于所述参考时钟遍历所述延迟锁定环的时钟循环的数目的值N。
8.根据权利要求7所述的设备，其进一步包括：
延迟路径，其经配置以接收所述时钟信号并传播所述时钟信号，并响应于所述值N而改变所述时钟信号的延迟值。
9.一种设备，其包括：
延迟锁定环，其经配置以使输出时钟信号与输入时钟信号同步；
第一时钟分频器电路，其经配置以将参考时钟信号分频为多个部分，所述参考时钟信号基于所述输入时钟信号；
第二时钟分频器电路，其经配置以对反馈信号进行分频，其中所述输出时钟信号基于所述反馈信号；
同步器电路，其经配置以基于经分频的所述反馈信号和经分频的所述参考时钟信号而提供测量脉冲信号；及
环路计数器电路，其经配置以基于经分频的所述参考时钟信号而开始计数并且基于所述测量脉冲信号而停止所述计数，所述环路计数器电路包括加法器，所述加法器经配置以对经分频的所述参考时钟信号的每个部分的计数进行求和。
10.根据权利要求9所述的设备，其进一步包括可变延迟组件，所述可变延迟组件经配置以基于由所述环路计数器电路提供的所述计数而延迟存储器的命令信号。
11.根据权利要求9所述的设备，其进一步包括测量控制延迟电路，所述测量控制延迟电路经配置以向所述参考时钟信号施加一定量的延迟。
12.根据权利要求11所述的设备，其进一步包括多路复用器，所述多路复用器经配置以在初始化之后针对所述输入时钟信号的第一数目个循环而提供所述参考时钟信号作为所述反馈时钟信号，然后提供由所述测量控制延迟电路提供的经延迟的所述输入时钟信号。
13.根据权利要求11所述的设备，其进一步包括相位检测器电路，所述相位检测器电路经配置以测量所述反馈时钟信号和所述参考时钟信号之间的差，其中所述测量控制延迟电路的所述延迟具有部分地基于由所述相位检测电路测量的所述差的延迟。
14.根据权利要求9所述的设备，其中所述环路计数器电路包括经配置以对经分频的所述参考时钟信号的第一部分进行计数的第一时钟路径和经配置以对经分频的所述参考时钟信号的第二部分进行计数的第二时钟路径。
15.一种方法，其包括：
使用延迟锁定环将存储器内部的时钟信号与外部接收的时钟信号同步；
通过使用参考时钟遍历所述延迟锁定环以确定可变延迟量来使用测量控制的延迟电路初始化所述延迟锁定环；及
将所述参考时钟分频为多个部分；及
用环路计数器的不同区段对所述参考时钟的多个部分中的每一者进行计数。
16.根据权利要求15所述的方法，其进一步包含将所述参考时钟的所述多个部分中的每一者的所述计数相加以确定值N，所述值N对应于针对所述参考时钟遍历所述延迟锁定环的时钟循环的数目。
17.根据权利要求16所述的方法，其进一步包括调整延迟路径中的延迟时间的所述值，其中所述延迟路径接收所述时钟信号并在所述延迟时间之后传播所述时钟信号。
18.根据权利要求15所述的方法，其进一步包括基于所述参考时钟开始所述计数，以及基于已经遍历所述延迟锁定环的反馈时钟和所述参考钟停止所述计数。
19.根据权利要求15所述的方法，其中对所述参考时钟的所述多个部分中的每一者进行计数包括沿着多个时钟路径中的相应一者将所述多个部分中的每一者传播到多个波纹计数器中的相应一者。
20.根据权利要求15所述的方法，其中对所述参考时钟的所述多个部分中的每一者进行计数包括在相应的启用周期期间对所述多个部分中的每一者进行计数。
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