JP2788855B2 - Ｐｌｌ回路装置 - Google Patents
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/14—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted
- H03L7/143—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted by switching the reference signal of the phase-locked loop
- H03L7/145—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted by switching the reference signal of the phase-locked loop the switched reference signal being derived from the controlled oscillator output signal
-
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- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【産業上の利用分野】本発明はＰＬＬ（フェイズロック
ドループ）回路装置に関し、特に、伝送装置の位相同期
信号に障害が発生したとき障害発生前の位相同期出力を
生成するようにしたＰＬＬ回路装置に関するものであ
る。
ドループ）回路装置に関し、特に、伝送装置の位相同期
信号に障害が発生したとき障害発生前の位相同期出力を
生成するようにしたＰＬＬ回路装置に関するものであ
る。
【０００２】
【従来の技術】従来のこの種のＰＬＬ回路装置のブロッ
ク図を図７に示す。図７において、位相同期信号である
入力クロックａは分周器６にて分周される。この分周器
６の分周比は位相比較器３における位相比較に適した周
波数になる様な分周比に予め設定されているものとす
る。
ク図を図７に示す。図７において、位相同期信号である
入力クロックａは分周器６にて分周される。この分周器
６の分周比は位相比較器３における位相比較に適した周
波数になる様な分周比に予め設定されているものとす
る。
【０００３】この分周クロックはセレクタ７を介して位
相比較器３の一入力となっており、その他入力には、Ｖ
ＣＯ（電圧制御発振器）１の発振クロックｂをループカ
ウンタ２で分周した分周クロックが印加されている。こ
の位相比較器３にて両分周クロックの位相差が検出さ
れ、この位相差情報がＬＰＦ（ローパスフィルタ）４及
びアンプ５を介してＶＣＯ１の制御電圧となるのであ
る。
相比較器３の一入力となっており、その他入力には、Ｖ
ＣＯ（電圧制御発振器）１の発振クロックｂをループカ
ウンタ２で分周した分周クロックが印加されている。こ
の位相比較器３にて両分周クロックの位相差が検出さ
れ、この位相差情報がＬＰＦ（ローパスフィルタ）４及
びアンプ５を介してＶＣＯ１の制御電圧となるのであ
る。
【０００４】以上がＰＬＬ回路と呼ばれる部分である
が、それ以外に入力クロックａの障害時（クロック断や
位相、周波数が大きくずれた場合等）に、このＰＬＬ回
路のロック状態をホールドせしめてＰＬＬアンロックと
ならないようにするためのいわゆるホールドオーバータ
イミング保持機能が付加されている。
が、それ以外に入力クロックａの障害時（クロック断や
位相、周波数が大きくずれた場合等）に、このＰＬＬ回
路のロック状態をホールドせしめてＰＬＬアンロックと
ならないようにするためのいわゆるホールドオーバータ
イミング保持機能が付加されている。
【０００５】このホールドオーバタイミング保持回路の
構成及び機能は以下の如くである。ホールドタイミング
発生器８は分周器６の分周出力ｃを入力とし、この分周
出力ｃの位相情報ｄ（すなわち、入力クロックａの位相
情報でもある）を抽出してスイッチ９を介してホールド
カウンタ１０へ供給するものである。
構成及び機能は以下の如くである。ホールドタイミング
発生器８は分周器６の分周出力ｃを入力とし、この分周
出力ｃの位相情報ｄ（すなわち、入力クロックａの位相
情報でもある）を抽出してスイッチ９を介してホールド
カウンタ１０へ供給するものである。
【０００６】ホールドカウンタ１０はこの位相情報ｄに
基づいて初期化されつつＶＣＯ１の発振クロックｂを分
周する分周カウンタであり、この分周出力ｆが先のセレ
クタ７の一入力となる。
基づいて初期化されつつＶＣＯ１の発振クロックｂを分
周する分周カウンタであり、この分周出力ｆが先のセレ
クタ７の一入力となる。
【０００７】通常の正常な状態にあっては、セレクタ７
は分周器６の分周クロックを選択して位相比較器３へ供
給しており、またスイッチ９はホールドタイミング発生
器８による入力クロックの位相情報ｄをホールドカウン
タ１０へ供給している。従って、ＰＬＬ回路は入力クロ
ックａに位相同期した出力クロックｂを生成して出力信
号として導出するようになっている。
は分周器６の分周クロックを選択して位相比較器３へ供
給しており、またスイッチ９はホールドタイミング発生
器８による入力クロックの位相情報ｄをホールドカウン
タ１０へ供給している。従って、ＰＬＬ回路は入力クロ
ックａに位相同期した出力クロックｂを生成して出力信
号として導出するようになっている。
【０００８】この間、ホールドカウンタ１０はホールド
タイミング発生器８により生成されている入力クロック
ａの位相情報ｄを基に初期化されつつ出力クロックｂを
カウントして分周動作を行っており、入力クロックａの
異常に対する待機状態になっている。
タイミング発生器８により生成されている入力クロック
ａの位相情報ｄを基に初期化されつつ出力クロックｂを
カウントして分周動作を行っており、入力クロックａの
異常に対する待機状態になっている。
【０００９】この待機状態で、入力クロックａに異常
（クロック断や周波数ずれ位相ずれ）が生じた場合、障
害検出信号ｅがアクティブとなり、スイッチ９はオープ
ンとなって異常発生直前の分周動作を保持しつつ分周出
力ｆを生成し続ける。このとき同時に、セレクタ７はホ
ールドカウンタ１０の出力ｆを選択して位相比較器３の
一入力とするのである。
（クロック断や周波数ずれ位相ずれ）が生じた場合、障
害検出信号ｅがアクティブとなり、スイッチ９はオープ
ンとなって異常発生直前の分周動作を保持しつつ分周出
力ｆを生成し続ける。このとき同時に、セレクタ７はホ
ールドカウンタ１０の出力ｆを選択して位相比較器３の
一入力とするのである。
【００１０】この場合、ループカウンタ２とホールドカ
ウンタ１０との分周比を同一に予め設定しておくことに
より、入力クロックａの障害時にも、ＰＬＬ回路のロッ
ク状態は障害前の状態に維持され、障害前と同じ出力ク
ロックｂを生成することができるようになっているので
ある。
ウンタ１０との分周比を同一に予め設定しておくことに
より、入力クロックａの障害時にも、ＰＬＬ回路のロッ
ク状態は障害前の状態に維持され、障害前と同じ出力ク
ロックｂを生成することができるようになっているので
ある。
【００１１】図８（Ａ）は図７のホールドタイミング発
生器８の具体例を示す回路図であり、（Ｂ）はその動作
タイミングチャートである。この回路は分周器６の分周
出力Ｃをデータ入力とするＤＦＦ８１と、このＱ出力ｇ
をデータ入力とするＤＦＦ８２と、この反転Ｑ出力ｈと
Ｑ出力ｇとを２入力とするナンドゲート８３と、このゲ
ート出力ｉをデータ入力とするＤＦＦ８４とからなる。
そして、各ＤＦＦ８１，８２，８４は動作クロックとし
てＶＣＯ１の発振クロックｂが印加されており、最終段
のＤＦＦ８４のＱ出力ｄが、入力クロックａの位相情報
となる。
生器８の具体例を示す回路図であり、（Ｂ）はその動作
タイミングチャートである。この回路は分周器６の分周
出力Ｃをデータ入力とするＤＦＦ８１と、このＱ出力ｇ
をデータ入力とするＤＦＦ８２と、この反転Ｑ出力ｈと
Ｑ出力ｇとを２入力とするナンドゲート８３と、このゲ
ート出力ｉをデータ入力とするＤＦＦ８４とからなる。
そして、各ＤＦＦ８１，８２，８４は動作クロックとし
てＶＣＯ１の発振クロックｂが印加されており、最終段
のＤＦＦ８４のＱ出力ｄが、入力クロックａの位相情報
となる。
【００１２】すなわち、分周器６の分周出力Ｃ（すなわ
ち入力クロックａと等価）の立上りに位相同期したパル
スｄが生成されるもので、従ってこのパルスｄの発生タ
イミングが入力クロックａの位相情報を周期的に（分周
器６の分周比により定まる周期で）示していることにな
る。
ち入力クロックａと等価）の立上りに位相同期したパル
スｄが生成されるもので、従ってこのパルスｄの発生タ
イミングが入力クロックａの位相情報を周期的に（分周
器６の分周比により定まる周期で）示していることにな
る。
【００１３】図９（Ａ）は図１のホールドカウンタ１０
の回路図であり、（Ｂ）はその動作タイミングチャート
を示している。この回路は位相情報ｄの発生タイミング
で初期化され、ＶＣＯ１の発振クロックｂをカウントす
るカウンタ構成であり、一般に市販のバイナリカウンタ
ＨＣ１６１を３段（１０１，１０２，１０３）用いて構
成したものである。尚、１０５〜１０８はアンドゲート
であり、１０４はＤＦＦを示す。
の回路図であり、（Ｂ）はその動作タイミングチャート
を示している。この回路は位相情報ｄの発生タイミング
で初期化され、ＶＣＯ１の発振クロックｂをカウントす
るカウンタ構成であり、一般に市販のバイナリカウンタ
ＨＣ１６１を３段（１０１，１０２，１０３）用いて構
成したものである。尚、１０５〜１０８はアンドゲート
であり、１０４はＤＦＦを示す。
【００１４】この場合の分周比は、前述した如く、ルー
プカウンタ２の分周比に等しく設定されており、例えば
ＶＣＯ出力クロック１２．９６ＭＨｚと位相比較器３に
おける位相比較周波数８ＫＨｚとの比であり、８ＫＨｚ
／１２．９６ＭＨｚ＝１／１６２０に選定されるもの
で、アンドゲート１０５〜１０８、ＤＦＦ１０４により
この分周比の設定が可能となっている。
プカウンタ２の分周比に等しく設定されており、例えば
ＶＣＯ出力クロック１２．９６ＭＨｚと位相比較器３に
おける位相比較周波数８ＫＨｚとの比であり、８ＫＨｚ
／１２．９６ＭＨｚ＝１／１６２０に選定されるもの
で、アンドゲート１０５〜１０８、ＤＦＦ１０４により
この分周比の設定が可能となっている。
【００１５】この様に、正常時における入力クロックａ
の位相情報をホールドタイミング発生器８にてサンプリ
ングしてホールドカウンタ１０へ供給し、ホールドカウ
ンタ１０では、この入力クロックの位相情報に基づいて
ＶＣＯクロックｂをＰＬＬループカウンタ２と同一分周
比で分周する構成としておくことで、入力クロックの障
害時にも、このホールドカウンタ１０による分周クロッ
クｆを位相比較器３へ供給することができ、ＰＬＬのロ
ック状態を維持できることになるのである。
の位相情報をホールドタイミング発生器８にてサンプリ
ングしてホールドカウンタ１０へ供給し、ホールドカウ
ンタ１０では、この入力クロックの位相情報に基づいて
ＶＣＯクロックｂをＰＬＬループカウンタ２と同一分周
比で分周する構成としておくことで、入力クロックの障
害時にも、このホールドカウンタ１０による分周クロッ
クｆを位相比較器３へ供給することができ、ＰＬＬのロ
ック状態を維持できることになるのである。
【００１６】
【発明が解決しようとする課題】この様な従来のホール
ドオーバタイミング機能を有するＰＬＬ回路装置では、
入力クロックの障害検出直前の位相情報が取込まれ、こ
の位相情報によりホールドカウンタ１０が分周動作を維
持することになるために、入力クロックの長時間に亘る
劣化の場合には、劣化した入力クロックの位相情報を取
込んでしまうという問題がある。
ドオーバタイミング機能を有するＰＬＬ回路装置では、
入力クロックの障害検出直前の位相情報が取込まれ、こ
の位相情報によりホールドカウンタ１０が分周動作を維
持することになるために、入力クロックの長時間に亘る
劣化の場合には、劣化した入力クロックの位相情報を取
込んでしまうという問題がある。
【００１７】本発明の目的は、入力クロックの長時間に
亘る劣化の場合にも劣化前の正しい入力クロック位相情
報を保持することができるＰＬＬ回路装置を提供するこ
とである。
亘る劣化の場合にも劣化前の正しい入力クロック位相情
報を保持することができるＰＬＬ回路装置を提供するこ
とである。
【００１８】
【課題を解決するための手段】本発明によれば、電圧制
御発振手段と、この発振クロックを分周する分周手段
と、この分周クロックと入力クロックとの位相比較をな
す比較手段と、この比較結果に応じて前記電圧制御発振
手段の制御電圧を生成する手段と、前記入力クロックの
位相情報を生成する手段と、前記位相情報に基くタイミ
ングで前記発振クロックを分周するカウンタ手段とを含
み、前記入力クロックの障害発生時に前記入力クロック
に代えて前記カウンタ手段による分周クロックを前記比
較手段の比較入力とするようにしたＰＬＬ回路装置であ
って、前記入力クロックの位相情報を互いに一定時間遅
延した第１〜第ｎ（ｎは２以上の整数）のサンプリング
点でサンプリングして出力するサンプリング手段と、こ
れ等第１〜第ｎのサンプリングされた位相情報を夫々保
持する第１〜第ｎの位相情報保持手段と、前記入力クロ
ックの障害発生に応答して前記第１〜第ｎの位相情報保
持手段のうちこの障害発生時から最も古いものに保持さ
れた位相情報を選択する選択手段とを含み、この選択さ
れた位相情報に基くタイミングで前記カウンタ手段の分
周をなすようにしたことを特徴とするＰＬＬ回路装置が
得られる。
御発振手段と、この発振クロックを分周する分周手段
と、この分周クロックと入力クロックとの位相比較をな
す比較手段と、この比較結果に応じて前記電圧制御発振
手段の制御電圧を生成する手段と、前記入力クロックの
位相情報を生成する手段と、前記位相情報に基くタイミ
ングで前記発振クロックを分周するカウンタ手段とを含
み、前記入力クロックの障害発生時に前記入力クロック
に代えて前記カウンタ手段による分周クロックを前記比
較手段の比較入力とするようにしたＰＬＬ回路装置であ
って、前記入力クロックの位相情報を互いに一定時間遅
延した第１〜第ｎ（ｎは２以上の整数）のサンプリング
点でサンプリングして出力するサンプリング手段と、こ
れ等第１〜第ｎのサンプリングされた位相情報を夫々保
持する第１〜第ｎの位相情報保持手段と、前記入力クロ
ックの障害発生に応答して前記第１〜第ｎの位相情報保
持手段のうちこの障害発生時から最も古いものに保持さ
れた位相情報を選択する選択手段とを含み、この選択さ
れた位相情報に基くタイミングで前記カウンタ手段の分
周をなすようにしたことを特徴とするＰＬＬ回路装置が
得られる。
【００１９】
【作用】正常時において、入力クロックの位相情報を互
いに一定時間間隔だけ離れた第１〜第ｎのサンプリング
点で取込み保持しつつ所定周期でこの取込み保持動作を
繰返すようにし、入力クロック障害発生時には、これ等
第１〜第ｎのサンプリング点の位相情報のうち最新の位
相情報以外の一つを選択してこの選択位相情報に基づい
てホールドカウンタの初期化を行いつつＶＣＯクロック
の分周をなすようにしたものである。
いに一定時間間隔だけ離れた第１〜第ｎのサンプリング
点で取込み保持しつつ所定周期でこの取込み保持動作を
繰返すようにし、入力クロック障害発生時には、これ等
第１〜第ｎのサンプリング点の位相情報のうち最新の位
相情報以外の一つを選択してこの選択位相情報に基づい
てホールドカウンタの初期化を行いつつＶＣＯクロック
の分周をなすようにしたものである。
【００２０】
【実施例】以下、本発明の実施例について図面を用いて
詳述する。
詳述する。
【００２１】図１は本発明の実施例のブロック図であ
り、図７と同等部分は同一符号にて示している。図にお
いて図７と異なる部分についてのみ述べると、入力クロ
ックａの位相情報をサンプリング抽出するホールドタイ
ミング発生器１２は、時定数発生器１１から生成される
時定数信号ｋの周期Ｔだけ夫々に離れた第１〜第３のサ
ンプリング点で位相情報ｄ１，ｄ２，ｄ３をサンプリン
グするものである。
り、図７と同等部分は同一符号にて示している。図にお
いて図７と異なる部分についてのみ述べると、入力クロ
ックａの位相情報をサンプリング抽出するホールドタイ
ミング発生器１２は、時定数発生器１１から生成される
時定数信号ｋの周期Ｔだけ夫々に離れた第１〜第３のサ
ンプリング点で位相情報ｄ１，ｄ２，ｄ３をサンプリン
グするものである。
【００２２】これ等３つのサンプリングされた位相情報
ｄ１〜ｄ３はメモリカウンタ１３〜１５に夫々に供給さ
れ、これ等各メモリカウンタ１３〜１５のカウント動作
時の初期リセットをなすリセット信号として用いられる
ことにより、各メモリカウンタ１３〜１５はこれ等位相
情報ｄ１〜ｄ３に従ってカウント動作を続ける。こうし
て、各メモリカウンタ１３〜１５はホールドタイミング
発生器１２からサンプリングされた入力クロックａの各
サンプリング点の位相情報ｄ１〜ｄ３を夫々に繰返し保
持するメモリカウンタとして動作するものである。
ｄ１〜ｄ３はメモリカウンタ１３〜１５に夫々に供給さ
れ、これ等各メモリカウンタ１３〜１５のカウント動作
時の初期リセットをなすリセット信号として用いられる
ことにより、各メモリカウンタ１３〜１５はこれ等位相
情報ｄ１〜ｄ３に従ってカウント動作を続ける。こうし
て、各メモリカウンタ１３〜１５はホールドタイミング
発生器１２からサンプリングされた入力クロックａの各
サンプリング点の位相情報ｄ１〜ｄ３を夫々に繰返し保
持するメモリカウンタとして動作するものである。
【００２３】セレクタ１６はこれ等３つのメモリカウン
タ１３〜１５のうちの１つの出力を障害検出信号ｅのア
クティブ化に応答して選択するものであるが、この場合
３つの出力のうち最新の位相情報ではなくそれ以外のも
の（ｑ）が選択されホールドカウンタ１０へ導出される
のである。
タ１３〜１５のうちの１つの出力を障害検出信号ｅのア
クティブ化に応答して選択するものであるが、この場合
３つの出力のうち最新の位相情報ではなくそれ以外のも
の（ｑ）が選択されホールドカウンタ１０へ導出される
のである。
【００２４】図２はホールドタイミング発生器１２の具
体例を示す回路図であり、図３はその動作時の各部信号
波形のタイムチャートを示している。この回路の初段は
図７のホールドタイミング発生器８（従来技術）と同一
回路であり、その出力ｄはＤＦＦ１２２，１２３のクロ
ック入力となり，ＤＦＦ１２２のデータ入力には時定数
発生器１１からの時定数信号ｋが印加されている。
体例を示す回路図であり、図３はその動作時の各部信号
波形のタイムチャートを示している。この回路の初段は
図７のホールドタイミング発生器８（従来技術）と同一
回路であり、その出力ｄはＤＦＦ１２２，１２３のクロ
ック入力となり，ＤＦＦ１２２のデータ入力には時定数
発生器１１からの時定数信号ｋが印加されている。
【００２５】ＤＦＦ１２２のＱ出力ｌがＤＦＦ１２３の
データ入力となっており、その反転Ｑ出力ｍとＱ出力ｌ
とがナンドゲート１２４へ印加されている。このゲート
出力と回路８の出力ｄとは２入力オアゲートへ印加さ
れ、その出力ｎがＤＦＦ１２６，１２７のクロック入力
となる。
データ入力となっており、その反転Ｑ出力ｍとＱ出力ｌ
とがナンドゲート１２４へ印加されている。このゲート
出力と回路８の出力ｄとは２入力オアゲートへ印加さ
れ、その出力ｎがＤＦＦ１２６，１２７のクロック入力
となる。
【００２６】ＤＦＦ１２６のＱ出力ｏはＤＦＦ１２７の
データ入力となり、このＤＦＦ１２７のＱ出力ｐとＱ出
力ｏとは２入力ナンドゲート１２８の入力となってい
る。このゲート出力はＤＦＦ１２６のデータ入力とされ
ている。そして、オアゲート１２５の出力ｎは出力オア
ゲート１２９〜１３１の各一入力となっており、オアゲ
ート１２９の他入力にはＱ出力Ｏが、オアゲート１３０
の他入力にはナンドゲート１２８の出力が、オアゲート
１３１の他入力にはＱ出力ｐが夫々印加されている。こ
れ等３つのオアゲート１２９〜１３１の各出力ｄ１〜ｄ
３が３つのサンプリング位相情報となるのである。
データ入力となり、このＤＦＦ１２７のＱ出力ｐとＱ出
力ｏとは２入力ナンドゲート１２８の入力となってい
る。このゲート出力はＤＦＦ１２６のデータ入力とされ
ている。そして、オアゲート１２５の出力ｎは出力オア
ゲート１２９〜１３１の各一入力となっており、オアゲ
ート１２９の他入力にはＱ出力Ｏが、オアゲート１３０
の他入力にはナンドゲート１２８の出力が、オアゲート
１３１の他入力にはＱ出力ｐが夫々印加されている。こ
れ等３つのオアゲート１２９〜１３１の各出力ｄ１〜ｄ
３が３つのサンプリング位相情報となるのである。
【００２７】時定数発生器１１からの時定数パルス（周
期Ｔのデューディ５０％のパルス）により、入力クロッ
ク（実際には分周器６の分周クロックＣ）の位相情報
を、時間間隔Ｔだけ離れた３つのサンプリング点で夫々
サンプリングして導出するようになっており、時定数パ
ルスの周期Ｔを、入力クロックの劣化や障害を検出する
のに必要な時間よりも長い時間に選定しておくことによ
り、各時点における最新のもの以外の古い位相情報は入
力クロック劣化前の正しい位相情報となっていることに
なる。
期Ｔのデューディ５０％のパルス）により、入力クロッ
ク（実際には分周器６の分周クロックＣ）の位相情報
を、時間間隔Ｔだけ離れた３つのサンプリング点で夫々
サンプリングして導出するようになっており、時定数パ
ルスの周期Ｔを、入力クロックの劣化や障害を検出する
のに必要な時間よりも長い時間に選定しておくことによ
り、各時点における最新のもの以外の古い位相情報は入
力クロック劣化前の正しい位相情報となっていることに
なる。
【００２８】これ等３つの位相情報ｄ１〜ｄ３は夫々に
オアゲート１２９〜１３１にて振分けられて、メモリカ
ウンタ１３〜１５へ、書込まれつつセレクタ１６により
択一的に導出され読出されるようになっている。
オアゲート１２９〜１３１にて振分けられて、メモリカ
ウンタ１３〜１５へ、書込まれつつセレクタ１６により
択一的に導出され読出されるようになっている。
【００２９】図４（Ａ）はメモリカウンタ１３〜１５の
構成を示し、（Ｂ）はその動作時の各部信号波形を示し
ている。尚、図４ではメモリカウンタ１３の例のみを示
すが、他のメモリカウンタ１４，１５も同一である。
構成を示し、（Ｂ）はその動作時の各部信号波形を示し
ている。尚、図４ではメモリカウンタ１３の例のみを示
すが、他のメモリカウンタ１４，１５も同一である。
【００３０】このメモリカウンタは図９に示したホール
ドカウンタ１０と基本的には同一構成、同一機能を有す
るもので、バイナリカウンタ（ＨＣ１６１）１３１〜１
３３と、アンドゲート１３５〜１３８、ＤＦＦ１３４か
らなり、入力された最新のサンプリング位相情報ｄ１に
従ってカウント動作を続けるのもであり、次に入力され
る位相情報ｄ１の到来までは直前の位相情報ｄ１に従っ
てカウント動作を行うことから、位相情報の保持（メモ
リ）を行っていることになる。
ドカウンタ１０と基本的には同一構成、同一機能を有す
るもので、バイナリカウンタ（ＨＣ１６１）１３１〜１
３３と、アンドゲート１３５〜１３８、ＤＦＦ１３４か
らなり、入力された最新のサンプリング位相情報ｄ１に
従ってカウント動作を続けるのもであり、次に入力され
る位相情報ｄ１の到来までは直前の位相情報ｄ１に従っ
てカウント動作を行うことから、位相情報の保持（メモ
リ）を行っていることになる。
【００３１】図５はセレクタ１６の具体例を示してお
り、図６はその動作タイミングチャートを示すものであ
る。本例では４入力１出力セレクタ回路１６１を用いて
おり、４入力のうち３入力にメモリカウンタ１３〜１５
の各出力ｑ１〜ｑ３を導入し、他の１入力はハイレベル
固定としている。
り、図６はその動作タイミングチャートを示すものであ
る。本例では４入力１出力セレクタ回路１６１を用いて
おり、４入力のうち３入力にメモリカウンタ１３〜１５
の各出力ｑ１〜ｑ３を導入し、他の１入力はハイレベル
固定としている。
【００３２】そして、２ビットの選択制御信号Ａ，Ｂに
は、先のホールドタイミング発生器１２からの信号ｊ，
ｏ，ｐが供給されたＤＦＦ１６３，１６４の各Ｑ出力
ｒ，ｓを用いて、出力Ｙへの択一的導出制御を行ってい
る。
は、先のホールドタイミング発生器１２からの信号ｊ，
ｏ，ｐが供給されたＤＦＦ１６３，１６４の各Ｑ出力
ｒ，ｓを用いて、出力Ｙへの択一的導出制御を行ってい
る。
【００３３】図６（Ａ）では基本クロックｂ（ＶＣＯ出
力クロック）の他に、信号ｇ，ｄ（図８参照）も参考ま
でに示している。ホールドタイミング発生器１２にて発
生されている信号ｊ，ｏ，ｐを用いて、メモリカウンタ
への書込み時に読出しが競合しない様にすると共に最新
の位相情報以外の古いものを一つ選択する様に、セレク
タ回路１６１の選択制御信号Ａ，Ｂを生成している。
力クロック）の他に、信号ｇ，ｄ（図８参照）も参考ま
でに示している。ホールドタイミング発生器１２にて発
生されている信号ｊ，ｏ，ｐを用いて、メモリカウンタ
への書込み時に読出しが競合しない様にすると共に最新
の位相情報以外の古いものを一つ選択する様に、セレク
タ回路１６１の選択制御信号Ａ，Ｂを生成している。
【００３４】障害時には障害検出信号ｅがアクティブと
なり、これがインバータ１６５を介してオアゲート１６
２へ伝わるので、オアゲート１６２は閉となり、従っ
て、以降は次段のホールドカウンタ１０へはそのときに
セレクタ１６にて選択的に読出されていた位相情報ｑが
供給され続けることになる。
なり、これがインバータ１６５を介してオアゲート１６
２へ伝わるので、オアゲート１６２は閉となり、従っ
て、以降は次段のホールドカウンタ１０へはそのときに
セレクタ１６にて選択的に読出されていた位相情報ｑが
供給され続けることになる。
【００３５】このときの位相情報ｑは入力クロックａの
位相劣化等で障害検出された直前の位相情報ｑ１〜ｑ３
のうち、最新のものではなく古いもの（図６の例では２
Ｔ前のもの）であるから、位相劣化したものでなくより
正常時に近いものとなり、この正常に近い位相情報に従
ってホールドカウンタ１０はＶＯＣクロックｂを分周し
続けるので、入力クロックに障害が生じても、このホー
ルドカウンタ１０の分周出力がスイッチ７を介して位相
比較器７の一入力となって、ＰＬＬ回路のロック動作は
断とならず、正常動作となるのである。
位相劣化等で障害検出された直前の位相情報ｑ１〜ｑ３
のうち、最新のものではなく古いもの（図６の例では２
Ｔ前のもの）であるから、位相劣化したものでなくより
正常時に近いものとなり、この正常に近い位相情報に従
ってホールドカウンタ１０はＶＯＣクロックｂを分周し
続けるので、入力クロックに障害が生じても、このホー
ルドカウンタ１０の分周出力がスイッチ７を介して位相
比較器７の一入力となって、ＰＬＬ回路のロック動作は
断とならず、正常動作となるのである。
【００３６】尚、上記においては、サンプリング点を３
つとしたが、２以上のサンプリング点であれば良いもの
である。
つとしたが、２以上のサンプリング点であれば良いもの
である。
【００３７】
【発明の効果】以上述べた如く、本発明によれば、入力
クロックの位相情報を一定時間間隔だけ夫々離れた複数
サンプリング点で夫々抽出し、これ等を保持する様にし
て、障害を検知した時よりも古い位相情報を用いてホー
ルドカウンタを動作させるようにしたので、障害検出直
前の劣化した位相情報をホールドすることがなくなり、
入力クロックの障害時にもＰＬＬ回路の正常ロック状態
が維持可能になるという効果がある。
クロックの位相情報を一定時間間隔だけ夫々離れた複数
サンプリング点で夫々抽出し、これ等を保持する様にし
て、障害を検知した時よりも古い位相情報を用いてホー
ルドカウンタを動作させるようにしたので、障害検出直
前の劣化した位相情報をホールドすることがなくなり、
入力クロックの障害時にもＰＬＬ回路の正常ロック状態
が維持可能になるという効果がある。
【図１】本発明の実施例のブロック図である。
【図２】図１のホールドタイミング発生器１２の具体例
回路図である。
回路図である。
【図３】図２の回路の各部動波形図である。
【図４】（Ａ）は図１のメモリカウンタの具体例回路
図、（Ｂ）はその動作波形を示す図である。
図、（Ｂ）はその動作波形を示す図である。
【図５】図１のセレクト１６の具体例を示す図である。
【図６】図５の回路の各部動作波形図である。
【図７】従来のホールオーバータイミング保持機能を有
するＰＬＬ回路装置のブロック図である。
するＰＬＬ回路装置のブロック図である。
【図８】（Ａ）は図７のホールドタイミング発生器８の
具体例を示す図、（Ｂ）はその各部動作波形図である。
具体例を示す図、（Ｂ）はその各部動作波形図である。
【図９】（Ａ）は図７のホールドカウンタ１０の具体例
を示す図、（Ｂ）はその各部動作波形図である。
を示す図、（Ｂ）はその各部動作波形図である。
１ ＶＯＣ ２ ループカウンタ ３ 比較器 ４ ＬＰＦ ５ アンプ ６ 分周器 ７，１６ セレクタ １０ ホールドカウンタ １１ 時定数発生器 １２ ホールドタイミング発生器 １３〜１５ メモリカウンタ
Claims (2)
- 【請求項１】 電圧制御発振手段と、この発振クロック
を分周する分周手段と、この分周クロックと入力クロッ
クとの位相比較をなす比較手段と、この比較結果に応じ
て前記電圧制御発振手段の制御電圧を生成する手段と、
前記入力クロックの位相情報を生成する手段と、前記位
相情報に基くタイミングで前記発振クロックを分周する
カウンタ手段とを含み、前記入力クロックの障害発生時
に前記入力クロックに代えて前記カウンタ手段による分
周クロックを前記比較手段の比較入力とするようにした
ＰＬＬ回路装置であって、前記入力クロックの位相情報
を互いに一定時間遅延した第１〜第ｎ（ｎは２以上の整
数）のサンプリング点でサンプリングして出力するサン
プリング手段と、これ等第１〜第ｎのサンプリングされ
た位相情報を夫々保持する第１〜第ｎの位相情報保持手
段と、前記入力クロックの障害発生に応答して前記第１
〜第ｎの位相情報保持手段のうちこの障害発生時から最
も古いものに保持された位相情報を選択する選択手段と
を含み、この選択された位相情報に基くタイミングで前
記カウンタ手段の分周をなすようにしたことを特徴とす
るＰＬＬ回路装置。 - 【請求項２】 前記サンプリング手段は、前記一定時間
遅延生成のための周期信号を生成する手段と、前記周期
信号に基き第１〜第ｎのサンプリング点で夫々前記入力
クロックの位相情報をサンプリングする手段とを有する
ことを特徴とする請求項１記載のＰＬＬ回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6139942A JP2788855B2 (ja) | 1994-06-22 | 1994-06-22 | Ｐｌｌ回路装置 |
| US08/494,564 US5574757A (en) | 1994-06-22 | 1995-06-22 | Phase-locked loop circuit having a timing holdover function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6139942A JP2788855B2 (ja) | 1994-06-22 | 1994-06-22 | Ｐｌｌ回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH088738A JPH088738A (ja) | 1996-01-12 |
| JP2788855B2 true JP2788855B2 (ja) | 1998-08-20 |
Family
ID=15257271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6139942A Expired - Fee Related JP2788855B2 (ja) | 1994-06-22 | 1994-06-22 | Ｐｌｌ回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5574757A (ja) |
| JP (1) | JP2788855B2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2859179B2 (ja) * | 1995-09-26 | 1999-02-17 | 宮城日本電気株式会社 | 装置内システムクロック供給方式 |
| JPH10215175A (ja) * | 1996-11-29 | 1998-08-11 | Sony Corp | Ｐｌｌ回路及び信号再生装置 |
| JP2988418B2 (ja) * | 1997-03-12 | 1999-12-13 | 日本電気株式会社 | クロック同期化システム |
| JP3072720B2 (ja) * | 1997-07-11 | 2000-08-07 | 日本電気株式会社 | 情報処理装置 |
| JPH11220385A (ja) * | 1998-02-02 | 1999-08-10 | Mitsubishi Electric Corp | クロック信号生成回路及びデータ信号生成回路 |
| JP3540589B2 (ja) * | 1998-02-02 | 2004-07-07 | 株式会社東芝 | クロック逓倍回路 |
| US6111442A (en) * | 1998-03-09 | 2000-08-29 | International Business Machines Corporation | Phase-locked loop circuit with dynamic backup |
| US6081905A (en) * | 1998-03-13 | 2000-06-27 | Lucent Technologies Inc. | Method and apparatus for generating a clock signal from a plurality of clock phases |
| JP3279274B2 (ja) * | 1998-12-28 | 2002-04-30 | 日本電気株式会社 | 半導体装置 |
| DE19937997C2 (de) * | 1999-08-11 | 2003-04-17 | Siemens Ag | Phasenregelschleife |
| SE517967C2 (sv) | 2000-03-23 | 2002-08-06 | Ericsson Telefon Ab L M | System och förfarande för klocksignalgenerering |
| US7154979B2 (en) * | 2001-10-31 | 2006-12-26 | Intel Corporation | Timing recovery with variable bandwidth phase locked loop and non-linear control paths |
| US7542483B1 (en) * | 2003-06-25 | 2009-06-02 | Cisco Technology, Inc. | Recoverable reference clock architecture for SONET/SDH and ethernet mixed bidirectional applications |
| US10333532B2 (en) * | 2017-09-07 | 2019-06-25 | Micron Technology, Inc. | Apparatuses and methods for detecting a loop count in a delay-locked loop |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0714143B2 (ja) * | 1986-03-11 | 1995-02-15 | 日本電気株式会社 | バツフアオシレ−タ回路 |
| JPH0744448B2 (ja) * | 1986-03-31 | 1995-05-15 | 株式会社東芝 | デジタル位相同期ル−プ回路 |
| JPH0742157B2 (ja) * | 1986-07-03 | 1995-05-10 | 株式会社アイジー技術研究所 | 長尺陶板の連続製造装置 |
| US5034967A (en) * | 1988-11-14 | 1991-07-23 | Datapoint Corporation | Metastable-free digital synchronizer with low phase error |
| US5095498A (en) * | 1989-02-06 | 1992-03-10 | Motorola, Inc. | Bit synchronizer |
| JPH02217018A (ja) * | 1989-02-17 | 1990-08-29 | Nec Corp | 位相同期発振器 |
| JPH0661850A (ja) * | 1992-08-13 | 1994-03-04 | Nec Corp | 位相同期回路 |
| JPH06104887A (ja) * | 1992-09-17 | 1994-04-15 | Fujitsu Ltd | 位相同期回路の入力クロック瞬断時の位相変動抑止方法 |
-
1994
- 1994-06-22 JP JP6139942A patent/JP2788855B2/ja not_active Expired - Fee Related
-
1995
- 1995-06-22 US US08/494,564 patent/US5574757A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5574757A (en) | 1996-11-12 |
| JPH088738A (ja) | 1996-01-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970128 |
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