SE517967C2 - System och förfarande för klocksignalgenerering - Google Patents

Description

25 30 o . n n n. n 517 967 0- .o - - | . nu ~ . . . . | - .- ...u 2 primär referensklocksignal försämras. När driften emellertid omkopplas från en referenskälla till en annan och det finns en fasskillnad mellan de två källornas referensklocksignaler kan en transient införas i systemet. En sådan transient kan fortplantas genom systemet så att åtminstone delar av det övergripande systemet kommer att vara ur synkronisering under en viss tidsrymd, vilket sålunda försämrar det övergripande systemets prestanda och tillförlitlighet. Det är naturligtvis önskvärt att reducera eller eliminera de transienter som uppstår vid ornkoppling av referenskällor, samt att tillhandahålla en mjuk övergång mellan olika referenskällor.

Det är känt att använda fördröjningselement anordnade för att kompensera för fasskillnaden mellan olika referenskällor. Fördröjningsledningar, passiva eller aktiva, har emellertid generellt dålig stabilitet vid temperatur- och spänningsförändringar, och förändringar i omgivande temperatur eller matningsspäruiing kan således införa en signifikant oönskad fasdrift. Integrering av fördröjningselementet i en yttre styrloop ger en bättre långsiktig stabilitet, men jittret ökas och villkoren för en öppen krets är fortfarande de samma om styrprocessen avslutas i någon punkt. Aktiva (kisel) fördröjningsledningar uppvisar generellt ett minsta nollfördröjningssteg, och de uppvisar även en ändlig noggrannhet eller minsta inkrementellt fördröjningssteg på grund av styrordsstorleken och egenskaper hos enhetsfördröjningselementen, som i slutet begränsar spärningsnoggrannheten och ger en lägre gräns för jittret när fasen ändras ett steg.

Det amerikanska patentet 5.638.410 visar ett system för inriktning av fasen hos höghastighetsklocksignaler i ett telekommunikationssystem. Systemet innefattar en fasdetektor för mätning av fasskillnaden mellan utsignalerna från en primär stratumklocksignalrnodul och en reservstraturriklocksignalrnodul. En mikroprocessor räknar ut den tid som krävs för att fördröja reservklocksignalen tillräckligt mycket för att upphäva fasskillnaden, och styr en digital fördröjníngsledning således anordnad för att fördröja reservklocksignalen. 10 20 25 u . u . o: 517 967 3 Det amerikanska patentet 5.648.964 visar ett överordnat-underordnat multiplext kommunikationssystem som innehåller två kommunikationsanordningar, var och en med en databehandlande enhet och en klocksignalbehandlande enhet. Den första kommunikationsanordningens databehandlande enhet mottager en datasignal, och den första anordningens klocksignalenhet mottager såväl en klocksignal, synkroniserad med datasignalen, som en klocksignal från den andra kommunikationsanordningen. På motsvarande sätt mottager den andra kommunikationsanordningens databehandlande enhet en datasignal, och den andra anordningens klocksignalenhet mottager såväl en klocksignal, synkroniserad med datasignalen, som en klocksignal från den första kommunikationsanordningen. Varje klocksignalbehandlande enhet år konfigurerad med en fördröjningskrets för fördröjning av den klocksignal som mottagits från den andra kommunikationsanordningens klocksignalenhet, en selekterande krets för val av en av de klocksignaler, som mottagits av klocksignalenheten, samt en PLL-krets för låsning till den av den selekterande kretsen valda klocksignalen samt generering av en synkroniserad klocksignal med en frekvens som krävs för den databehandlande enheten. I varje kommunikationsanordning sänds den klocksignal, som valts av den klocksignalenhetens krets till Datasignalerna från de två motsvarande selekterande den andra kommunikationsanordningen. kommunikations- anordningarna matas tillsammans med sina synkrona klocksignaler till en multiplexor, i vilken datasignalerna multiplexeras och matas ut. Fördröjningskretsama tillhandahålls för att justera de valda klocksignalernas fas för att undertrycka fasvariationer som uppstår när det överordnade-underordnade förhållandet mellan kommunikations- anordningama ändras.

KORT REDoGöRELsE FÖR UPPFmNmGEN Den föreliggande uppfinningen övervinner dessa och andra nackdelar hos uppställningarna enligt teknikens ståndpunkt. 10 20 25 30 517 967 I I I a o o o a o n a n a. .nu 4 Det är ett allmänt syfte med den föreliggande uppflnningen att tillhandahålla en robust och noggrann klockfasningsmekanism.

Det är ett särskilt syfte med uppfinningen att tillhandahålla ett system och förfarande för klocksignalgenerering som är baserade på en faslåst loop (PLL) och som gör det möjligt att godtyckligt vrida fasen hos PLL-kretsens utklocksignal medan faslâsning relativt PLL-referensen fortfarande bibehålls. I detta avseende skulle en typisk tillämpning enligt uppfinningen vara att tillhandahålla mjuk övergång mellan olika referenskällor.

Dessa och andra syften löses genom uppfinningen såsom den definieras i de medföljande patentkraven.

Den allmänna idén enligt uppfinningen är att införa en så kallad “virtuell” fördröjning i PLL-kretsens styrloop i syfte att tvinga styrloopen att vrida fasen hos PLL-kretsens utklocksignal, medan PLL-kretsens obligatoriska faslåsningsvillkor i förhållande till en primär referenssignal fortfarande bibehålls, till ett förbestämt målfasförhållande med den primära referenssignalen.

Tillägget av en synbar fördröjning, till exempel i styrloopens styrväg någonstans mellan fasdetektom och loopfiltret, tvingar PLL-kretsens stynnekanism att kompensera med en fasvridning av samma storlek men i motsatt riktning genom att förskjuta utklocksignalens fas för att bibehålla det obligatoriska faslåsningsvillkoret. Det är således möjligt att vrida fasen hos PLL-kretsens utklocksignal godtyckligt medan en perfekt faslåsníng relativt den aktuella PLL-referensen bibehålls.

För en typisk tillämpning av uppfinningen, som avser ett klocksignalgenereringssystem byte reservreferensklocksignal, vrids fasen hos PLL-kretsens utklocksignal vanligtvis mot som irnplementerar mellan en primär referensklocksignal och en reservreferensklocksignalens fas och när målfasen nås så omkopplas 10 15 20 25 30 517 967 n n n . | o . . a co uno 5 referensklocksignalen för PLL-kretsen från den primära referensen till reservreferensen. På detta sätt elimineras omkopplingstransienter och en mjuk övergång åstadkoms.

Genom att utnyttja en virtuell fördröjning undviks de problem som är associerade med explicita fördröjningingselement såsom passiva eller aktiva fördröjningsledningar och en mer robust och noggrann klockfasningsmekanism erhålls.

Den virtuella fördröjningen införs företrädesvis genom överlagring av en yttre fasningsstyrsignal i PLL-kretsens styrloop. Ur en praktisk synvinkel har det visat sig vara särskilt fördelaktigt att överlagra fasningsstyrsignalen på utsignalen av PLL- kretsens interna fasdetektor.

För referensbytestilläinpningar tillhandahålls fasningsstyrsignalen vanligtvis av en fasningsloop. Fasningsloopen har en signifikant större tidskonstant än PLL-kretsens styrloop för att hela tiden säkerställa PLL-kretsens obligatoriska faslåsningsvillkor.

En ytterligare fördel som uppfimiingen erbjuder är att den virtuella fördröjningen bara beror på relativa spänningsreferenser. Utklocksignalens fasvridning definieras enbart av förhållandet mellan fasningsspänningen och matningsspänningen för PLL- kretsen. Ur styrsystemets synvinkel är en sådan strategi överlägsen och mer robust än en strategi med absolutvärdesreferens.

Uppfinningen erbjuder följande fördelar: - Robust och noggrann klockfasningsmekanism; - Mjuk övergång mellan referenskällor; - Väldefinierad fasvridning för utklocksignalen, eftersom den virtuella fördröjningen enbart beror på relativa spänningsreferenser; och - Reducerat behov av explicita fördröjningselement. 10 15 20 25 30 ø - o n n; n 517 967 nu. a n ø o o q n ø ø n u a nu 6 Andra fördelar som erbjuds av den föreliggande uppfinningen kommer att uppfattas under läsning av den nedanstående beskrivningen av uppfmníngens utföríngsformer.

KORT FIGURBESKRIVNING Uppfmningen, tillsammans med ytterligare syften och fördelar med denna, kan bäst förstås genom hänvisning till följande beskrivning när denna läses tillsammans med de medföljande ritningarna, i vilka: Fig. 1 är ett schematiskt blockdiagram över ett system för klocksignalgenerering som är baserat på en faslåst krets och som implementerar byte mellan en huvudreferens och en reservreferens enligt en föredragen utföringsform av uppfinningen; Fig. 2A är ett schematiskt tidsdiagram som illustrerar ett exempel på fasförhållandena mellan huvudreferensklocksignalen, VCO-enhetens utklocksignal och reservreferens- klocksignalen i en normal PLL-konfiguration; Fig. 2B illustrerar fasförhållandena mellan huvudreferensklocksignalen, VCO-enhetens utklocksignal och reservreferensklocksignalen när PLL-kretsen har nått sitt rnálrnässiga stationära tillstånd efter det på en virtuell fördröjning baserade kloclcfasníngsförfarandet enligt uppfinningen; Fig. 3 är ett kretsdiagram över ett aktivt loopfilter i ett PLL-baserat klocksignalgenereringssytem; Fig. 4 illustrerar en med dubbel styrloop definierad modell av en klockfasningsuppställning enligt en föredragen utföringsform av uppfinningen; Fig. 5 är ett kretsdiagram över fasningsloopens integrator implementerad som ett aktivt analogt filter; och 10 15 20 25 517 967 Fig. 6 är ett blockdiagrarn över en digital integratorimplementation som använder pulsbreddsmodulering.

DETALJERAD BESKRIVNING AV UTFÖRINGSFORMER AV UPPFINNINGEN Genomgående i ritningarna kommer samma hänvisningsbeteckningar att användas för motsvarande eller lika element.

I ett frekvenssynkroniserings- eller klocksignalgenereringssystem är förmågan att generera en klocksignal med ett förbestämt godtyckligt fasförhållande till en referensklocksignal en central funktion. Till exempel kan denna funktion användas för att tillhandahålla en mjuk övergång mellan olika referenskällor för en faslåst loop.

I allmänhet är en faslåst loop en krets för synkronisering, i frekvens såväl som i fas, av en utsignal av loopen med en inkommande referenssignal. Genom hela beskrivningen bör uttrycket “faslåst loop” inte tolkas i en inskränkt bemärkelse utan i den vidare bemärkelsen av en krets som låser den genererade utsignalens fas i ett förbestämt fasförhållande med en inkommande referenssignal. Uttrycket “faslåst loop” innefattar således vilken typ av faslåsande eller synkroniserade krets som helst, såsom de kretsar som av ingenjörer vanligen hänvisas till som PLL-kretsar såväl som fördröjningslåsta loopar, så kallade DLL-loopar, när dessa loopar utnyttjas för faslåsnings- eller synkroniseringssyften.

Pig. 1 är ett schematiskt blockdiagram över ett för klocksignalgenerering system som är baserat på en faslåst loop, och som implementerar byte mellan en huvudreferens och en reservreferens enligt en föredragen utföringsform av uppfinningen. Systemet 1 innefattar en faslåst loop (PLL) 10, en huvudreferenskälla 20, en eller flera 10 20 25 30 517 967 u s n n n I o s o n n 1 n o n n 8 reservreferenskällor 30, en bytesomkopplare, samt en fasníngsloop 40 anordnad i förbindelse med PLL-kretsen.

I detta särskilda exempel innefattar PLL-kretsen 10 huvudsakligen en fasdetektor 11, även hänvisad till som en fasfrekvensdetektor PFD, ett loopfilter LF 12 och utklocksignalkälla 13 såsom en VCO. Fasdetektorn 11 gensvarar på VCO-enhetens utsignal och en inkommande referensklocksignal MREF/MSREF för att tillhandahålla en fasskillnadsrepresenterande signal och loopfiltret 12 lågpassfiltrerar typiskt den fasskillnadsrepresenterande signalen för att generera en motsvarande styrspänning för VCO-enheten 13.

I det synkroniserade tillståndet, även hänvisat till som det faslåsta tillståndet eller det stationära tillståndet, fmns det ett fördefinierat obligatoriskt fasförhållande mellan VCO-enhetens utklocksignal och den inkommande referensklocksignalen, och det föreligger vanligtvis ingen frekvensförskjutriing mellan signalerna. Om det emellertid finns ett momentant fashopp eller om en fasskillnad börjar byggas upp, t.ex. på grund av en frekvensförskjutning mellan loopens utsignal och referenssignalen, så går det faslåsta tillståndet förlorat och PLL-kretsens inneboende stynnekanism strävar efter att eliminera frekvensförskjutningen och återfinna det faslåsta tillståndet.

Under normal drift matas huvudreferensklocksignalen (MREF) till PLL-kretsen 10 och PLL-kretsen är i ett faslåst tillstånd i vilket det fmns ett obligatoriskt fasförhållande, som ofta bestäms av fasdetektorris 11 särskilda implementation, mellan VCO-enhetens utklocksignal och huvudreferensklocksignal.

Fig. 2A är ett schematiskt tidsdiagram som illustrerar ett exempel på fasförhållandena mellan huvudreferensklocksignalen, VCO-enhetens utklocksignal och reservreferens- klocksignalen i en normal PLL-konfiguration. I detta fall är PLL-kretsens obligatoriska faslåsningsvillkor liktydigt med en fasskillriad mellan VCO-enhetens utklocksignal och huvudreferensklocksignalen MREF som vid fasdetektoriis ingång är lika med noll. 10 20 25 30 517 967 o man: c ø o g .g 9 Om det emellertid föreligger ett funktionsfel i huvudreferenskällan och huvudreferensklocksignalen försämras eller, i värsta fall, försvinner, måste klocksignalgenereringssystemet göra ett byte till reservreferenskällan.

Reservreferensklocksignalen SREF är vanligtvis frekvenskoherent med huvudreferensklocksignalen MREF, men det kan ñnnas en fasskillnad mellan de två referensklocksignalerna som kan införa ett fashopp i systemet och orsaka allvarliga problem. Denna fasskillnad illustreras som AT i Fig. 2A.

För att reducera eller eliminera eventuella omkopplingstransienter som införts genom omkoppling av referenskällor och tillhandahålla mjuk övergång mellan huvudreferensen och reservreferensen så anordnas en fasningsloop 40 med signifikant större tidskonstant än själva PLL-kretsen i förbindelse med PLL-kretsen för att långsamt vrida fasen hos VCO-enhetens utklocksignal mot reservreferensklocksignalens fas. Flankförskjutningen måste vara tillräckligt långsam för att uppfylla de jitter- och avvikelsekrav som satts på systemnivå. Fasningsloopen 40 har företrädesvis en fasdetektor 41 för mätning av fasskillnaden mellan VCO-enhetens utklocksignal och reservreferensklocksignalen, samt ett filter 42 såsom en analog eller digital integrator INT för generering av en fasningsstyrsignal (FÖRDRÖJNINGSSTYRNING) som svar på den uppmätta fasskillnaden. Fasningsstyrsignalen överlagras i PLL-kretsens styrloop, företrädesvis på utsignalen av fasdetektorn/insignalen till PLL-kretsens loopfilter för att generera samma effekt som införandet av en fördröjning i PLL-kretsens styrloop, men utan alla de problem som är associerade med explicita fördröjningselement.

Tillägget av en synbar fördröjning "AT" i styrloopen tvingar PLL-kretsen att vrida fasen hos VCO-enhetens utklocksignal, för att bibehålla PLL-kretsens faslåsningsvillkor i förhållande till huvudreferensklocksignalen, med ett fasbelopp motsvarande den införda fördröjningen men i motsatt riktning. Detta betyder att fasen hos VCO-enhetens utklocksignal långsamt (på grund av fasningsloopens relativt stora tidskonstant) kommer att vridas mot reservreferensklocksignalens fas. 10 15 20 25 30 517 967 10 Fig. 2B illustrerar fasförhållandet mellan huvudreferensklocksignalen, VCO-enhetens utklocksignal och reservreferensklocksignalen när PLL-kretsen har nått sitt målmässiga stationära tillstånd efter det på en virtuell fördröjning baserade klockfasningsförfarandet. Som kan ses är fasskillnaden mellan huvudreferensen MREF och VCO-enhetens utklocksignal vid fasdetektorn nu lika med -AT. Denna fasskillnad kompenseras emellertid av den virtuella fördröjningen om +AT, vilket resulterar i att en nettosignal lika med noll matas till loopfiltret 13. VCO-enhetens utklocksignal kommer nu således att förbli oförändrad i sitt nya màhnässiga stationära tillstånd, vilket motsvarar en fasskillnad i förhållande till reservreferensklocksignalen SREF lika med noll.

Nu när VCO-enhetens med reservreferensklocksignalen SREF är det möjligt att göra en mjuk och nästan sömlös utklocksignal är väsentligen i fas övergång från huvudreferensen till reservreferensen utan att införa nâgra omkopplingstransienter i systemet.

Den virtuella fördröjningen kan införas på vilket lämpligt ställe i PLL-kretsens styrloop som helst, till exempel i loopens styrväg någonstans mellan fasdetektom och loopfiltret som visas i Fig. 1. I det följande kommer ett belysande exempel på hur fasningsstyrsignalen överlagras i PLL-kretsens styrloop enligt en föredragen utföringsfonn av uppfmningen att beskrivas med hänvisning till Fig. 3.

Fig. 3 är ett kretsdiagrarn över relevanta delar av ett PLL-baserat system för klocksignalgenerering. Kretsdiagrammet visar i grund och botten en differentiell implementation av PLL-kretsens loopfilter med in- och utgränssnitt. I detta exempel 12 på OP med kondensatorer/resistorer Z. Förutom den differentiella insignalen från fasdetektorn baseras loopfiltret en operationsförstärkare associerade mottager loopfiltret även fasningsstyrsignalen i form av en fasningsspänning VP.

Fasningsspänningen VP skapar tillsammans med en andra uppsättning av balanserade resistorer som är anordnade i det aktiva loopfiltret en offsetström IP som kompenseras 10 15 20 517 967 . « a . - n 11 av styrsystemet när oscillatorfasen vrids i förhållande till referensklocksignalen vid fasdetektoringången. Den resulterande kompenserande strömmen är lika i storlek men motsatt i riktning så att loopñltret har balanserade fasströmmar i stationärt tillstånd. I själva verket bildar fasningsspärmingen VP en statisk offsetström som överlagras på fasdetektorns utströmmar.

I stationärt tillstånd resulterar strömsummering till noll på ingångssidan i ingen nettoåterladdning av loopñltret, och oscillatorfrekvensen samt fasen förblir således konstanta trots fasfelsavvikelsen vid fasdetektorns ingång. Under antagande om försumbara inströmmar på grund av stor (oändlig i teorin) förstärkning i det aktiva filtret ges följande förhållande: AVi=V+-V_~0=>V+~V_=>i+zi_ (1) Tillämpande Kirchoff°s spänningsnodlag för den icke-inverterade ingången (+): VI+_V+ +VP+_V+ :Yi Zl Zl ZZ V = Vl+ + VP+ (2) 2 + -Zl Zz Tillämpande Kirchoff' s spänningsnodlag för âterkopplingsvägen hos det operationsförstärkarbaserade filtret: Vl_ _V_ '_V_ = V_ (3) ~ _ _Z_1 *i V+~V_=>V1_+VP_ 2+ V+- VC Zz 22 Om man använder uttryck (2) för V+ så ges filtrets utspänning VC som en funktion av de differentiella in- (V ,D=V1+ - V,_) och fasningsspånningarna (VPD=VP+ - VP_): 10 15 20 25 517 967 a u . u a - o 0 nu nu 12 Z Z VC = "Z_2(V1+ " V1-)+ ïzfvn _ Vin) (4) 1 1 Det kan ses att filtrets utspänning är en linjär superposition av den differentiella inspånningen och den differentiella fasningsspänningen. Vid stationärt tillstånd är in- och fasningsspänningarna samt motsvarande strömmar balanserade.

För att medge både positiv och negativ fasjustering så förspänns fasnings- spämringsparets komplementära del (VP) ofta i mitten av matningsspännings- intervallet (V CC/Z) med en brusavkopplande kondensator fäst mellan stiftet och jorden: VP- = __" (5) Som nämnts ovan så är en specifik och viktig tillämpning att använda fasningsspänningen VP för att justera oscillatorklocksignalfasen relativt en sekundär referensklocksignal såsom en reservreferens medan fas- och frekvenslåsning relativt en prirnär referensklocksignal bibehålls.

Fig. 4 illustrerar en med dubbel styrloop definierad modell av en klockfasningsuppställning enligt en föredragen utföringsform av uppfinningen.

Förutom den faslåsta loopen som krävs för att synkronisera oscillatorn relativt huvudreferensklocksignalen, här helt enkelt betecknad RM, säkerställer en fasförhållandet till den sekundära eller fasningsloop det korrekta reservkällklocksignalen, här helt enkelt betecknad RS.

Den ordinära PLL-kretsen innefattar en fasdetektor 11, med linjäriserad KBM, 12 med överföringsfunktion FM(s) samt en utklocksignalkälla 13. Klocksignalskällans förstärkningskonstant ett analogt loopñlter associerad 10 15 20 25 . n a | oc 517 967 13 spänning-till-frekvenssvar är karakteriserad av förstärkningskonstanten KC, och den erfordrade omvandlingen mellan fas och frekvens har en transform 1/s, där s är integratorvariabeln. I allmänhet är PLL-kretsen också associerad med frekvensdelare, en första delare 14, NRM, för den primära referensklocksignalen och en andra delare 15, NVM, för oscillatorns utklocksignal till återkopplingsloopen samt en tredje delare 16, NVS, för oscillatorns utklocksignal till fasningsloopen.

Fasningsstyrloopen innefattar typiskt en fasdetektor 41, med linjäriserad förstärkningskonstant KDS, och ett analogt eller digitalt integratorfilter 42, med associerad överföringsfunktion Fs(s), för generering av fasningsspänningen.

Reservreferenskällan RS är också associerad med en frekvensdelare 43, NRS.

Det är viktigt att inse att fasningsfiltret normalt inte är ett ordinärt PLL-kretsfilter, utan snarare en ren integratorfunktion utan den nollkompensation som är vanligt förekommande i en PLL-tillämpning. Det dubbla styrloopsystemet kräver ytterligare uppmärksamhet när tidskonstantema i sektionerna för utklocksignalgenerering och fasning väljs för att undvika falsk låsning eller att ingen låsning erhålls. Ett välkonditionerat system uppnås om fasningsloopen har en signifikant större tidskonstant än den faslåsta loopen: 1 1 TP Rici >> TM fßw N Zçwn (6) För den faslåsta loopen ensam (dvs. VP konstant) beror tiskonstanten IM på det reciproka värdet av bandbredden för det slutna loopsystemet, som i sin tur är relaterad till dämpningen (Q) och den naturliga vinkelfrekvensen (con).

För fasningsloopen beror tidskonstanten rp på integratorirnplementationen. Om man implementerar fasningsloopens integrator 42 som ett aktivt analogt ñlter, som illustreras i Fig. 5, erhålls en fasningstidskonstant som är proportionell mot integratorns tidskonstant t, = 1/R,C,. 10 15 20 25 . n u u o: 517 967 .n , » n o I II . Q n v o " 14 Den grundläggande ekvationen för fasningsloopens fasdetektor 41, som kopplar ihop den differentiella utspänningen VDS med fasfelet Ges mellan den nedskalade oscillatorn och reservreferensens klocksignaler, ges av: VDs = Kos '(915 _ 905) = Kos '9es (7) Spänningsöverföringsfunktionen hos fasningsloopens aktiva integratorfilter ges av: 1 1 =¿=_«>_i (S) VDS Ri sRiCi sti s Återigen är det vanligtvis en skillnad mellan hur fasdetektorn används i samverkan med ett frekvensstyrt element inuti en PLL-krets och i en fasningsloop med en aktiv inverterade och icke-inverterade integrator (operationsförstärkarens ingångar omkopplas). I fallet att en oscillatorklocksignalövergâng sker innan en referensklocksignalövergång, 9,,S<0, så fördröjs oscillatorklocksignalens fas genom en ökning av fasningsspänningen, VP. Å andra sidan uppnås ett fasförsprång för oscillatorklocksignalen genom sänkning av fasningsspänningen för att minska fördröjningen mellan Övergångarna för referens- och oscillatorklocksignalerna, under antagande att referensklocksignal-grenen är aktiv i fasfrekvensdetektorn (965 > O).

Alternativt baseras integratorn 42 på en digital implementation som visas i Fig. 6.

Den digitala integratorn i Fig. 6 innefattar huvudsakligen en fasdetektoravkodande enhet (DCU) 51, ett integrator-register (IRU) 52, en pulsbreddsmodulerande enhet (PWMU) 53 samt ett pulsbreddsmodulerande filter (PWNF) 54.

Beroende på om oscillatorklocksignalfasen ligger före eller efter relativt den primära referensen så ökas eller minskas integrator-registret 52, som avbildas direkt mot fasdetektoravkodande enheten 51, varvid fasningsspänningen, av den oscillatorövergångens fördröjning ökas eller minskas. 10 15 20 25 e n n . n. 517 967 15 I detta exempel fångar och håller den avkodande enheten DCU 51 fasdetektorns utsignaler, samt beräknar och omvandlar styrsignalinfonnationen avseende upp- eller nedstegning mellan de olika asynkrona klocksignalsystemen. Fasningsspänningen kan bildas PWMF-enheten 54, av en pulsbreddsmoduleringssignal som skapats i PMWU-enheten 53 med en arbetscykel genom lågpassfiltrering, i (ot) som är proportionell mot det digitala registerord som lagras i IRU-enheten 52.

Sampelklocksignalen (TS), som uppdaterar integrator-registret 52 och skapar pulsbreddsmoduleringssignalen, indikeras inte explicit i blockdiagrammet. Minskat rippel på fasningsspänriingen uppnås om det pulsbreddsmodulerande filtrets 54 gränsfrekvens ligger klart under pulsbreddsmoduleringshasigheten och om filtret har en stor roll-off. Under gränsfrekvensen om 3dB bör filtret 54 ha ett flackt svar utan några jittertoppar, och gränsfrekvensen måste vara större än integratorns tidskonstant och fasningsloopbandbredden; företrädesvis mer än tio gånger större.

I följande avsnitt studeras styregenskaperna under sluten-loop-förhállanden och speciellt härleds förhållandet mellan fasningsspänningen och den stationära oscillatorfasvridningen. Hela strukturen med den linjära dubbla styrloopen visas i Fig. 4. Huvudloopen (PLL) och den underordande loopen (fasningsloop) indikeras med index M respektive S.

Fasfelet mellan den primära referensklocksignalen och oscillatorklocksignalen, Om, ges av: _ 9 GRM _e_V_ (9) 9 =6 - °m NRM NvM cm im Oscillatorstyrspänníngen VC från loopfiltret, som har överföringsfunktion FM(s), definieras av: VC = Fix/ÅS) ' [VDM + VP]= FMS) ' [KDM 'Üem + VP] (10) 10 15 20 u o a ø oc a 517 967 16 där VDM är fasdetektorns utspänning, vilken är direkt proportionell (förstärkningskonstant KDM) mot fasfelet Gem. Integrering av det linjära (lutning KC) frekvenssvaret på styrspänningen VC ger oscillatorfasen, GV: K K F 9v=_š'Vc=_C_å4”(i)'[KDM'9em+V1>] (11) På liknande sätt ges fasfelet Ges mellan den sekundära referensklocksignalen och oscillatorklocksignalen av: (12) Integratom 42, Fs(s), vilken laddas av fasningsloopens fasdetektor 41 genererar fasningsspänriingen VP: G G VP = F55) ' VDs = Fs(S)'KDs9=s = FS(S)'KDS{_RÃ'__J_} (13) NRs Nvs Tillsammans ger uttrycken (11) och (13) för GV och VP: K K K K GV = J-S-IW--Fruo-flem + “S “S -FMorFko-ßes (14) Från uttryck (14) kan man se att varje loop ger ett bidrag till oscillatorfasen GV, nämligen PLL-delen som är relaterad till Gem och fasningsdelen som är relaterad till Ges. Genom att använda uttryck (9) kan den faslåsta loopens del GVM uttryckas som: KCKDM KCKDM ÛVM = SN 'FM(S)'ÛRM“ S RM vM 'FM(S)'9v (15) Behandling av fasningsdelen GVS på ett liknande sätt genom användning av uttryck (12) ger: Ûvs r KCKDS 'FM(S)'Fs(S)'9Rs “ KCKDS Rs vs 'FM (S)'Fs(S)'9v (16) ø o n . o. 517 967 17 Uttrycket för oscillatorklocksignalfasen GV kan ombildas som: GV =HM(S)'GRM +HS(S)'6RS där fasöverföringsfunktionerna HM(s) och Hs(s) för de tvâ slutna looparna, 5 huvudloopen och den underordnade loopen, bildas av kvoten av GV, och GRM respektive GRs: 1 .K_CK_1M.FM(S) N s HM(S)= RM (18) 14. 1 .EQK_DM.FM(S)+_1_.§LK_DM.FM(S).FS(S) NvM S vs S šLÄÉQIÉLFA/íßypsß) Hs= “S (19) 14. 1 .E_M.FM(S)+_I_.ÄC_ISD_M.FM(S).FS(S) NvM S vs S 10 Ett vanligt specialfall är när båda referensklocksignalerna har samma nominclla frekvens och fasdetektorerrxa är av samma typ: N = N = N fRM=fRS=fR:>{ VM vs v Nm :NRS :NR (29) KDM = Kos = KD 15 Detta förenklar fasöverföringsfunktionema HM(s) och HS(s): _1__. KQKDM. .

NR 1 1+__.I NV s FM (S) HM (S) = (21) 517 967 18 Llšilíwfip ().1=() HS= ÉIRKIÉ MS SS (22) l+~-~°~Pfl-FMts>-ll+l=sl NV s För ett välkonditionerat övergripande klockfasningssystem introducerar fasningsloopen endast en liten störning i den ursprungliga faslåsta loopens 5 fasöverföringsfunktion HM(s). Om bidraget från integratorn är litet nära kritiska punkter som skjuvfrekvensen kan analys av stabilitets och prestanda utföras på den icke-störda och fullt avkopplade faslásta loopen, dvs. vid något s=jco av intresse: NR 1+_1_.K_CI§2M.FM(S) 1 ¶2M.FM(S) 1+ FS(S) z 1 :> = = H(S) (23) V s 10 För att undersöka den kvarstående fasvridningen (förskjutningen) efter att en tillräckligt lång tid har förflutit från anbringandet av en med konstant steg införd fasningsspänning VP(0) och referensklocksignalfas 6R(0) beakta: GV* 1 K KNRM N K 'GMSH 1+ C DM p ().{1+_\M._Ä.FS(S)} NVM S Nvs KDM (24) šf-Fmsfso) + 'VP(5) 1+_I,.QM_FM(S)_[Irïtllafltïdg] NVM S Nvs KDM 15 10 15 20 | n o o co 517 967 g oo o u u o 00 v O o n o I 19 Laplacetransformer av den införda stegfunktionen: (25) Loopfiltret FM(s) i den faslåsta loopen antas ha en nollkompenserad och en ren integrator. Nära DC kan filterna således representeras som: K FM (Sflszo z 'TM (25) K.

Fs(s)=_l s Det kvarstående fasfelet eller fasförskjutningen ges av slutvärdesteoremet: lim 9V(t) = lims - GV (s) t-wo s->O (27) Vid gränsvärdet är följande sant: Ei lim S; = EL S-)0 1 + _l Kz n>o Il S (23) Sá förskjutningen av utgångsfrekvensen från den ideala nollpositionen ges av: A V1» DS lim eva) = êR + -NVS (29) t-æoo För en fasfrekvensdetektor med tre tillstånd ges förstärkningskonstanten KDS av: A V V KDS =lï>9vs(Û-*zfl'_p_'Nvs 21t V CC (30) 10 15 20 25 30 517 967 oo n O I O I G0 no 20 Följaktligen är oscillatorfasvridningen GVS på grund av den anbringade fasningsspänningen VP helt enkelt en fraktion av perioden som motsvarar kvoten mellan den anbringade fasningsspärmingen och den maximala fasdetektorspänningsnivån. Det kan således ses att fasförskjutningen enbart beror på relativa spänningsreferenser och ur styrsystemets synvinkel är en sådan strategi överlägsen och mer robust än en strategi med absolutvärdesreferens.

Fastän referensbytesproblemet har beskrivits i förhållande till en enda PLL-krets där utklocksignalen riktas in mot en reservreferensklocksignal så bör det förstås att även andra bytestillämpningar är möjliga. Det kan speciellt finnas bytestillärnpningar som innefattar en hel uppsättning faslåsta loopar, en för varje referensklocksignal närvarande i systemet, och där bytet sker mellan en huvud-PLL-krets och en reserv- PLL-krets. Till exempel kan de reservmâssiga faslåsta looparnas utklocksignaler riktas in, med hjälp av den av uppfinningen föreslagna mekanismen, mot en vald huvudreferensklocksignal eller till och med mot en imaginär målfas som kan vara en fixerad fas som inte tillhör någon av de fysiska klocksignalerna närvarande i systemet. I det senare fallet kan fasdrift på grund av upprepande byten av huvudreferens och de associerade fasningsoperationema undvikas. Målfasen kan väljas till att vara medelvärdet över alla referensklocksignaler som är i drift.

Beroende på den särskilda irnplementationen kan även den aktiva huvudklocksignalen vara eller inte vara i fas. Jitter- och avvikelseaspekter förhindrar ibland fasníng av en aktiv utklocksignal. Flankförskjutning cykel-till-cykel måste vara tillräckligt liten för att uppfylla de jitter- och avvikelsekrav som är tillämpliga på systemnivå. Till sist sätter sådana krav en övre gräns på integratorns tidskonstant i fasningsloopen.

Det bör även förstås att uppfinningen inte är begränsad till referensbytestillämpningar, och att klockfasningsmekanismen enligt uppfinningen är generellt tillämpbar för vridning av fasen hos VCO-enhetens utklocksignal till något förbestämt målfasförhållande med PLL-kretsens primära referensklocksignal. Till exempel kan en fix fasningsspänníng påföras PLL-kretsen för att erhålla ett annat 10 ø o c n o; 517 967 u oss n . o - u u a. nu 21 fasförhâllande mellan PLL-referensen och VCO-enhetens utsignal än det karakteristiska fasförhållandet (0°, 90°, __.) som ges av den särskilda fasdetektoriinplementationen. beskrivits Fastän fasningsstyrspänningen har som genererad genom en integratorfunktion bör det förstås att olika alternativ ligger till hands för fackmannen.

De utföringsformer som beskrivits ovan ges bara som exempel, och det bör inses att den föreliggande uppfinningen inte begränsas till dessa. Vidare modifieringar och förbättringar, vilka bibehåller de grundläggande underliggande principer som visas och görs anspråk på häri, ligger inom omfattningen och andemeningen för uppfinningen.

Claims (21)

l . *'-'":°.: ::': :z .':::::'.': nn nu »u n ~ n an: nu: z Hz: z n o." o. u u en _ 22 NYA PATENTKRAV

1. Ett klocksignalgenereringssystem baserat på en faslåst loop (PLL), kärmetecknat av att systemet innefattar en fasningsloop (40) som har: organ för generering av en fasningsstyrsignal i gensvar på PLL-kretsens utklocksignal/nedskalade klocksignal och en sektmdär referensklocksignal; och organ för överlagring av fasningsstyrsignalen i PLL-kretsens (10) styrloop för att tvinga styrloopen att vrida fasen på PLL-kretsens utklocksignal (VCOom), medan ett obligatoriskt faslåsningsvillkor för PLL-kretsen fortfarande väsentligen bibehålls i förhållande till en primär referensklocksignal, till den sekundära referensklocksignalens fas, varvid fasningsloopen (40) har en signifikant större tidskonstant än PLL- kretsens styrloop.

2. Det pâ en faslåst loop baserade systemet enligt patentkrav 1, kännetecknat av att fasningsstyrsignalen överlagras på utsignalen av en styrloopkomponent i PLL-kretsen.

3. Det på en faslåst loop baserade systemet enligt patentkrav 1 eller 2, kännetecknat av att fasningsstyrsignalen utgörs av en fasningsspänning (V p), och att fasvridningen för utklocksignalen definieras enbart av kvoten av fasningsspänníngen och en matningsspänning (V CC) till PLL-kretsen.

4. Det på en faslåst loop baserade systemet enligt patentkrav 1, kännetecknat av att fasningsloopen (40) innefattar: en fasdetektor (41) för mätning av fasskillnaden mellan PLL-kretsens utklocksignal/nedskalade klocksignal och den sekundära referensklocksignalen; och en integrator (42) som gensvarar på fasskillnaden för generering av fasningsstyrsignalen. n . n u oo 517 967 .. nu: 23

5. Det på en faslåst loop baserade systemet enligt patentkrav 4, kännetecknat av att fasningsstyrsignalen överlagras på utsignalen hos PLL-kretsens interna fasdetektor (1 1).

6. Det på en faslåst loop baserade systemet enligt patentkrav 5, kännetecknat av att fasningsstyrsignalen utgörs av en fasningsspänníng (VP), och överlagringsorganet innefattar organ för att av fasningsspänningen bilda en statisk offsetström (IP) som överlagras på fasdetektorns utströmmar.

7. Det på en faslåst loop baserade systemet enligt patentkrav 6, kännetecknat av att en gemensam matningsspänning (VCC) tillhandahålls för loopfiltret (12) och den interna fasdetektorn (ll) i PLL-kretsen, såväl som för fasningsloopens (40) integrator (41), och oscillatorfasvridningen definieras enbart av kvoten av fasningsspänningen (VP) och matningsspänningen (VCC).

8. Det på en faslåst loop baserade systemet enligt patentkrav 1, kännetecknat av att den sekundära referensklocksignalen är en representation av flera referensklocksignaler.

9. Ett förfarande för generering av en klocksignal med en faslåst loop (PLL), kännetecknat av att förfarandet innefattar stegen: generering av en fasningsstyrsignal genom en fasníngsloop (40) som är anordnad i förbindelse med PLL-kretsen och som har en signifikant större tidskonstant än PLL-kretsens styrloop; och överlagring av fasningsstyrsignalen i PLL-kretsens (10) styrloop i syfte att tvinga styrloopen att vrida fasen på PLL-kretsens utklocksignal (VCOW), medan ett obligatoriskt faslâsningsvillkor för PLL-kretsen fortfarande bibehålls i förhållande till en primär referensklocksignal, till fasen på en sekundär referensklocksignal. 517 967 24

10. Förfarandet för klocksignalgenerering enligt patentkrav 9, kännetecknat av att fasningsstyrsignalen genereras genom: mätning av fasskillnaden mellan PLL-kretsens (10) utklocksignal/nedskalade klocksignal och den sekundära referensklocksignalen (SREF); integrering av fasskillnaden med en integrator (42) anordnad i fasningsloopen för att således generera fasningsstyrsignalen.

11. Förfarandet för klocksignalgenerering enligt patentkrav 10, kännetecknat av att fasningsstyrsignalen överlagras på utsignalen hos PLL-kretsens interna fasdetektor (11).

12. Förfarandet för klocksignalgenerering enligt patentkrav ll, kännetecknat av att fasningsstyrsignalen utgörs av en fasningsspänning (VP), och överlagringssteget innefattar steget att av fasningsspänningen bilda en statisk offsetström (IP) som överlagras på fasdetektoms utströmmar.

13. Förfarandet för klocksignalgenerering enligt patentkrav 12, kännetecknat av att fasníngsstyrsignalen utgörs av en fasningsspänning, och oscillatorfasvridningen definieras enbart av kvoten av fasningsspänningen (VP) och en matningsspänning (Vcc) till PLL-kretsen.

14. Förfarandet för klocksignalgenerering enligt patentkrav 13, kännetecknat av att förfarandet vidare innefattar steget tillhandahållande av en gemensam matningsspänning (VCC) för loopñltret (12) och den interna fasdetektorn (11) i PLL-kretsen, såväl som för fasningsloopens (40) integrator (42).

15. Förfarandet för klocksignalgenerering enligt patentkrav 9, kännetecknat av att den sekundära referensklocksignalen är en representation av flera referensklocksignaler. . u o u uu 517 967 25

16. Ett system för klocksignalgenerering som irnplementerar byte mellan en primär referensklocksignal (MREF) och en reservreferensklocksignal (SREF), varvid systemet innefattar: en faslåst loop (PLL) som gensvarar på den primära referensklocksignalen (MREF) för generering av en utklocksignal (VCO0u,); en fasningsloop (40) som har en signifikant större tidskonstant än PLL-kretsens (10) styrloop, och innefattar: en fasdetektor (41) för mätning av fasskillnaden mellan PLL-kretsens (10) utklocksignal/nedskalade klocksignal och reservreferensklocksignalen (SREF); en filterkrets (42) som gensvarar på fasskillnaden för generering av en fasningsstyrsignal; och organ för överlagring av fasningsstyrsignalen i PLL-kretsens (10) styrloop för att tvinga styrloopen att vrida fasen på PLL-kretsens utklocksignal (VCOOW), medan ett obligatoriskt faslåsningsvillkor för PLL-kretsen fortfarande bibehålls i förhållande till den primära referensklocksignalen (MREF), till reservreferensklocksignalens (SREF) fas.

17. Systemet för klocksignalgenerering enligt patentkrav 16, vidare innefattande organ för omkoppling av PLL-kretsens referensklocksignal från den primära referensklocksignalen (MREF) till reservreferensklocksigrialen (SREF) när PLL- kretsens utklocksignal är väsentligen i fas med reservreferensklocksignalen.

18. Systemet för klocksignalgenerering enligt patentkrav 16, i vilket fasningsstyrsignalen överlagras på utklocksignalen/insigrialen av en styrloopkomponent i PLL-lcretsen

19. Systemet för klocksignalgenerering enligt patentkrav 16, i vilket fasningsstyrsignalen överlagras på utsignalen av PLL-kretsens interna fasdetektor (11). O 26

20. Systemet för klocksignalgenerering enligt patentkrav 16, i vilket fasningsstyrsignalen utgörs av en fasningsspänníng (V p), och utklocksignalens fasvridning definieras enbart av kvoten av fasningsspänningen och en matningsspämiing (VCC) till PLL-kretsen.

21. Ett klocksignalgenereringssystem baserat på en faslåst loop (PLL), kärmetecknat av att systemet innefattar: organ för överlagring av en fix fasningsspänning i PLL-kretsens (10) styrloop för att tvinga styrloopen att vrida fasen på PLL-kretsens utklocksignal (V COom), medan ett obligatoriskt faslâsningsvillkor för PLL-kretsen fortfarande väsentligen bibehålls i förhållande till en primär referensklocksignal, till ett förbestämt målfasförhållande med den primära referensklocksignalen, för att därigenom erhålla ett annat fasförhållande mellan referensklocksignalen och PLL-kretsens utklocksignal än det karakteristiska fasförhållandet.