JP2000315945A - デジタル位相ロックループ回路 - Google Patents
デジタル位相ロックループ回路Info
- Publication number
- JP2000315945A JP2000315945A JP11124839A JP12483999A JP2000315945A JP 2000315945 A JP2000315945 A JP 2000315945A JP 11124839 A JP11124839 A JP 11124839A JP 12483999 A JP12483999 A JP 12483999A JP 2000315945 A JP2000315945 A JP 2000315945A
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- output
- signal
- difference
- oscillator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001360 synchronised effect Effects 0.000 claims description 8
- 230000005526 G1 to G0 transition Effects 0.000 description 27
- 230000007704 transition Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 230000004069 differentiation Effects 0.000 description 2
- 230000007774 longterm Effects 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/14—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted
- H03L7/146—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted by using digital means for generating the oscillator control signal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 電源電圧や周囲温度が変化した場合において
も高精度なHOLD OVER機能を長期実現する。 【解決手段】 加算器22及び微分器17において、固
定周波数発振器10から出力された信号の周波数と出力
周波数との差を算出し、算出された差を記憶回路19に
記憶し、加算器32において、固定周波数発振器10か
ら出力された信号の周波数と現在の出力周波数との差
と、記憶回路19に記憶された差とを比較し、該比較結
果によって電圧制御発振器から出力される信号の周波数
を制御する。
も高精度なHOLD OVER機能を長期実現する。 【解決手段】 加算器22及び微分器17において、固
定周波数発振器10から出力された信号の周波数と出力
周波数との差を算出し、算出された差を記憶回路19に
記憶し、加算器32において、固定周波数発振器10か
ら出力された信号の周波数と現在の出力周波数との差
と、記憶回路19に記憶された差とを比較し、該比較結
果によって電圧制御発振器から出力される信号の周波数
を制御する。
Description
【0001】
【発明の属する技術分野】本発明は、デジタル位相ロッ
クループ回路に関し、特に、複数のループを有するデジ
タル位相ロックループ回路に関する。
クループ回路に関し、特に、複数のループを有するデジ
タル位相ロックループ回路に関する。
【0002】
【従来の技術】図2は、従来のデジタル位相ロックルー
プ回路の一構成例を示すブロック図である。
プ回路の一構成例を示すブロック図である。
【0003】本従来例は図2に示すように、出力信号を
分周する分周器1と、入力信号から分周器1にて分周さ
れた信号を減算し、定常位相誤差として出力する加算器
2と、加算器2から出力された定常位相誤差に定数K1
を乗算する定数乗算器3と、定数乗算器3にて定数K1
が乗算された定常位相誤差に定数K2を乗算する定数乗
算器13と、定数乗算器13にて定数K2を乗算された
定常位相誤差を積算していく積分器4と、定数乗算器3
にて定数K1が乗算された定常位相誤差と積分器4にて
積算された定常位相誤差とを加算して出力する加算器4
2と、加算器42から出力された信号をアナログ信号に
変換するアナログ変換器5と、アナログ変換器5にてア
ナログ信号に変換された信号に基づいた周波数を有する
信号を出力信号として出力する電圧制御発振器6とから
構成されており、電圧制御発振器6から出力された出力
信号が分周器1にて分周される。なお、分周器1、加算
器2、定数乗算器3、加算器42、アナログ変換器5及
び電圧制御発振器6から1次系のループが形成されてお
り、分周器1、加算器2、定数乗算器3、加算器42、
定数乗算器13、積分器4、加算器42、アナログ変換
器5及び電圧制御発振器6から2次系のループが形成さ
れている。
分周する分周器1と、入力信号から分周器1にて分周さ
れた信号を減算し、定常位相誤差として出力する加算器
2と、加算器2から出力された定常位相誤差に定数K1
を乗算する定数乗算器3と、定数乗算器3にて定数K1
が乗算された定常位相誤差に定数K2を乗算する定数乗
算器13と、定数乗算器13にて定数K2を乗算された
定常位相誤差を積算していく積分器4と、定数乗算器3
にて定数K1が乗算された定常位相誤差と積分器4にて
積算された定常位相誤差とを加算して出力する加算器4
2と、加算器42から出力された信号をアナログ信号に
変換するアナログ変換器5と、アナログ変換器5にてア
ナログ信号に変換された信号に基づいた周波数を有する
信号を出力信号として出力する電圧制御発振器6とから
構成されており、電圧制御発振器6から出力された出力
信号が分周器1にて分周される。なお、分周器1、加算
器2、定数乗算器3、加算器42、アナログ変換器5及
び電圧制御発振器6から1次系のループが形成されてお
り、分周器1、加算器2、定数乗算器3、加算器42、
定数乗算器13、積分器4、加算器42、アナログ変換
器5及び電圧制御発振器6から2次系のループが形成さ
れている。
【0004】以下に、上記のように構成されたデジタル
位相ロックループ回路の動作について説明する。
位相ロックループ回路の動作について説明する。
【0005】電圧制御発振器6から出力信号として出力
された信号は、分周器1にて1/Nに分周され加算器1
に入力される。
された信号は、分周器1にて1/Nに分周され加算器1
に入力される。
【0006】加算器2においては、分周器1にて分周さ
れた信号が入力信号から減算され、定常位相誤差として
出力される。すなわち、入力信号の周波数と電圧制御発
振器6の自走周波数の差に相当する位相誤差が加算器1
から定常位相誤差として出力される。
れた信号が入力信号から減算され、定常位相誤差として
出力される。すなわち、入力信号の周波数と電圧制御発
振器6の自走周波数の差に相当する位相誤差が加算器1
から定常位相誤差として出力される。
【0007】次に、定数乗算器3において、加算器1か
ら出力された定数位相誤差に定数K1が乗算され、定数
K1が乗算された定常位相誤差は定数乗算器13及び加
算器42に入力される。
ら出力された定数位相誤差に定数K1が乗算され、定数
K1が乗算された定常位相誤差は定数乗算器13及び加
算器42に入力される。
【0008】定数乗算器13においては、定数乗算器3
にて定数K1が乗算された定常位相誤差に定数K2が乗
算され、定数K2が乗算された定常位相誤差は積分器4
に入力される。
にて定数K1が乗算された定常位相誤差に定数K2が乗
算され、定数K2が乗算された定常位相誤差は積分器4
に入力される。
【0009】積分器4においては、定数乗算器2にて定
数K2が乗算された定常位相誤差が積算されていく。
数K2が乗算された定常位相誤差が積算されていく。
【0010】加算器42においては、定数乗算器3にて
定数K1が乗算された定常位相誤差と積分器4にて積算
された定常位相誤差とが加算され、出力される。
定数K1が乗算された定常位相誤差と積分器4にて積算
された定常位相誤差とが加算され、出力される。
【0011】加算器42から出力された信号は、アナロ
グ変換器5に入力され、アナログ変換器5においてアナ
ログ信号に変換され、電圧制御発振器6に対して出力さ
れる。
グ変換器5に入力され、アナログ変換器5においてアナ
ログ信号に変換され、電圧制御発振器6に対して出力さ
れる。
【0012】すると、電圧制御発振器6において、アナ
ログ変換器5から出力された信号に基づいた周波数を有
する信号が出力信号として出力される。
ログ変換器5から出力された信号に基づいた周波数を有
する信号が出力信号として出力される。
【0013】上述した一連のフィードバック動作によっ
て、入力信号の周波数と電圧制御発振器6の自走周波数
の差に相当する位相誤差、すなわち、加算器1から出力
される定常位相誤差が、前回のフィードバック動作にて
加算器1から出力された定常位相誤差と等しくなった場
合にループの引き込みが完了する。
て、入力信号の周波数と電圧制御発振器6の自走周波数
の差に相当する位相誤差、すなわち、加算器1から出力
される定常位相誤差が、前回のフィードバック動作にて
加算器1から出力された定常位相誤差と等しくなった場
合にループの引き込みが完了する。
【0014】ここで、伝送装置、特に、SDH(Synchr
onous Digital Hierarchy)と呼ばれる同期多重化装置
においては、同期すべきクロック源が失われた場合に、
同期していたクロック周波数を記憶しておき、その周波
数を長時間にわたり保持する(HOLD OVER機能
と呼ばれる)ことが要求されている。
onous Digital Hierarchy)と呼ばれる同期多重化装置
においては、同期すべきクロック源が失われた場合に、
同期していたクロック周波数を記憶しておき、その周波
数を長時間にわたり保持する(HOLD OVER機能
と呼ばれる)ことが要求されている。
【0015】そこで、本従来例においては、同期すべき
クロック源が失われた場合、定数乗算器3からの出力を
強制的にゼロにし、それにより、1次系及び2次系のル
ープを切断し、積分器4にて積算されている入力信号の
周波数と電圧制御発振器6の自走発振周波数との差を一
定とし、それを用いて加算器42とアナログ変換器5を
介して電圧制御発振器6から出力される信号の周波数を
一定に制御して、HOLD OVER機能を実現してい
る。
クロック源が失われた場合、定数乗算器3からの出力を
強制的にゼロにし、それにより、1次系及び2次系のル
ープを切断し、積分器4にて積算されている入力信号の
周波数と電圧制御発振器6の自走発振周波数との差を一
定とし、それを用いて加算器42とアナログ変換器5を
介して電圧制御発振器6から出力される信号の周波数を
一定に制御して、HOLD OVER機能を実現してい
る。
【0016】
【発明が解決しようとする課題】しかしながら、同期す
べきクロック源が失われた場合に上述したようにHOL
D OVER機能を実現した場合、アナログ変換器5か
ら出力されるアナログ電圧や電圧制御発振器6の自走周
波数は電源電圧の変動や周囲温度の変化により大きく変
化するため、HOLD OVER機能の長期安定度を実
現するには、それら全てのアナログ回路の電源電圧変動
誤差や周囲温度変動誤差を極めて小さなものにする必要
があり、コストアップが生じてしまうという問題点があ
る。
べきクロック源が失われた場合に上述したようにHOL
D OVER機能を実現した場合、アナログ変換器5か
ら出力されるアナログ電圧や電圧制御発振器6の自走周
波数は電源電圧の変動や周囲温度の変化により大きく変
化するため、HOLD OVER機能の長期安定度を実
現するには、それら全てのアナログ回路の電源電圧変動
誤差や周囲温度変動誤差を極めて小さなものにする必要
があり、コストアップが生じてしまうという問題点があ
る。
【0017】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、電源電圧や
周囲温度が変化した場合においても高精度なHOLD
OVER機能を長期実現することができるデジタル位相
ロックループ回路を提供することを目的とする。
する問題点に鑑みてなされたものであって、電源電圧や
周囲温度が変化した場合においても高精度なHOLD
OVER機能を長期実現することができるデジタル位相
ロックループ回路を提供することを目的とする。
【0018】
【課題を解決するための手段】上記目的を達成するため
に本発明は、位相のフィードバックを行うことにより入
力周波数と出力周波数とを一致させる第1及び第2のル
ープを有し、同期すべきクロック源が失われた場合に同
期していたクロック周波数を記憶しておき該周波数を長
期保持するデジタル位相ロックループ回路において、予
め決められた周波数と前記出力周波数とを比較し、該比
較結果を前記第1及び第2のループにおけるフィードバ
ックに用いる第3のループを有することを特徴とする。
に本発明は、位相のフィードバックを行うことにより入
力周波数と出力周波数とを一致させる第1及び第2のル
ープを有し、同期すべきクロック源が失われた場合に同
期していたクロック周波数を記憶しておき該周波数を長
期保持するデジタル位相ロックループ回路において、予
め決められた周波数と前記出力周波数とを比較し、該比
較結果を前記第1及び第2のループにおけるフィードバ
ックに用いる第3のループを有することを特徴とする。
【0019】また、前記第3のループは、予め決められ
た周波数を有する信号を出力する固定周波数発振器と、
該固定周波数発振器から出力された信号の周波数と前記
出力周波数との差を算出する算出手段と、該算出手段に
て算出された差を記憶する記憶手段と、前記固定周波数
発振器から出力された信号の周波数と現在の出力周波数
との差と、前記記憶手段に記憶された差とを比較する比
較手段と、該比較手段における比較結果に基づいた周波
数を有する信号を出力する電圧制御発振器とを有し、前
記固定周波数発振器から出力された信号の周波数と現在
の出力周波数との差と、前記記憶手段に記憶された差と
が等しくなるような制御を行うことを特徴とする。
た周波数を有する信号を出力する固定周波数発振器と、
該固定周波数発振器から出力された信号の周波数と前記
出力周波数との差を算出する算出手段と、該算出手段に
て算出された差を記憶する記憶手段と、前記固定周波数
発振器から出力された信号の周波数と現在の出力周波数
との差と、前記記憶手段に記憶された差とを比較する比
較手段と、該比較手段における比較結果に基づいた周波
数を有する信号を出力する電圧制御発振器とを有し、前
記固定周波数発振器から出力された信号の周波数と現在
の出力周波数との差と、前記記憶手段に記憶された差と
が等しくなるような制御を行うことを特徴とする。
【0020】また、前記算出手段には、前記固定周波数
発振器から出力された信号を分周した信号と前記出力周
波数が分周された信号とが入力され、該入力に基づい
て、前記固定周波数発振器から出力された信号の周波数
と前記出力周波数との差を算との差が算出されることを
特徴とする。
発振器から出力された信号を分周した信号と前記出力周
波数が分周された信号とが入力され、該入力に基づい
て、前記固定周波数発振器から出力された信号の周波数
と前記出力周波数との差を算との差が算出されることを
特徴とする。
【0021】また、前記算出手段は、前記出力周波数か
ら前記固定周波数発振器から出力された信号の周波数を
減算出する加算器と、該加算器から出力された信号を微
分することにより前記出力周波数と前記固定周波数発振
器から出力された信号の周波数との差を算出する微分器
とからなることを特徴とする。
ら前記固定周波数発振器から出力された信号の周波数を
減算出する加算器と、該加算器から出力された信号を微
分することにより前記出力周波数と前記固定周波数発振
器から出力された信号の周波数との差を算出する微分器
とからなることを特徴とする。
【0022】また、前記第3のループは、前記微分器に
て算出された周波数の差の平均値を算出する平均値算出
手段を有し、前記記憶手段には、前記平均値算出手段に
て算出された平均値が記憶され、前記比較手段は、前記
固定周波数発振器から出力された信号の周波数と現在の
出力周波数との差の平均値と、前記記憶手段に記憶され
た平均値とを比較することを特徴とする。
て算出された周波数の差の平均値を算出する平均値算出
手段を有し、前記記憶手段には、前記平均値算出手段に
て算出された平均値が記憶され、前記比較手段は、前記
固定周波数発振器から出力された信号の周波数と現在の
出力周波数との差の平均値と、前記記憶手段に記憶され
た平均値とを比較することを特徴とする。
【0023】また、前記平均値算出手段は、ローパスフ
ィルタであることを特徴とする。
ィルタであることを特徴とする。
【0024】(作用)上記のように構成された本発明に
おいては、第3のループ内の算出手段において、固定周
波数発振器から出力された信号の周波数と出力周波数と
の差が算出され、算出された差が記憶手段に記憶され、
比較手段において、固定周波数発振器から出力された信
号の周波数と現在の出力周波数との差と、記憶手段に記
憶された差とが比較され、該比較結果に基づいた周波数
を有する信号が電圧制御発振器から出力され、それによ
り、固定周波数発振器から出力された信号の周波数と現
在の出力周波数との差と、記憶手段に記憶された差とが
等しくなるように制御される。
おいては、第3のループ内の算出手段において、固定周
波数発振器から出力された信号の周波数と出力周波数と
の差が算出され、算出された差が記憶手段に記憶され、
比較手段において、固定周波数発振器から出力された信
号の周波数と現在の出力周波数との差と、記憶手段に記
憶された差とが比較され、該比較結果に基づいた周波数
を有する信号が電圧制御発振器から出力され、それによ
り、固定周波数発振器から出力された信号の周波数と現
在の出力周波数との差と、記憶手段に記憶された差とが
等しくなるように制御される。
【0025】このように、HOLD OVER遷移時に
動作する第3のループを新たに設けることで、HOLD
OVER動作の長期安定度の向上が図られる。
動作する第3のループを新たに設けることで、HOLD
OVER動作の長期安定度の向上が図られる。
【0026】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【0027】図1は、本発明のデジタル位相ロックルー
プ回路の実施の一形態を示すブロック図である。
プ回路の実施の一形態を示すブロック図である。
【0028】本形態は図1に示すように、出力信号を分
周する分周器1,11と、入力信号から分周器1にて分
周された信号を減算し、定常位相誤差として出力する加
算器2と、加算器2から出力された定常位相誤差に定数
K1を乗算する定数乗算器3と、定数乗算器3にて定数
K1が乗算された定常位相誤差に定数K2を乗算する定
数乗算器13と、定数乗算器13にて定数K2を乗算さ
れた定常位相誤差を積算していく積分器4と、予め決め
られた周波数を有する信号を出力する固定周波数発振器
10と、固定周波数発振器10から出力された信号を分
周する分周器21と、分周器11にて分周された信号か
ら分周器21にて分周された信号を減算して出力する算
出手段である加算器22と、加算器22から出力された
信号を微分することにより出力信号の周波数と固定周波
数発振器10から出力された信号の周波数との差を算出
する、加算器22とともに算出手段となる微分器17
と、微分器17にて算出された周波数の差の平均値を算
出する平均値算出手段であるローパスフィルタ18と、
ローパスフィルタ18にて算出された平均値をラッチ出
力する記憶回路19と、記憶回路19からラッチ出力さ
れた信号からローパスフィルタから出力された信号を減
算して出力する比較手段である加算器32と、加算器3
2から出力された信号に定数K3を乗算する定数乗算器
23と、定数乗算器23にて定数K3が乗算された信号
を積算していく積分器14と、定数乗算器3にて定数K
1が乗算された定常位相誤差と積分器4にて積算された
定常位相誤差と積分器14にて積算された信号とを加算
して出力する加算器12と、加算器12から出力された
信号をアナログ信号に変換するアナログ変換器5と、ア
ナログ変換器5にてアナログ信号に変換された信号に基
づいた周波数を有する信号を出力信号として出力する電
圧制御発振器6とから構成されており、電圧制御発振器
6から出力された出力信号が分周器1,11にて分周さ
れる。なお、分周器1、加算器2、定数乗算器3、加算
器12、アナログ変換器5及び電圧制御発振器6から1
次系のループが形成されており、分周器1、加算器2、
定数乗算器3、加算器12、定数乗算器13、積分器
4、加算器12、アナログ変換器5及び電圧制御発振器
6から2次系のループが形成されており、分周器11,
21、固定周波数発振器10、加算器22、微分器1
7、ローパスフィルタ18、記憶回路19、加算器3
2、定数乗算器23、積分器14、加算器12、アナロ
グ変換器5及び電圧制御発振器6から3次系のループが
形成されている。
周する分周器1,11と、入力信号から分周器1にて分
周された信号を減算し、定常位相誤差として出力する加
算器2と、加算器2から出力された定常位相誤差に定数
K1を乗算する定数乗算器3と、定数乗算器3にて定数
K1が乗算された定常位相誤差に定数K2を乗算する定
数乗算器13と、定数乗算器13にて定数K2を乗算さ
れた定常位相誤差を積算していく積分器4と、予め決め
られた周波数を有する信号を出力する固定周波数発振器
10と、固定周波数発振器10から出力された信号を分
周する分周器21と、分周器11にて分周された信号か
ら分周器21にて分周された信号を減算して出力する算
出手段である加算器22と、加算器22から出力された
信号を微分することにより出力信号の周波数と固定周波
数発振器10から出力された信号の周波数との差を算出
する、加算器22とともに算出手段となる微分器17
と、微分器17にて算出された周波数の差の平均値を算
出する平均値算出手段であるローパスフィルタ18と、
ローパスフィルタ18にて算出された平均値をラッチ出
力する記憶回路19と、記憶回路19からラッチ出力さ
れた信号からローパスフィルタから出力された信号を減
算して出力する比較手段である加算器32と、加算器3
2から出力された信号に定数K3を乗算する定数乗算器
23と、定数乗算器23にて定数K3が乗算された信号
を積算していく積分器14と、定数乗算器3にて定数K
1が乗算された定常位相誤差と積分器4にて積算された
定常位相誤差と積分器14にて積算された信号とを加算
して出力する加算器12と、加算器12から出力された
信号をアナログ信号に変換するアナログ変換器5と、ア
ナログ変換器5にてアナログ信号に変換された信号に基
づいた周波数を有する信号を出力信号として出力する電
圧制御発振器6とから構成されており、電圧制御発振器
6から出力された出力信号が分周器1,11にて分周さ
れる。なお、分周器1、加算器2、定数乗算器3、加算
器12、アナログ変換器5及び電圧制御発振器6から1
次系のループが形成されており、分周器1、加算器2、
定数乗算器3、加算器12、定数乗算器13、積分器
4、加算器12、アナログ変換器5及び電圧制御発振器
6から2次系のループが形成されており、分周器11,
21、固定周波数発振器10、加算器22、微分器1
7、ローパスフィルタ18、記憶回路19、加算器3
2、定数乗算器23、積分器14、加算器12、アナロ
グ変換器5及び電圧制御発振器6から3次系のループが
形成されている。
【0029】以下に、上記のように構成されたデジタル
位相ロックループ回路の動作について説明する。
位相ロックループ回路の動作について説明する。
【0030】電圧制御発振器6から出力信号として出力
された信号は、分周器1にて1/Nに分周され加算器1
に入力される。
された信号は、分周器1にて1/Nに分周され加算器1
に入力される。
【0031】加算器2においては、分周器1にて分周さ
れた信号が入力信号から減算され、定常位相誤差として
出力される。すなわち、入力信号の周波数と電圧制御発
振器6の自走周波数の差に相当する位相誤差が加算器1
から定常位相誤差として出力される。
れた信号が入力信号から減算され、定常位相誤差として
出力される。すなわち、入力信号の周波数と電圧制御発
振器6の自走周波数の差に相当する位相誤差が加算器1
から定常位相誤差として出力される。
【0032】次に、定数乗算器3において、加算器1か
ら出力された定数位相誤差に定数K1が乗算され、定数
K1が乗算された定常位相誤差は定数乗算器13及び加
算器12に入力される。
ら出力された定数位相誤差に定数K1が乗算され、定数
K1が乗算された定常位相誤差は定数乗算器13及び加
算器12に入力される。
【0033】定数乗算器13においては、定数乗算器3
にて定数K1が乗算された定常位相誤差に定数K2が乗
算され、定数K2が乗算された定常位相誤差は積分器4
に入力される。
にて定数K1が乗算された定常位相誤差に定数K2が乗
算され、定数K2が乗算された定常位相誤差は積分器4
に入力される。
【0034】積分器4においては、定数乗算器2にて定
数K2が乗算された定常位相誤差が積算されていく。
数K2が乗算された定常位相誤差が積算されていく。
【0035】また、電圧制御発振器6から出力信号とし
て出力された信号は、分周器11にも入力され、分周器
11にて1/Mに分周され加算器22に入力される。
て出力された信号は、分周器11にも入力され、分周器
11にて1/Mに分周され加算器22に入力される。
【0036】また、固定周波数発振器10から出力され
た信号は、分周器21にて1/Kに分周され加算器22
に入力される。
た信号は、分周器21にて1/Kに分周され加算器22
に入力される。
【0037】加算器22においては、分周器22にて分
周された信号から分周器21にて分周された信号が減算
され、減算結果が出力される。
周された信号から分周器21にて分周された信号が減算
され、減算結果が出力される。
【0038】加算器22における減算結果は微分器17
に入力され、微分器17において微分される。ここで、
微分器17における微分結果は、出力信号の周波数と固
定周波数発振器10から出力された信号の周波数との差
となる。
に入力され、微分器17において微分される。ここで、
微分器17における微分結果は、出力信号の周波数と固
定周波数発振器10から出力された信号の周波数との差
となる。
【0039】微分器17における微分結果はローパスフ
ィルタ18に入力され、ローパスフィルタ18におい
て、出力信号の周波数と固定周波数発振器10から出力
された信号の周波数との差の平均値が算出される。
ィルタ18に入力され、ローパスフィルタ18におい
て、出力信号の周波数と固定周波数発振器10から出力
された信号の周波数との差の平均値が算出される。
【0040】ローパスフィルタ18にて算出された平均
値は記憶回路19及び加算器32に入力され、記憶回路
19において、入力された平均値が一時記憶される。
値は記憶回路19及び加算器32に入力され、記憶回路
19において、入力された平均値が一時記憶される。
【0041】その後、加算器32において、記憶回路1
9にて一時記憶された平均値からローパスフィルタ18
から出力された平均値が減算され、減算結果が出力され
る。
9にて一時記憶された平均値からローパスフィルタ18
から出力された平均値が減算され、減算結果が出力され
る。
【0042】加算器32における減算結果は、定数乗算
器23に入力され、定数乗算器23において、定数K3
が乗算される。
器23に入力され、定数乗算器23において、定数K3
が乗算される。
【0043】定数乗算器23にて定数K3が乗算された
信号は積分器14に入力され、積分器14にて積算され
ていく。
信号は積分器14に入力され、積分器14にて積算され
ていく。
【0044】加算器12においては、定数乗算器3にて
定数K1が乗算された定常位相誤差と積分器4にて積算
された定常位相誤差と積分器14にて積算された信号が
加算され、出力される。
定数K1が乗算された定常位相誤差と積分器4にて積算
された定常位相誤差と積分器14にて積算された信号が
加算され、出力される。
【0045】加算器12から出力された信号は、アナロ
グ変換器5に入力され、アナログ変換器5においてアナ
ログ信号に変換され、電圧制御発振器6に対して出力さ
れる。
グ変換器5に入力され、アナログ変換器5においてアナ
ログ信号に変換され、電圧制御発振器6に対して出力さ
れる。
【0046】すると、電圧制御発振器6において、アナ
ログ変換器5から出力された信号に基づいた周波数を有
する信号が出力信号として出力される。
ログ変換器5から出力された信号に基づいた周波数を有
する信号が出力信号として出力される。
【0047】上述した一連のフィードバック動作によっ
て、入力信号の周波数と電圧制御発振器6の自走周波数
の差に相当する位相誤差、すなわち、加算器1から出力
される定常位相誤差が、前回のフィードバック動作にて
加算器1から出力された定常位相誤差と等しくなった場
合にループの引き込みが完了する。
て、入力信号の周波数と電圧制御発振器6の自走周波数
の差に相当する位相誤差、すなわち、加算器1から出力
される定常位相誤差が、前回のフィードバック動作にて
加算器1から出力された定常位相誤差と等しくなった場
合にループの引き込みが完了する。
【0048】ここで、HOLD OVERに遷移した場
合、定数乗算器3からの出力をゼロに強制的に固定する
ことで、第1のループと第2のループは切断され、それ
により、積分器4にて積算された入力信号の周波数と電
圧制御発振器6の自走発振周波数との差が一定となり、
HOLD OVER時の初期周波数安定が図れる。
合、定数乗算器3からの出力をゼロに強制的に固定する
ことで、第1のループと第2のループは切断され、それ
により、積分器4にて積算された入力信号の周波数と電
圧制御発振器6の自走発振周波数との差が一定となり、
HOLD OVER時の初期周波数安定が図れる。
【0049】一方、記憶回路19において、ローパスフ
ィルタ18から出力された信号の記憶を停止することに
より、HOLD OVERに遷移する直前における出力
信号の周波数と固定周波数発振器10から出力される信
号の周波数との差が記憶回路19に記憶される。これに
より、新たに第3のループが発生する。
ィルタ18から出力された信号の記憶を停止することに
より、HOLD OVERに遷移する直前における出力
信号の周波数と固定周波数発振器10から出力される信
号の周波数との差が記憶回路19に記憶される。これに
より、新たに第3のループが発生する。
【0050】第3のループを形成する加算器32におい
ては、ローパスフィルタ18にて算出された周波数差の
平均値と記憶回路19に記憶されているHOLD OV
ERに遷移する直前の周波数差とが比較される。
ては、ローパスフィルタ18にて算出された周波数差の
平均値と記憶回路19に記憶されているHOLD OV
ERに遷移する直前の周波数差とが比較される。
【0051】加算器32の出力は、HOLD OVER
遷移前の出力信号と遷移後の出力信号との周波数差とな
って現れ、その周波数差が定数乗算器3において定数K
3と乗算され、積分器14にて積算されていく。
遷移前の出力信号と遷移後の出力信号との周波数差とな
って現れ、その周波数差が定数乗算器3において定数K
3と乗算され、積分器14にて積算されていく。
【0052】積分器14にて積算された周波数差は、加
算器12において積分器4にて積算された信号と加算さ
れ、アナログ変換器5にてアナログ電圧に変換される。
算器12において積分器4にて積算された信号と加算さ
れ、アナログ変換器5にてアナログ電圧に変換される。
【0053】その後、電圧制御発振器6において、アナ
ログ変換器5にてアナログ電圧に変換された信号に基づ
いて、記憶回路19に記憶されているHOLD OVE
R前の出力信号の周波数と固定周波数発振器10から出
力された信号の周波数の差に出力信号の周波数を合わせ
るように制御が行われる。
ログ変換器5にてアナログ電圧に変換された信号に基づ
いて、記憶回路19に記憶されているHOLD OVE
R前の出力信号の周波数と固定周波数発振器10から出
力された信号の周波数の差に出力信号の周波数を合わせ
るように制御が行われる。
【0054】
【発明の効果】以上説明したように本発明においては、
第3のループにおいて、HOLD OVER遷移後の出
力信号と固定周波数発振器の周波数差が、記憶手段に記
憶されたHOLD OVER遷移前の出力信号と固定周
波数発振器の周波数差と同じになるように制御されるた
め、HOLD OVERに遷移した時に、第3のループ
により出力信号の周波数を制御することができる。
第3のループにおいて、HOLD OVER遷移後の出
力信号と固定周波数発振器の周波数差が、記憶手段に記
憶されたHOLD OVER遷移前の出力信号と固定周
波数発振器の周波数差と同じになるように制御されるた
め、HOLD OVERに遷移した時に、第3のループ
により出力信号の周波数を制御することができる。
【0055】それにより、固定周波数発振器を高安定な
ものにするだけで、容易に電源電圧変動や周囲温度の変
化による電圧制御発振器の自走周波数の変化等の回路の
誤差に影響されることなく、高精度なHOLD OVE
R長期安定度を実現することができる。
ものにするだけで、容易に電源電圧変動や周囲温度の変
化による電圧制御発振器の自走周波数の変化等の回路の
誤差に影響されることなく、高精度なHOLD OVE
R長期安定度を実現することができる。
【図1】本発明のデジタル位相ロックループ回路の実施
の一形態を示すブロック図である。
の一形態を示すブロック図である。
【図2】従来のデジタル位相ロックループ回路の一構成
例を示すブロック図である。
例を示すブロック図である。
1,11,21 分周器 2,12,22,32 加算器 3,13,23 定数乗算器 4,14 積分器 5 アナログ変換器 6 電圧制御発振器 10 固定周波数発振器 17 微分器 18 ローパスフィルタ 19 記憶回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 康弘 宮城県黒川郡大和町吉岡字雷神2番地 宮 城日本電気株式会社内 Fターム(参考) 5J106 AA05 CC01 CC15 CC38 CC46 CC52 DD02 DD03 DD12 DD13 DD33 DD35 FF09 KK05 KK13 KK14
Claims (6)
- 【請求項1】 位相のフィードバックを行うことにより
入力周波数と出力周波数とを一致させる第1及び第2の
ループを有し、同期すべきクロック源が失われた場合に
同期していたクロック周波数を記憶しておき該周波数を
長期保持するデジタル位相ロックループ回路において、 予め決められた周波数と前記出力周波数とを比較し、該
比較結果を前記第1及び第2のループにおけるフィード
バックに用いる第3のループを有することを特徴とする
デジタル位相ロックループ回路。 - 【請求項2】 請求項1に記載のデジタル位相ロックル
ープ回路において、 前記第3のループは、 予め決められた周波数を有する信号を出力する固定周波
数発振器と、 該固定周波数発振器から出力された信号の周波数と前記
出力周波数との差を算出する算出手段と、 該算出手段にて算出された差を記憶する記憶手段と、 前記固定周波数発振器から出力された信号の周波数と現
在の出力周波数との差と、前記記憶手段に記憶された差
とを比較する比較手段と、 該比較手段における比較結果に基づいた周波数を有する
信号を出力する電圧制御発振器とを有し、 前記固定周波数発振器から出力された信号の周波数と現
在の出力周波数との差と、前記記憶手段に記憶された差
とが等しくなるような制御を行うことを特徴とするデジ
タル位相ロックループ回路。 - 【請求項3】 請求項2に記載の位相ロックループ回路
において、 前記算出手段には、前記固定周波数発振器から出力され
た信号を分周した信号と前記出力周波数が分周された信
号とが入力され、該入力に基づいて、前記固定周波数発
振器から出力された信号の周波数と前記出力周波数との
差を算との差が算出されることを特徴とするデジタル位
相ロックループ回路。 - 【請求項4】 請求項3に記載の位相ロックループ回路
において、 前記算出手段は、 前記出力周波数から前記固定周波数発振器から出力され
た信号の周波数を減算出する加算器と、 該加算器から出力された信号を微分することにより前記
出力周波数と前記固定周波数発振器から出力された信号
の周波数との差を算出する微分器とからなることを特徴
とするデジタル位相ロックループ回路。 - 【請求項5】 請求項4に記載のデジタル位相ロックル
ープ回路において、 前記第3のループは、 前記微分器にて算出された周波数の差の平均値を算出す
る平均値算出手段を有し、 前記記憶手段には、前記平均値算出手段にて算出された
平均値が記憶され、 前記比較手段は、前記固定周波数発振器から出力された
信号の周波数と現在の出力周波数との差の平均値と、前
記記憶手段に記憶された平均値とを比較することを特徴
とするデジタル位相ロックループ回路。 - 【請求項6】 請求項5に記載のデジタル位相ロックル
ープ回路において、 前記平均値算出手段は、ローパスフィルタであることを
特徴とするデジタル位相ロックループ回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11124839A JP2000315945A (ja) | 1999-04-30 | 1999-04-30 | デジタル位相ロックループ回路 |
CNB001061437A CN1166061C (zh) | 1999-04-30 | 2000-04-26 | 数字锁相环电路 |
US09/560,144 US6384650B1 (en) | 1999-04-30 | 2000-04-28 | Digital phase locked loop circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11124839A JP2000315945A (ja) | 1999-04-30 | 1999-04-30 | デジタル位相ロックループ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000315945A true JP2000315945A (ja) | 2000-11-14 |
Family
ID=14895378
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11124839A Pending JP2000315945A (ja) | 1999-04-30 | 1999-04-30 | デジタル位相ロックループ回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6384650B1 (ja) |
JP (1) | JP2000315945A (ja) |
CN (1) | CN1166061C (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010273299A (ja) * | 2009-05-25 | 2010-12-02 | Furuno Electric Co Ltd | 基準周波数発生装置 |
WO2016027945A1 (ko) * | 2014-08-19 | 2016-02-25 | 부경대학교 산학협력단 | 복수의 부궤환 루프를 구비한 위상고정루프 장치 |
KR20160093953A (ko) * | 2015-01-30 | 2016-08-09 | 부경대학교 산학협력단 | 복수의 부궤환 루프를 구비한 위상고정루프 장치 및 디지털 위상고정루프 장치 |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7170963B2 (en) * | 2003-01-15 | 2007-01-30 | Nano Silicon Pte. Ltd. | Clock recovery method by phase selection |
CN1332287C (zh) * | 2003-12-17 | 2007-08-15 | 威盛电子股份有限公司 | 电源管理的频率电压装置及频率电压控制的方法 |
DE102004006995B4 (de) * | 2004-02-12 | 2007-05-31 | Infineon Technologies Ag | Digitaler Phasenregelkreis für Sub-µ-Technologien |
US8193866B2 (en) * | 2007-10-16 | 2012-06-05 | Mediatek Inc. | All-digital phase-locked loop |
JP5606400B2 (ja) * | 2011-06-16 | 2014-10-15 | 株式会社東芝 | 信号生成回路、レーダー装置 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0770995B2 (ja) | 1989-03-14 | 1995-07-31 | 富士通株式会社 | 位相同期ループ |
JPH0590961A (ja) | 1991-09-30 | 1993-04-09 | Nec Corp | Pll回路 |
JP2808967B2 (ja) | 1992-02-28 | 1998-10-08 | 日本電気株式会社 | クロックホールドオーバ回路 |
JPH06132819A (ja) | 1992-10-19 | 1994-05-13 | Nec Corp | Pll回路 |
JPH0863893A (ja) * | 1994-08-25 | 1996-03-08 | Canon Inc | クロック発生装置 |
US6114261A (en) * | 1996-04-15 | 2000-09-05 | Ato Findley, Inc. | Nonwoven absorbent article containing an emollient resistant polybutylene-based hot melt adhesive |
JP3212942B2 (ja) * | 1998-04-24 | 2001-09-25 | 日本電気株式会社 | Pll(位相ロックループ)回路 |
-
1999
- 1999-04-30 JP JP11124839A patent/JP2000315945A/ja active Pending
-
2000
- 2000-04-26 CN CNB001061437A patent/CN1166061C/zh not_active Expired - Fee Related
- 2000-04-28 US US09/560,144 patent/US6384650B1/en not_active Expired - Fee Related
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010273299A (ja) * | 2009-05-25 | 2010-12-02 | Furuno Electric Co Ltd | 基準周波数発生装置 |
WO2016027945A1 (ko) * | 2014-08-19 | 2016-02-25 | 부경대학교 산학협력단 | 복수의 부궤환 루프를 구비한 위상고정루프 장치 |
KR20160022071A (ko) * | 2014-08-19 | 2016-02-29 | 부경대학교 산학협력단 | 복수의 부궤환 루프를 구비한 위상고정루프 장치 |
KR101664796B1 (ko) | 2014-08-19 | 2016-10-11 | 부경대학교 산학협력단 | 복수의 부궤환 루프를 구비한 위상고정루프 장치 |
KR20160093953A (ko) * | 2015-01-30 | 2016-08-09 | 부경대학교 산학협력단 | 복수의 부궤환 루프를 구비한 위상고정루프 장치 및 디지털 위상고정루프 장치 |
KR101667652B1 (ko) | 2015-01-30 | 2016-10-19 | 부경대학교 산학협력단 | 복수의 부궤환 루프를 구비한 위상고정루프 장치 및 디지털 위상고정루프 장치 |
Also Published As
Publication number | Publication date |
---|---|
US6384650B1 (en) | 2002-05-07 |
CN1272723A (zh) | 2000-11-08 |
CN1166061C (zh) | 2004-09-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101737808B1 (ko) | 동작 환경에 둔감한 지터 특성을 가지는 디지털 위상고정루프 | |
US7126429B2 (en) | Digital phase locked loop with selectable normal or fast-locking capability | |
JP4094851B2 (ja) | Pll回路 | |
CA2125443C (en) | Digitally controlled fractional frequency synthesizer | |
US7330057B2 (en) | DPLL circuit having holdover function | |
JPH0795072A (ja) | 位相同期発振回路 | |
JP2518148B2 (ja) | クロック従属同期方法 | |
CN112134558A (zh) | 具有锁频环的全数字锁相环(adpll) | |
JP2000315945A (ja) | デジタル位相ロックループ回路 | |
US8885788B1 (en) | Reducing settling time in phase-locked loops | |
JPH1168557A (ja) | 基準周波数発生装置 | |
JP2616701B2 (ja) | クロック従属同期装置の高速引込み制御回路 | |
US6144261A (en) | Method of stabilizing holdover of a PLL circuit | |
US10234895B2 (en) | Clock synthesizer with hitless reference switching and frequency stabilization | |
JPH0795053A (ja) | 周波数同期回路 | |
JP4546343B2 (ja) | デジタルpll回路およびその同期制御方法 | |
EP1265365A2 (en) | Frequency synchronous apparatus and frequency synchronous control method | |
JPH10322198A (ja) | フェーズロックドループ回路 | |
JP2963552B2 (ja) | 周波数シンセサイザ | |
JP2007295027A (ja) | スペクトラム拡散クロックジェネレータ | |
JP2776725B2 (ja) | 周波数シンセサイザ | |
JP3144497B2 (ja) | 周波数シンセサイザ | |
JP2000241524A (ja) | デジタルプロセッシングpll | |
US20230122081A1 (en) | Fast switching of output frequency of a phase locked loop (pll) | |
JPH03263922A (ja) | 位相同期発振器 |