CN1166061C - 数字锁相环电路 - Google Patents

Abstract

提供一个数字PLL电路，即使在电源电压或者环境温度变化时也能够实现高精度保持功能。该数字PLL电路提供第一，第二和第三环路。在第三环路中，加法器和微分器计算固定频率振荡器输出信号的频率与输出频率之间的差值，而存储电路保存在加法器和微分器计算的差值，而另一个加法器用存储电路中存储的差值与固定频率振荡器输出信号的频率和当前输出频率之间的差值来比较。以及由这个比较结果来控制压控振荡器(VCO)输出信号的频率。

Description

数字锁相环电路

技术领域

本发明涉及到一种数字锁相环电路(PLL)，尤其是，具有一组环路的数字锁相环电路。

背景技术

图1是一个显示一种常规数字PLL电路结构的方框图。该常规数字PLL电路由下面一些部件组成：一个分频输出信号频率的分频器1，一个加法器2，其从一个输入信号中减去在分频器1分频的输出信号并且输出该相减信号作为一个稳定相位差，一个用常数K1乘上从加法器2输出的稳定相位差的常数乘法器3，一个常数乘法器13，其用常数K2乘上在常数乘法器3与常数K1相乘的稳定相位差，一个积分在常数乘法器13与常数K2相乘的稳定相位差的积分器4，一个加法器42，其将在常数乘法器3与常数K1相乘的稳定相位差与在积分器4积分的稳定相位差相加并且输出该相加的结果，一个数字/模拟变换器(DAC)5，其变换从加法器42输出的数字信号到一个模拟信号，和一个压控振荡器(VCO)6，其根据在DAC5变换模拟信号输出一个频率信号，和从VCO6输出的输出信号频率分频在分频器1。在这个结构中，第一环路由分频器1，加法器2，常数乘法器3，加法器42，DAC5和VCO6构成，而第二环电路由分频器1，加法器2，常数乘法器3，常数乘法器13，积分器4，加法器42，DAC5和VCO6构成。

接下来，将描述这个常规数字PLL电路的工作。首先，从VCO6输出的一个信号频率在分频器1进行1/N分频并且这个分频的信号输入到加法器2。

在加法器2中，这个在分频器1分频的信号与一个输入信号相减并且该相减的结果被作为一个稳定的相位差输出。即，一个对应输入信号的频率与VCO6的自由振荡频率之间差别的相位差是作为稳定相位差从加法器2输出的。

在常数乘法器3中，从加法器2输出的稳定相位差用一个常数K1来乘，并且这个乘以常数K1的稳定相位差输出到常数乘法器13和加法器42。

在常数乘法器13中，这个由常数K1在常数乘法器3乘过的稳定相位差与常数K2相乘，并且该常数K2乘过的稳定相位差输出给积分器4。

在积分器4中，这个在常数乘法器13用常数K2乘过的稳定相位差被积分。

在积分器42中，这个在常数乘法器3用常数K1乘过的稳定相位差和在积分器4积分过的稳定相位差相加并且输出该相加的结果。

从积分器42输出的数字信号输入到DAC5，输入到DAC5的数字信号被变换为一个模拟信号，并且该变换的模拟信号被输入给VCO6。

在VCO6中，一个具有依据DAC5输出信号频率的信号作为一个输出信号输出。

通过上面所述一系列反馈工作，当一个对应于输入信号的频率与VCO6的自由振荡频率之间差别的相位差，即，从加法器2输出的稳定相位差变成等于在前面的反馈工作从加法器2输出的稳定相位差时，该频率被引入这些环电路并且相位被锁定。

在发射设备中，尤其是在一种称为同步数字分级结构(SDH)使用的同步多路复用器中，如果一个要同步的时钟源失去，就需要存储一个同步时钟频率并且长时间地保持该同步时钟频率。这个功能被称作保持功能。

在这个常规的例子中，当要同步的时钟源失去时，常数乘法器3的输出被强制为零。于是，第一与第二环电路两者都被切断，而在积分器4积分的信号频率与VCO6的自由振荡频率之间的差被处理为一个常数，并且通过利用这个被处理为常数的差，通过积分器2和DAC5从VCO6输出的信号频率被控制为一个常数，从而实现保持功能。

然而，如果一个要同步的时钟源失去并且上述保持功能使其工作，从DAC5输出的模拟电压和VCO6的自由振荡频率由电源电压的变化或者周围环境温度的变化而大大地改变。因此，为了使得保持功能长时间稳定工作，电源电压的变化或者环境温度的变化必须尽可能地小，而存在的问题使要解决这个问题的费用变的大了。

发明内容

本发明的目的是提供一种即使在电源电压波动和环境温度变化时也能够实现高精度保持功能的数字锁相环(PLL)电路。

根据本发明用于达到上述目的的一个方面，在数字PLL电路，其提供通过输出频率相位的反馈作用使得输入频率和输出频率相等的第一和一个第二环路，并且在这种状态下，万一要同步的时钟源失去同步时，同步的时钟频率被存储并且长时间地保持，该数字PLL电路提供一个第三环路，该第三环路把所述的输出频率与预定常数频率进行比较并且利用比较结果用于在所述第一和第二环路的反馈工作，

所述第三环电路提供输出有预定不变频率的固定频率振荡器，用于计算所述固定频率振荡器输出信号的所述频率与所述输出频率之间的差的计算装置，用于存储在所述计算装置计算的差的存储装置，  用于将所述存储装置中存储的差值与从所述固定频率振荡器输出信号的频率和当前输出频率之间的差值进行比较的比较装置，以及根据在所述比较装置比较的结果输出具有一个频率信号的电压控制振荡器(VCO)。然后实现控制以至于使所述固定频率振荡器输出的信号频率和当前输出频率之间的差值与存储在所述存储装置中的所述差值相等。

根据本发明的第二个方面，所述计算装置，对从所述固定频率振荡器输出的信号频率的频率进行分频并且输入被分频的所述输出频率的频率信号，根据所述输入信号计算从所述固定频率振荡器输出的信号频率和所述输出频率之间的差值。

根据本发明的第三个方面，所述计算装置提供一个从所述输出频率减去所述固定频率振荡器输出的信号频率的频率的加法器，一个计算所述固定频率振荡器输出的信号频率和对所述加法器输出的所述信号应用微分运算的所述输出频率之间的差值的微分器。

根据本发明的第四个方面，所述第三环路提供一个用于计算在所述微分器计算的频率差值的平均值的平均值计算装置。所述存储装置存储在所述平均值计算装置计算的所述平均值，所述比较装置用存储在所述存储装置中的所述平均值比较所述固定频率振荡器输出的信号频率的频率与所述输出频率之间差值的平均值。

根据本发明的第五个方面，所述平均值计算装置是一个低通滤波器。

根据本发明的结构，在所述第三环路中的所述计算装置，计算所述固定频率振荡器输出的信号频率的频率与所述输出频率之间的差值，以及该计算的差值被存储在所述存储装置中。然后在所述比较装置中，比较所述固定频率振荡器输出的信号频率的频率和所述当前输出频率之间差值以及存储在所述存储装置中的差值，根据所述比较结果从所述VCO输出一个频率信号。以这种方式，控制所述固定频率振荡器输出的信号频率的频率和所述输出频率之间差值以及存储在所述存储装置中的差值，使它们相等。

在本发明中，提供所述第三环路，该第三环路工作在操作转换到保持功能的时间，因此改善保持功能对长周期时间是稳定的。

附图说明

本发明的目的与特点从下面参照附图的详细描述中将更明显。

图1是一个显示常规数字PLL电路结构的方框图；

图2是一个显示本发明的数字PLL电路结构的方框图。

具体实施方式

现在参照附图，详细地描述本发明的实施例。图2是一个显示本发明的数字PLL电路结构的方框图。

如图2所示，本发明的数字PLL电路由下面一些部分组成，分频输出信号频率的分频器1和11，一个加法器2，它从一个输入信号中减去在分频器1分频的输出信号并且输出这个信号作为一个稳定的相位差，一个用常数K1乘上加法器2输出的稳定相位差的常数乘法器3，一个用常数K2乘上在常数乘法器3由K1乘过的稳定相位差的常数乘法器13，一个输出具有预定恒定频率信号的固定频率振荡器10，一个分解从固定频率振荡器10输出的信号的频率的分频器21，一个加法器22，它从在分频器11分频的信号中减去在分频器21分频的信号以及输出该相减的结果，一个微分器17，它是一个具有加法器22的计算装置，并且它通过对加法器22输出的信号施加微分运算来计算输出信号频率与固定频率振荡器10输出信号频率之间的差值，一个低通滤波器18，它是一个平均值计算装置并且计算在微分器17计算频率之差的平均值，一个存储器电路19，它锁存在低通滤波器18计算的平均值并且输出该平均值，一个加法器32，它是一个比较装置并且从存储电路19输出的信号中减去低通滤波器18输出的信号以及输出这个相减的结果，一个用常数K3乘上加法器32输出的信号的常数乘法器23，一个对常数乘法器23的输出信号进行积分的积分器14，一个加法器12，它将把常数乘法器3与常数K1相乘的稳定相位差和在积分器4积分的稳定相位差以及在积分器14积分的信号相加，并且输出该相加后的结果，一个变换从加法器12输出的数字信号到一个模拟信号的数字-模拟变换器(DAC)5，以及一个基于DAC5变换的模拟信号输出一个频率信号的压控振荡器(VCO)6，而从VCO6输出的输出信号频率在分频器1和11分频。在这种结构中，第一环路由分频器1，加法器2，常数乘法器3，加法器12，DAC5和VCO6组成，而第二环路由分频器1，加法器2，常数乘法器3，常数乘法器13，积分器4，加法器12，DAC5和VCO6组成，第三环路由分频器11和21，固定频率振荡器10，加法器22，微分器17，低通滤波器18，存储电路19，加法器32，常数乘法器23，积分器14，加法器12，DAC5和VCO6组成。

接下来，描述本发明的数字PLL电路的工作。首先，一个从VCO6输出的信号在分频器1进行1/N分频然后分频后的信号输入到加法器2。

在加法器2中，从一个输入信号减去在分频器1分频的信号并且相减后的结果作为一个稳定相位差。即，对应于输入信号频率与VCO6的自由振荡频率之间的差值从加法器2作为稳定相位差输出。

在常数乘法器3中，从加法器2输出的稳定相位差用常数K1乘并且这个用常数K1乘过的稳定相位差输出到常数乘法器13和加法器12。

在常数乘法器13中，在常数乘法器3由常数K1乘过的稳定相位差再用常数K2来乘，并且这个乘上常数K2的稳定相位差输出给积分器4。

在积分器4中，由常数K2在常数乘法器13乘过的稳定相位差被积分。

从VCO6输出的输出信号还输入给分频器11并且以1/M在分频器11进行分频，然后分频的结果输入到加法器22。

从固定频率振荡器10输出的信号在分频器21以1/K的比率分频，分频后的结果输入到加法器22。

在加法器22中，从分频器11分频的信号中减去在分频器21分频的信号，并且输出该相减的结果。

在加法器22中减运算的结果输入给微分器17并且对在微分器17对该减法结果进行微分运算。在此，微分器17微分的结果成为输出信号的频率与固定频率振荡器10输出信号的频率之间的差值。

在微分器17微分的结果输入到低通滤波器18，在该低通滤波器中，计算输出信号的频率与固定频率振荡器10输出信号的频率之间的差值的平均值。

在低通滤波器18计算的平均值输入到存储电路19和加法器32。在存储电路19中，输入的平均值暂时保存。

此后，在加法器32中，暂时保存在存储电路19的平均值减去低通滤波器输出的平均值，并且输出其相减的结果。

在加法器32相减的结果输入到常数乘法器23，在常数乘法器23一个常数K3乘上该相减的结果。

在常数乘法器23由常数K3乘过的信号输入到积分器14，这个乘过的信号在积分器14进行积分。

在加法器12中，由常数K1在常数乘法器3乘过的稳定相位差与在积分器4积分过的稳定相位差以及在积分器14积分的信号一起相加，相加的结果被输出。

从加法器12输出的数字信号输入到DAC5，并且这个输入到DAC5的数字信号变换为一个模拟信号，然后该变换的模拟信号输出到VCO6。

在VCO6中，基于DAC5输出的信号一个频率信号被作为输出信号输出。

通过上述一系列反馈操作，当一个相位差对应于输入信号的频率与VCO6的自由振荡频率之间差值时，即，从加法器2输出的稳定相位差变成等于在前面反馈操作从加法器2输出的稳定相位差时，一个扑捉到环路的操作被锁定。

在此，万一该操作转换为继续保持，则第一和第二二环路被从常数乘法器3强制固定为0的输出切断。以这种方式，积分器4积分的输入信号频率与VCO6的自由振荡频率之间的差值变成一个常数，在继续保持操作的一个初始频率被稳定。

在存储电路19中，通过停止低通滤波器18输出信号的存储操作，在该操作被转换到继续保持之前的输出信号频率与固定频率振荡器10的输出信号频率之间的差值存储在存储电路19中。以这种方式，第三环路重新工作。

在第三环路的加法器32，在低通滤波器18计算的频率差的平均值和在该操作被转换到继续保持之前存储在存储电路19的频率差的平均值进行比较。

加法器32的输出看作操作继续保持之前和之后的输出信号之间的频率差，并且该频率差用常数K3在常数乘法器23乘然后乘的结果在积分器14积分。

在加法器12积分器14积分的该频率差加上积分器4积分的信号，相加的结果在DAC5变换到一个模拟电压。

在这个操作之后，在VCO6中，基于DAC5变换信号到模拟电压，输出信号的频率被控制在输出信号的频率(操作转换到继续保持，保存在存储电路19之前时)与固定频率振荡器10输出信号的频率之间的差值。

如上所述，本发明的数字PLL电路，在第三环路中，操作被转换到继续保持之后的输出信号频率与固定频率振荡器的频率之间的频率差，被控制变成等于操作被转换到继续保持之前存储在存储电路中的输出信号频率与固定频率振荡器的频率之间的频率差。以这种方式，当操作转换到继续保持时，输出信号的频率可以由第三环路来控制。

所以，只要使固定频率振荡器高度稳定，就能够在长时间周期内实现高精度和高稳定的继续保持操作，而不会被电路的错误影响，例如由于电源电压的波动以及环境温度的变化而引起的VCO自由振荡频率的变化。

虽然本发明已经参照特殊说明的实施例进行了描述，但是没有通过实施例而仅仅是通过权利要求来限制。那些技术上熟知的人们在不违背本发明的精神和范围前提下可以改变或修改本实施例。

Claims (5)

1.一种数字锁相环(PLL)电路，其提供通过输出频率相位的反馈作用使得输入频率和输出频率相等的第一和一个第二环路，并且在这种状态万一要同步的时钟源失去同步时，同步的时钟频率被存储并且长时间地保持，其特征在于该电路还包括：

第三环路比较所述输出频率与预定常数频率并且使用比较结果用于在第一和第二环路的反馈工作，所述第三环路包括：

一个输出有预定不变频率的信号的固定频率振荡器；

一个计算装置，用于计算所述固定频率振荡器输出信号的频率与所述输出频率之间的差；

一个存储装置，用于存储在所述计算装置计算的差；

一个比较装置，用于将所述存储装置中存储的差值与从所述固定频率振荡器输出信号的频率和当前输出频率之间的差值进行比较；以及

一个压控振荡器(VCO)，根据在所述比较装置比较的结果输出具有一个频率的信号，

其中：实现控制以至于使所述固定频率振荡器输出信号的频率和当前输出频率之间的差值与存储在所述存储装置中的所述差值相等。

2.根据权利要求1所述的数字PLL电路，其特征在于所述计算装置，对从所述固定频率振荡器输出的信号频率的频率进行分频并且输入被分频的所述输出频率的频率信号，根据所述输入信号计算从所述固定频率振荡器输出的信号频率和所述输出频率之间的差值。

3.根据权利要求2所述的数字PLL电路，其特征在于所述计算装置包括：

一个从所述输出频率减去所述固定频率振荡器输出的信号频率的加法器；以及

一个对加法器输出的信号应用微分运算来计算所述固定频率振荡器输出的信号频率与所述输出频率之间的差值的微分器。

4.根据权利要求3所述的数字PLL电路，其特征在于所述第三环路包括：

一个用于计算在所述微分器计算的频率差值的平均值的平均值计算装置，

其中：所述存储装置存储在所述平均值计算装置计算的平均值；以及

所述比较装置将存储在所述存储装置中的平均值与所述固定频率振荡器输出的信号频率的频率与所述输出频率之间差值的平均值进行比较。

5.根据权利要求4所述的数字PLL电路，其特征在于所述平均计算装置是一个低通滤波器。

Images