JP3213754B2 - デルタ−シグマ周波数弁別器を有する分数ｎ周波数シンセサイザ - Google Patents

デルタ−シグマ周波数弁別器を有する分数ｎ周波数シンセサイザ

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

【発明の詳細な説明】 技術分野 本発明は、周波数シンセサイザ、特に、分数Ｎ周波数
シンセサイザに関するものである。本発明は、また、こ
のような周波数シンセサイザで使用するのに特に適して
いる周波数弁別器に関するものである。
背景技術 米国特許第4,965,531号で開示されている公知の分数
Ｎ周波数シンセサイザは、誤差信号、すなわち発生され
た周波数と所望の周波数との差を検出するためにアナロ
グ位相検出器を使用する。アナログ位相検出器は、完全
に線形でなく、雑音発生源であることがあり、それ自
身、雑音／混信に感度がよいことがあるので、このよう
な周波数シンセサイザは、完全に満足できるものではな
い。
米国特許第4,810,974号は、温度とエージングの影響
を周期的に補償するための電圧制御発振器を開示する。
この発振器は、アナログ位相／周波数比較器を有する単
一ループを有し、基準周波数の整数倍の出力周波数を発
生させるための整数分周器を使用する。
発明の開示 本発明の一つの態様によれば、制御電圧（VC）に応動
し、特定の周波数を有する出力信号（FO）を発生する電
圧制御発振器と、出力信号（FO）及び所定の基準周波数
を有する基準信号（Fref）に応動し、出力信号周波数を
表すディジタル表示信号（DO）を発生する周波数弁別器
手段と、ディジタル表示信号及び所望の出力周波数
（Fd）を表すディジタル入力信号に応動し、誤差信号
（ｅ）を供給する差分手段と、エラー信号を変換し、前
記制御電圧（VC）を供給するディジタル−アナログ変換
手段とを含む分数Ｎシンセサイザにおいて、その周波数
弁別器手段は出力信号（FO）に位相ロックされた位相ロ
ックループ手段を有する。
このような構成の場合、周波数シンセサイザの結合伝
達関数は、周波数弁別器で発生された量子化雑音が出力
信号（FO）からほぼ除去されるほどのものであることが
ある。
好ましくは、フィルタ手段は、ディジタル−アナログ
変換手段と電圧制御発振器との間に供給される。このフ
ィルタ手段は、アナログ積分器を備え、ある程度の量子
化雑音を除去することができる。
フィルタ手段は、差分手段とディジタル−アナログ変
換手段との間に設けることができる。このフィルタ手段
は、出力信号周波数（FO）が基準信号周波数（Fref）に
位相ロックされるようなディジタル積分器を設けること
ができる。
第１の前述のフィルタ手段及び第２の前述のフィルタ
手段の両方が含まれる場合、安定化ゼロ手段は、通常、
周波数シンセサイザ回路の安定性を確実にするために含
まれる。安定化ゼロ手段は、便宜上、差分手段とディジ
タル−アナログ変換手段とを間に設けられているフィル
タ手段の中に一つに供給されるフィードフォワードルー
プ・加算手段を具備することができる。
周波数弁別手段は、電圧制御発振器及び周波数弁別器
の出力と差分手段との間に供給された分割フィルタ（de
cimation filter）からの出力信号を受け取るように接
続された周波数弁別器を具備することができる。分割フ
ィルタは、処理中、量子化雑音の減少に寄与する例え
ば、10MHz〜1MHzの周波数弁別器のサンプリング速度を
減少する。
周波数弁別器手段は、分周比制御信号に応じて出力信
号の周波数（FO）を分周する多重係数分周器を含むフィ
ードフォワード経路からなる周波数弁別器と、分周信号
と基準信号とを比較し、第２の誤差信号を供給する比較
手段と、２−Z-1の伝達関数を有する回路を含み、かつ
誤差信号及び基準信号に応動し、分周比制御信号を供給
するフィードバック経路とを具備することができる。
分数Ｎシンセサイザは、差分手段とディジタル−アナ
ログ変換手段との間の信号経路の中の第１のフィルタ手
段と、ディジタル−アナログ変換手段に供給されるよう
に接続されたその出力を有する第２のフィルタ手段と、
変調信号を第１及び第２のフィルタ手段のそれぞれの入
力に印加する入力手段とをさらに具備することができ、
第１及び第２のフィルタ手段が、変調信号に応じて分数
Ｎシンセサイザの出力信号の変調が分数Ｎシンセサイザ
のループ帯域幅より上の変調速度に対して可能であるほ
どのそれぞれの伝達関数を有する。
このような変調信号が使用されるとき、ディジタル−
アナログ変換器は、利得制御信号に応じて変換信号の増
幅を変えるように調整できることもある。分数Ｎシンセ
サイザは、変調信号及び変調信号と誤差信号との差とし
て得られる残留エラー信号に応動し、利得制御信号を供
給する手段をさらに含み、装置は、電圧制御発振器の利
得の変動がディジタル−アナログ変換器の利得の変動を
補償することによって相殺されるほどのものである。
本発明の第２の態様によれば、分周比制御信号に応じ
てディジタル信号の周波数（FO）を分周する多重係数分
周器を含むフィードフォワード経路と、分周周波数信号
と基準周波数信号とを比較し、誤差信号を供給する比較
手段と、２−Z-1の伝達関数を有し、かつ誤差信号及び
基準周波数信号に応動し、分周比制御信号を供給するフ
ィードバック経路を備える周波数弁別器が具備されてい
る。
本発明の第１及び第２の態様のいずれかの好ましい実
施例では、周波数弁別器は、フィードフォワード経路を
備え、このフィードフォワード経路は、 少なくとも一つの進み分周信号が第１の分周信号を進
め、かつ少なくとも一つの遅れ分周信号が第１の分周信
号を送らせ、分周比制御信号（b1）に応じてディジタル
信号の周波数（FO）を分周し、かつ得られる信号を遅延
し、第１の分周信号（xC）を供給する多重係数分周器及
び遅延線手段と、 第１の分周信号（xO）と基準信号（Fref）とを比較
し、かつ前記分周比制御信号（b1）を供給する比較手段
と、 選択手段の選択制御入力に印加された信号に応じて進
み分周信号及び遅れ分周信号を二者択一的に選択する選
択手段と、 選択信号（xC）と基準信号（Fref）との間の位相誤差
を測定し、かつ対応する位相誤差信号を供給する位相検
出手段と、 位相誤差信号を積分する積分器手段と、 積分位相誤差信号を量子化し、分周比制御信号（b1）
における誤差を表し、選択制御入力に印加されて量子化
信号を供給する量子化手段と、 量子化信号の導関数を誘導し、量子化信号導関数と周
波数弁別器からの出力のための分周比制御信号とを結合
する出力手段とを含むことができる。
多重分周器及び遅延線手段は、第２の進み分周信号及
び第２の遅れ分周信号を供給でき、選択手段は第２の制
御入力を有し、選択手段は、第１及び第２の制御入力の
両方での信号の状態に応じて進み信号及び遅れ信号の中
の一つを選択し、積分手段は、直列の第１及び第２の積
分器を備え、周波数弁別器は、積分位相誤差信号を遅延
し、かつ遅延積分位相制御信号を選択手段の第２の制御
入力に印加する遅延手段をさらに備え、遅延手段を有す
る出力手段は、積分位相誤差信号（bn）を微分し、かつ
遅延位相誤差信号を有する微分信号と分周比制御信号を
結合するのに役立つ。
前述の本発明の態様のいずれの実施例でも、多重係数
分周器手段は、ｎ又はｎ＋δ（ここで、δは１よりも小
さい分数値である）で分周することができるプログラマ
ブル多重係数分周器を具備することができる。
図面の簡単な説明 本発明のいろいろな目的、特徴及び利点は、添付図面
とともに行われる本発明の実施例の下記の詳細な説明か
らより明かになる。
図１は、本発明の一つの態様によるディジタル周波数
シンセサイザを示す。
図２は、周波数シンセサイザの周波数弁別器及び本発
明の第２の態様による周波数弁別器を示す。
図3aは、本発明の第３の態様による他の周波数弁別器
を示す。
図3bは、図3aの周波数弁別器のタイミング図である。
図４は、出力信号を変調する周波数シンセサイザを示
す。
図５は、図４の周波数シンセサイザのための変更例を
示す。
発明を実施するためのモード 最初に、図１を参照するに、周波数シンセサイザは、
発生するために周波数シンセサイザに必要とされる所望
の周波数（Fd）を表す10ビットディジタルワードをその
“＋”入力で受け取る減算器の形式の差分手段103を備
えている。“−”入力で、差分手段103は、後で明かに
なるように誘導された周波数シンセサイザの実際の出力
周波数を表すディジタル信号DOを受け取る。このディジ
タル信号は10ビットワードである。差分手段103の出
力、すなわち、誤差信号ｅ、すなわち10ビットワード
も、フィルタ104を介して12ビットのディジタル−アナ
ログ変換器105の入力に印加される。ディジタル−アナ
ログ変換器105は、12ビットワードを対応する制御電圧V
Cに変換し、それをアナログフィルタ106を介して電圧制
御発振器107の制御入力に印加する。適当な電圧制御発
振器107は、シネージィマイクロウェーブ（Synergy Mic
rowave）社からのパーツNo.VC0−Ｐ−800として入手で
きる。電圧制御発振器107の出力は、周波数シンセサイ
ザの出力信号（FO）であり、約800MHzの周波数を有す
る。この出力信号FOも周波数弁別器101及び分割手段102
を備えている。周波数弁別手段の一方の入力に印加され
る。10MHzの周波数を有する基準信号Frefは、周波数弁
別器101の基準入力に印加されている。図面は、水晶発
振器108から出力する基準信号Frefを示す。しかしなが
ら、いかなる適当な発生源も使用することができ、周波
数弁別器101の内部にあることがあることは理解される
であろう。周波数弁別器101の出力は、ビットストリー
ム、すなわち、出力周波数FOを表す出力の密度である。
この周波数弁別器101からのビットストリームは、量子
化雑音減少に寄与する処理で1MHzの速度でそれを10ビッ
トワードに変換する分割フィルタ102に供給される。分
割フィルタ102の出力は、差分手段103の“−”入力に供
給される測定出力周波数を表すディジタル信号DOであ
る。
いろいろな構成要素の伝達関数は、全ループが約50KH
zの帯域幅を有する位相ロックループを構成するように
選択される。３つのフィルタの伝達関数及び回路におけ
る他の構成要素の全ては、周波数弁別器101で形成され
た量子化雑音を制御電圧VCにおける許容レベル、したが
って出力信号FOの位相誤差における許容レベルまで減少
させる結合伝達関数又は全回路伝達関数に寄与してい
る。
いろいろな種類のフィルタが使用することができる
が、特定の実施例は、１ボルト出力をVCO107に供給する
アナログ積分器ω0/sとして表されるアナログフィルタ1
06を使用する。
フィルタ104は、加算装置140及び遅延装置109によっ
て形成された積分器を備えている。遅延装置109は、加
算装置140の出力とその入力の一方との間に接続されて
いる。差分手段103の出力は、加算装置140の他方の入力
及び第２の加算装置110の入力に印加され、第２の加算
装置110の他方の入力は第１の加算装置140の出力を受け
取る。第２の加算装置110の出力は、フィルタ104の出力
である。第２の加算手段110は、位相ロックループの安
定性を確実にするための回転伝達関数を有する安定化ゼ
ロ手段として機能する。
分割フィルタ102は、周波数弁別器101から受け取られ
たビットストリームを10倍ダウンサンプリングするダウ
ンサンプリング装置112を備えている。３つの積分器11
3、114及び115は、分割フィルタ102の入力とダウンサン
プリング装置112の入力との間に直列に接続される。積
分器113、114及び115は、それぞれ加算装置116、117及
び118を及び遅延装置119、120及び121をそれぞれ備えて
いる。遅延装置119、120及び121の各々は10ビット遅延
装置である。直列の第１の積分器113は最下位ビットを
構成するビットストリームを単に受け取る。他の２つの
積分器114及び115は全10、ビット加算器としての機能を
果たす。もちろん、これらは10MHzのビット速度で機能
する。
３つの微分器125、126及び127は、ダウンサンプリン
グ装置112の後に直列に接続されている。微分器125、12
6及び127は、“＋”入力と“−”入力との間のフィード
フォワードループに接続された遅延手段131、132及び13
3のそれぞれを有する第１、第２及び第３の加算器128、
129、130を備えている。これらの加算器128、129及び13
0及び遅延手段131、132及び133も10ビット容量である
が、この場合、1MHzの下位クロック速度で作動する。こ
の種の分割フィルタ102の構成及び動作についての更な
る情報に関しては、読者は、それの全ての内容が参照す
ることによってここに組み込まれているアイトリプルイ
ー、トランザクションズ・オン・コミュニケーションズ
（IEEE Transactions on Communications）、第34巻、
第１号、1986年１月、第72ページ〜第76ページの論文
「シグマデルタ変調の分割（decimation）」を参照され
たい。
適当な位相ロックループ周波数弁別器の詳細に関して
は、読者は、それの全ての内容が記載されている、回路
及びシステムパートIIのアナログ及びディジタル信号処
理に関するアイトリプルイー、トランザクションズ（IE
EE Transactions on Circuits and System Part II Ana
log and Digital Signal Processing、1994年１月、第4
1巻、第１号、第26ページ〜第32ページのアール・デー
・ベアーズ（R.D.Beards）及びエム・エー・コープラン
ド（M.A.Copeland）著の論文「デルタシグマ周波数弁別
器のオーバーサンプリング」を参照されたい。ベアーズ
及びコープランドによって開示された周波数弁別器は特
に適している。これは、その周波数弁別器が、弁別器に
よって導入された量子化誤差が直流近く及び基準周波数
Frefの倍数程度に低くなるようにスペクトル的に形成さ
れることを確実にするからである。
周波数弁別器101は単一のビットストリームを供給し
ているので、もし周波数弁別器がほぼゼロの静的周波数
誤差であるならば、出力信号の周波数を表すために２ビ
ット、３ビット又は４ビットを含む一連のディジタルワ
ードを供給する周波数弁別器を使用することは可能であ
ろう。
ベアーズ及びコープランドによって開示された弁別器
は好ましいけれども、他の弁別器も実行可能である。例
えば弁別器は、弁別器のフィードフォワードループ内に
連続時間ゼロを供給できるであろう。その代わりに、弁
別器は第３次弁別器であってもよい。周波数弁別器がフ
ィードバックループに２−z-1の伝達関数を供給するこ
とができることをも考察する。このような周波数弁別器
は、図２に示され、101′と参照番号が付されている。
次に、図２を参照するに、周波数弁別器101′では、
（VCO107からの）出力信号FOは、伝達関数２−z-1（こ
こで、Z-1は遅延演算子である）を供給する回路205から
の分周制御信号に応じてｎ、ｎ＋１、ｎ＋２又はｎ＋３
のいずれかによって出力信号を分周する多重係数分周器
201に印加される。分周器201は、10MHzのビット速度で
一連のディジタルワードを含む分周信号を供給し、それ
を位相／周波数検出器202に印加する。位相周波数検出
器202は、10MHzの分周信号と基準周波数信号Frefとを比
較し、基準信号Frefによってクロックされる離散時間積
分器である積分器203に印加される二次信号を供給す
る。その代わりに、積分器203は、クロックされる必要
がない連続時間積分器であってもよい。積分器203の出
力からの積分分周信号は、量子化器204によってサンプ
ルされ、分割器102（図１）に供給するための１ビット
のビットストリームを与える。量子化器204の出力は基
準信号Frefによってもクロックされる伝達関数回路205
にも供給される。
図3aは、図１及び図２の弁別器101及び101′よりも低
い周波数でより少ない雑音を発生するための第３次雑音
整形を使用するデルタシグマ弁別器101″を示し、図3b
はそのタイミング図である。図3aに示された弁別器10
1″は、分周比制御b1に応じて信号FOをｎ又はｎ＋１で
分周する二重係数分周器301を備えている。分周器301の
出力は、信号FOによって全てクロックされる直列の第１
のＤ形フリップフロップ302と、第１のラッチ303と、第
２のラッチと第２のＤ形フリップフロップ305とを備え
ているタップ付遅延線300に供給される。各Ｄ形フリッ
プフロップは、信号FOの立ち上がりエッジに応動し、１
クロックサイクルの遅延を供給する。各ラッチは1/2の
クロックサイクルの遅延を供給する。信号FOがハイであ
るとき、ラッチ303は、トランスペアレントであるよう
に“イネーブル”されるのに対して、信号FOがローであ
るときラッチ304がトランスペアレントであるように反
転イネーブル入力を有する。
タップ付遅延線300のセンタタップ、すなわちラッチ3
03の出力は、センタタップからの遅延分周信号xCが基準
信号Frefを進めるか又は遅らせるか否かを基準信号Fref
の立ち上がりエッジの時点（図3bを参照）で決定する進
み／遅れ位相比較器306の入力に接続されている。比較
器306の出力に接続されたＤ形フリップフロップ307は、
基準信号Frefを受け取るための反転クロック入力を有し
ているので、その出力は、図3bで示されるように基準信
号Frefの立ち下がりエッジの後に変わる。Ｄ形フリップ
フロップ307は、クロックサイクルの1/2だけ位相比較器
306の出力を遅らし、分周比制御信号b1をディジタルビ
ットストリームとして供給する。
遅延分周信号xCが過剰位相差だけ基準信号Frefを進め
る場合、分周比制御信号b1の中の遅延分周信号xCの数は
比較的高い。結果として、より高い分周比がよりしばし
ば選択され、それによって位相差が減少する。反対に、
遅延分周信号xCがかなりの位相差だけ基準信号Frefを遅
らせる場合、より低い分周比をより頻繁に選択されるよ
うにする分周比制御信号b1の中には遅延分周信号xCの数
がより少なく、それによって位相差は増加する。
分周器301の出力及びタップ付遅延線300の３つの残り
の出力、すなわち、遅延装置302、304、及び305からの
３つの残りの出力は4:1マルチプレクサ308に供給され
る。分周器301及び遅延装置302からの信号は、信号xCを
進め、マルチプレクサ308の入力00及び01にそれぞれ供
給される。遅延装置304及び305からの信号は信号xCを遅
らし、マルチプレクサ308の入力10及び11に供給され
る。マルチプレクサ308は２つの制御入力c0及びc1を有
する。制御入力c1での信号の状態がハイ（１）であると
き、マルチプレクサ308は、制御入力c0での信号の状態
に応じてその入力10及び11の一方又は他方を選択する。
一方、制御入力c1での信号の状態がロー（０）であると
き、マルチプレクサ308は、同様に制御入力c0での信号
の状態に応じてその入力10及び11の一方又は他方を選択
する。
位相検出器309は、マルチプレクサ308の選択出力x1と
基準信号Frefとを比較する。制御入力c0はマルチプレク
サ308の最下位ビット（LSB）制御入力であり、制御入力
c1はマルチプレクサ308の最上位ビット（MSB）制御入力
である。位相検出器309の出力は、第１の積分器310によ
って積分され、次に、積分器310の出力は第２の積分器3
11によって積分される。第１の積分器310は、位相検出
器309の制御の下で電流を切り替えるので、チャージポ
ンプであってもよいのに対して、積分器311は、その入
力が積分器310からの変動電圧であるので、連続時間積
分器又は離散時間（サンプルデータ）積分器であるのが
好ましい。
積分器311の出力は、基準信号Frefを受け取るための
反転クロック入力を有する第２の比較器312に供給され
る。第２の比較器312は、第２のディジタルビットスト
リームb2を発生するように信号Frefの逆位相で積分器31
1の出力を量子化するための量子化器の役目を果たす。
基準信号Frefの逆位相でまたクロックされるＤ形フリッ
プフロップ313は、（ビットストリームb2の期間に対し
て）１サイクルだけビットストリームb2を遅延し、遅延
ビットストリームb2dを、図3bに示されるような基準信
号Frefの立ち下がりエッジ後にマルチプレクサ308の制
御入力c0に供給する。比較器312の出力からの最初のビ
ットストリームb2はマルチプレクサ308の制御入力c1に
直接供給される。
インバータ314は、ビットストリームb2を反転し、反
転ビットストリームとフリップフロップ313及び比較器3
12からのビットストリームb1及びb2dのそれぞれと加算
し、次に和を弁別器101″の出力に供給する加算装置315
に反転ビットストリームを供給する。この特定の実施例
では、それは分割フィルタ102（図１）に供給される。
本質的には、マルチプレクサ308と、構成要素309〜31
4と遅延装置304及び305とは、分周器301、遅延装置302
及び303、比較器306及び遅延装置307によって形成され
た第１次デルタ−シグマ弁別器における分解能誤差を補
償する第２次デルタ−シグマ雑音状位相検出器を構成す
る。
動作に関して、マルチプレクサ308からの選択出力信
号x1が適当なサイクル数の間、基準信号Frefを進めると
き、位相検出器309、積分器310及び311と比較器312は、
ビットストリームb2の中の選択出力信号x1の数を増加さ
せる。結果として、マルチプレクサ308は、入力10及び1
1を選択し、したがって、遅延装置304及び305からの遅
れ位相信号をより頻繁に選択する。基準信号Frefで位相
ロックされた選択出力信号x1の平均を保持するために、
したがって、選択出力信号X1は基準信号Frefをより頻繁
に遅らせる。
反対に、選択出力信号x1がかなりの量だけ基準信号F
refを遅らせるとき、ビットストリームb2の中の選択出
力信号x1の数は減少し、マルチプレクサ308に入力01及
び00を選択させ、したがって、分周器301及び遅延装置3
02からの進み位相信号をより頻繁に選択させる。したが
って、選択出力信号x1は、基準信号Frefに位相ロックさ
れた平均選択出力信号x1を保持するためにより頻繁に基
準信号Frefを進める。
本質的には、より重要なビット制御としてのビットス
トリームb2及び最下位ビット制御としてのクロックサイ
クルによって遅延された対応する遅延ビットストリーム
b2dを使用して、２−z-1の伝達関数、すなわち、図２に
示された弁別器のフィードバックループ内の伝達関数20
5と同じ伝達関数を実現できる。
弁別器101、101′及び101″のどれが使用されるかに
関係なく、前述の周波数シンセサイザは固定出力周波数
FOで作動する。このようなシンセサイザは、変調入力信
号を高調波に変換し、すなわちラジオ受信機では逆変換
する混合器を一般的に使用するラジオ送信機内に局部発
振器信号を供給するように使用することができる。変調
を周波数シンセサイザの中に直接組み込むことが望まし
く、したがって、混合機の使用を避けることが望まし
い。図１に示された実施例は、所望の信号Fdを変調する
ことによってそのようにすることはできるが、これに
は、シンセサイザが変調速度よりも高いループ帯域幅を
有することが必要である。しかしながら、図４及び図５
は、ループ帯域幅の外側にある速度で出力信号FOの変調
を可能する本発明を実施する周波数シンセサイザを示
す。図４及び図５では、図１及び図２の構成要素と同一
である構成要素は同一の参照番号を有する。
したがって、図４に示された周波数シンセサイザは、
デルタ−シグマ弁別器101（又は101′あるいは101″）
と、分割フィルタ102と、所望の信号周波数Fdから測定
信号DOを減算する加算装置103と、Ｄ−Ａ変換器105と、
フィルタ106と電圧制御発振器107とを備えている。しか
しながら、図１のループフィルタと同じであるループフ
ィルタ104は、ループフィルタ104と、第２のフィルタ40
6と、２つの加算装置407及び408とを備えている量子化
フィルタ手段404の一部である。前述のように、ループ
フィルタ104は、積分器と、安定性を保持している間、
デルタ−シグマ弁別器101によって導入された雑音に除
去する比例項とを含む。
加算装置407は、加算装置103の出力と10ビットのディ
ジタル変調信号Ｍとを加算し、和をループフィルタ104
の入力に印加する。他の加算装置408は、ループフィル
タ104の出力と第２のフィルタ406の出力とを加算し、和
をＤ−Ａ変換器105に印加する。変調信号Ｍは第２のフ
ィルタ406の入力にも直接供給される。
動作に関して、ループフィルタ104は、シンセサイザ
の位相ロックループ部が位相ロックループの帯域幅内の
変調信号Ｍを追跡することを可能にし、それによってル
ープ帯域幅内の出力信号FOの変調を可能にする。しかし
ながら、フィルタ406は、フィルタ106が出力信号FOに印
加された変調信号からこれらのスペクトル成分を実質的
には除去しないように変調信号Ｍのより高い周波数成分
を増幅する。したがって、ループフィルタ104、第２の
フィルタ406の伝達関数及びループの残りの成分は、こ
れらのフィルタが組合され、変調信号入力からの全通過
伝達関数をシンセサイザの出力に供給するように仕組ま
れている。
Kvは、電圧制御発振器107の利得であり、 Kdは、デルタ−シグマ弁別器101の利得であり、 KDは、分割フィルタ102の利得であり、 Tdは、分割フィルタ出力でのクロック期間であり、 Ｉは、ループフィルタ104の積分器部のスケーリング
ファクタであり、 Ｐはループフィルタ104の比例辺のスケーリングファ
クタであると仮定すると、 変調信号Ｍからシンセサイザ出力信号FOまでの伝達関
数は、近似的に下記の式によって与えられる。
ここで、ループフィルタ104及び第２のフィルタ406の
伝達関数F1（ｚ）及びF2（ｚ）は、それぞれ下記の式に
よって与えら、 Ｄはスケーリングファクタである。
したがって、電圧制御発振器107の利得Kvが与えられ
ると、出力信号FOはループ帯域幅より幅広い幅広帯域幅
にわたって変調信号Ｍを追跡するように図４のシンセサ
イザを設計することができる。
ある種の状況では、基準信号Frefのより高いクロック
速度でフィルタ406及びＤ−Ａ変換器105をクロックする
ことが望ましいこともある。
時々、電圧制御発振器107の利得Kvは、正確に既知で
はなく、及び／又は一方の装置から他方の装置に変える
ことで変動し、温度とともに変動する。図５に示された
本発明の実施例は、図４に示された周波数シンセサイザ
と同様な周波数シンセサイザであるが、電圧制御発振器
107の利得Kvのこのような変動を補償するために修正さ
れる。図５のシンセサイザは、乗算ディジタル−アナロ
グ変換器（MDAC）105′がＤ−Ａ変換器105に取って代わ
り、乗算器501と、減衰器502と、加算装置504及び遅延
１サイクル505によって形成されたアキュームレータ503
と、他のＤ−Ａ変換器506とが追加される点で図４に示
されたシンセサイザとは異なっている。
乗算器501は、残留誤差信号erと変調信号Ｍの最上位
ビット（MSB）とを相互的に関連させるように加算装置5
07の出力及び入力線409に接続されたその入力を有す
る。残留誤差信号erは、分割フィルタ102からの測定信
号が所望の周波数信号Fd及び変調信号Ｍから減算される
ときに残るものである。乗算器501は、変調信号Ｍの最
上位ビットと残留誤差信号erとを乗算し、積を減衰器50
2を供給する。この減衰器502は、その積を増減し、アキ
ュームレータ503に供給する。アキュームレータ503の出
力は、その出力が乗算ディジタル−アナログ変換器（MD
AC）105′の利得を制御するＤ−Ａ変換器506に供給され
る。
動作に関して、付加構成要素は、残留誤差信号erをゼ
ロにさせるように、電圧制御発振器107の利得Kvの変動
を補償するためにMDAC105′の利得を調整する。
利得Kvがあまりにも大きいとき、残留誤差信号erの関
心は変調と積極的に相互的に関連させることにあり、す
なわち分割フィルタ102の出力での測定変調はあまりに
も大きい。結果として、残留誤差信号erは大きく、erと
乗算器501における変調信号Ｍの最上位ビットとを乗算
することによって得られた積は正である。したがって、
アキュームレータ503の出力は減少し、Ｄ−Ａ変換器506
により低い電圧を発生させ、それによってMDAC105′の
利得を減少させる。利得Kvがあまりにも低いときは、上
記と逆になる。
上記の実施例のいろいろな他の変更例が考えられる。
例えば、Δ−Σ周波数弁別器101、101′、又は101″
は、シンセサイザが広範囲の周波数を発生することを可
能にするプログラマブル二重係数分周器を含むことがで
きる。例えば、Frefが10MHzであって、かつ865MHz又は8
25MHzの信号FOを発生することが望まれるならば、ｎの
値は86から82に変わらなければならない。分周器出力と
してとられるQ6を有するモトローラ社製のMC100E016の
ような同期ロード可能カウンタが適している。
図３の周波数弁別器は第３次のものである。それは、
2:1マルチプレクサを取り替え、遅延装置302及び305を
省略し、遅延装置301及び遅延装置304の出力をマルチプ
レクサに供給し、積分器311を省略し、2:1マルチプレク
サを制御するために信号b2だけを使用することによって
第２次弁別器を形成するように修正することができる。
信号b2bは、信号b1と結合するためになお発生される
が、マルチプレクサを制御するには必要とされない。
第２次弁別器及び第３次弁別器の両方では、信号b
1は、信号FOの粗い測定であり、信号b2は信号b1の誤差
の積分を表すことに注目すべきである。したがって、b2
の導関数をとり、それをb1から減算することにより、信
号b1の誤差をほぼ相殺する。
本発明の実施例がｎ又はｎ＋１よりもむしろｎ又はｎ
＋δ（ここで、δは１よりも小さい分数値である）で分
周することができる分周旗を使用してもよいことも考え
られる。このようなn/n＋δ分周器は、参照することに
よってここに組み込まれているカナダ特許第1,173,515
号の図４に示された分周器から改造することができる。
カナダ特許第1,173,515号の図４に示された分周器は、
周波数レジスタと、二重係数分周器と、位相レジスタと
を備え、周波数レジスタの値をＦ＝ａ又はＦ＝ａ＋δに
設定すること及び分周比Ｎが予めプログラム化すること
ができるプログラマブル分周旗を使用することによって
改造することができる。隣接範囲の周波数をこのような
分数δ分周器によって包含するために、それは、ｎ＋
ａ、又はｎ＋ａ＋δ（ここで、ａも１より小さい分数値
である）で分周するように仕組まれる。
タップ付遅延線300の遅延は、クロック期間の整数倍
よりもむしろ分数であってもよい。
前述の周波数弁別器はここで開示された周波数シンセ
サイザで使用するのに特に適しているけれども、これら
はこのような使用に限定されなく、むしろ他のアプリケ
ーションでも使用することができる。
いろいろな変更例は本発明の範囲内で実行できる。例
えば、差分手段103及びディジタル−アナログ変換器105
のビット容量は経済性のために削減してもよい。例え
ば、８ビットへの削減は冗長ビットにより付加の量子化
雑音を導入でき、その場合は、他の雑音整形は周波数シ
ンセサイザの安定性及び位相ロックを確実するために追
加することができる。同様な考察は、分割フィルタ102
又はフィルタ104のいかなる他の量子化雑音にも適用す
る。
産業上の応用分野 アナログ回路部、すなわち、ディジタル−アナログ変
換器105、フィルタ106及びVCO107の雑音及び混信の外部
発生源の対する脆弱性は、電源が十分減結合され、敏感
な信号が適切にシールドされることを確実にするような
注意深い設計及びレイアウトによって軽減することがで
きる。しかしながら、本発明の利点は、ディジタルであ
る周波数シンセサイザの残りの部品は頑丈で、雑音及び
混信にほぼ鈍感であることである。さらに、回路の大部
分又は全ては単一の集積回路で製造することができる。
本発明の実施例が詳細に記載され、図示されているけ
れども、同実施例は図示及び実施例としてのみであり、
限定によって行われるべきでなく、本発明の精神及び範
囲は添付クレームによってのみ限定されることをはっき
りと理解すべきである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 コープランド・マイルス・アレクサンダ カナダ国，ケイ１ブイ ９エックス１, オンタリオ，オタワ，ムーネイス ベイ プレイス 797 (56)参考文献 特開 昭63−313918（ＪＰ，Ａ) 特開 平２−195714（ＪＰ，Ａ) 特開 昭63−94718（ＪＰ，Ａ) 特開 平２−184119（ＪＰ，Ａ) 特開 平６−104750（ＪＰ，Ａ) 米国特許4965531（ＵＳ，Ａ) 米国特許4810974（ＵＳ，Ａ) ”Ａｎ Ｏｖｅｒｓａｍｐｌｉｎｇ Ｄｅｌｔａ−Ｓｉｇｍａ Ｆｒｅｑｕｅ ｎｃｙ Ｄｉｓｃｒｉｍｉｎａｔｏ ｒ”，Ｒ．ＤＯＵＧＬＡＳ ＢＥＡＲＤ Ｓ ｅｔ ａｌ．ＩＥＥＥ Ｔｒａｎｓ ａｃｔｉｏｎｓ ｏｎ Ｃｉｒｃｕｉｔ ｓ ａｎｄ Ｓｙｓｔｅｍｓ−ｐａｒｔ ２ Ａｎａｌｏｇ ａｎｄ Ｄｉｇｉｔ ａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉ ｎｇ，ＶＯＬ．41，ＮＯ．１，ＪＡＮ. 1994 (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/18 H03M 3/02 H03K 5/19 G01R 23/06

Claims (19)

    (57)【特許請求の範囲】
  1. 【請求項１】制御電圧（VC）に応動し、特定の周波数を
    有する出力信号（FO）を発生する電圧制御発振器と、前
    記出力信号（FO）及び所定の基準周波数を有する基準信
    号（Fref）に応動し、前記特定の周波数を表すディジタ
    ル信号（DO）を発生する周波数弁別器手段と、ディジタ
    ル表示信号（DO）及び所望の出力周波数を表すディジタ
    ル入力信号（Fd）に応動し、誤差信号（ｅ）を供給する
    差分手段と、前記誤差信号に応動し、前記制御電圧を供
    給する手段とを有する周波数シンセサイザにおいて、 その周波数弁別器手段は出力信号（FO）に位相ロックさ
    れた位相ロックループ手段を有し、 前記位相ロックループ手段は、分周比制御信号に応じて
    前記出力信号（FO）の周波数を分周する多重係数分周手
    段を含むフィードフォワード経路と、前記分周信号と前
    記基準信号（Fref）とを比較し第２の誤差信号を供給す
    る比較手段と、２−z-1の伝達関数を有し、かつ前記誤
    差信号及び前記基準信号に応動し、分周比制御信号を供
    給するフィードバック経路構成手段とを備えたことを特
    徴とする周波数シンセサイザ。
  2. 【請求項２】前記制御電圧を供給する手段が、ディジタ
    ル−アナログ変換器と、前記ディジタル−アナログ変換
    器と電圧制御発振器との間に供給されているアナログフ
    ィルタ手段とを備えていることを特徴とする請求の範囲
    １に記載の周波数シンセサイザ。
  3. 【請求項３】前記アナログフィルタ手段がアナログ積分
    器を備えていることを特徴とする請求の範囲２に記載の
    周波数シンセサイザ。
  4. 【請求項４】ループフィルタ手段が前記差分手段と前記
    制御電圧を供給する手段との間に接続され、前記ループ
    フィルタ手段は積分器を有し、前記出力信号（FO）の周
    波数が前記基準信号周波数（Fref）に位相ロックされる
    ように構成されることを特徴とする請求の範囲１に記載
    の周波数シンセサイザ。
  5. 【請求項５】ループフィルタ手段が前記差分手段とディ
    ジタル−アナログ変換器との間に接続され、前記ループ
    フィルタ手段は位相ロックループの安定性を確実にする
    ための回路伝達関数を有する安定化ゼロ手段として機能
    することを特徴とする請求の範囲３に記載の周波数シン
    セサイザ。
  6. 【請求項６】前記ループフィルタ手段は、その出力と一
    方の入力との間に接続されたフィードバック遅延を有す
    る第１の加算手段と、前記第１の加算装置の入力及び出
    力にそれぞれ接続されたその入力及び前記ディジタル−
    アナログ変換器に接続されたその出力を有する第２の加
    算手段とを備え、前記第２の加算手段は位相ロックルー
    プの安定性を確実にするための回路伝達関数を有する安
    定化ゼロ手段として機能することを特徴とする請求の範
    囲５に記載の周波数シンセサイザ。
  7. 【請求項７】前記周波数弁別器手段は、デルタ−シグマ
    周波数弁別器と、デルタ−シグマ周波数弁別器の出力と
    差分手段との間に供給された分割フィルタとを備えてい
    ることを特徴とする請求の範囲１に記載の周波数シンセ
    サイザ。
  8. 【請求項８】前記位相ロックループ手段は、第２次又は
    高次のデルタ−シグマ周波数弁別器を備えていることを
    特徴とする請求の範囲１に記載の周波数シンセサイザ。
  9. 【請求項９】前記多重係数分周器は、分周比制御信号に
    応じて選択された係数（n,n＋1,...）で前記出力信号
    （FO）を分周し、かつ第２の誤差信号を供給するように
    基準信号（Fref）にクロックされた位相／周波数検出器
    と、前記誤差信号を積分する積分器手段と、前記ビット
    ストリームを供給するように積分誤差信号をサンプリン
    グする量子化手段とに前記分周信号を印加することを特
    徴とする請求の範囲１に記載の周波数シンセサイザ。
  10. 【請求項１０】前記差分手段と前記ディジタル−アナロ
    グ変換手段との間の信号経路内の第１のフィルタ手段
    と、前記ディジタル−アナログ変換器手段にその出力が
    接続された第２のフィルタ手段と、前記第１及び第２の
    フィルタ手段のそれぞれの入力に変調信号（Ｍ）を印加
    する入力手段とをさらに含み、前記第１及び第２のフィ
    ルタ手段は、前記変調信号に応答する分数Ｎシンセサイ
    ザの出力信号の変調が分数Ｎシンセサイザのループ帯域
    幅以上の変調速度に対して可能であるようなそれぞれの
    伝達関数（F1（ｚ）、F2（ｚ））を有することを特徴と
    する請求の範囲１に記載の周波数シンセサイザ。
  11. 【請求項１１】前記ディジタル−アナログ変換器が交換
    信号の増幅を変えるように利得制御信号に応じて調整で
    き、周波数シンセサイザが前記変調信号（Ｍ）及び前記
    変調信号（Ｍ）と第１の誤差信号（ｅ）との差として得
    られる残留誤差信号（er）に応じて前記利得制御信号を
    供給する手段をさらに備え、前記電圧制御発振器の利得
    の変動が前記ディジタル−アナログ変換器の利得の変動
    を補償することによってオフセットされることを特徴と
    する請求の範囲10に記載の周波数シンセサイザ。
  12. 【請求項１２】前記利得制御信号を供給する手段は、前
    記変調信号の最上位ビットと前記残留誤差信号とを乗算
    する乗算器手段と、前記乗算器手段の出力を累算するア
    キュームレータ手段と、前記アキュームレータ手段の出
    力に応動し、前記利得制御信号を供給する第２のディジ
    タル−アナログ変換器手段とを備えていることを特徴と
    する請求の範囲11に記載の周波数シンセサイザ。
  13. 【請求項１３】制御電圧（VC）に応動し、特定の周波数
    を有する出力信号（FO）を発生する電圧制御発振器と、
    前記出力信号（FO）及び所定の基準周波数を有する基準
    信号（Fref）に応動し、前記特定の周波数を表すディジ
    タル信号（DO）を発生する周波数弁別器手段と、ディジ
    タル表示信号（DO）及び所望の出力周波数を表すディジ
    タル入力信号（Fd）に応動し、誤差信号（ｅ）を供給す
    る差分手段と、前記誤差信号に応動し、前記制御電圧を
    供給する手段とを有する周波数シンセサイザにおいて、 前記周波数弁別器手段は、 少なくとも一つの進み分周信号が第１の分周信号を進
    め、かつ少なくとも一つの遅れ分周信号が第１の分周信
    号を遅らせ、分周比制御信号（b1）に応じてディジタル
    信号の周波数（FO）を分周し、かつ得られる信号を遅延
    し、第１の分周信号（xC）を供給する多重係数分周器及
    び遅延線手段と、 前記第１の分周信号（xC）と基準信号（Fref）とを比較
    し、かつ前記分周比制御信号（b1）を供給する比較手段
    と、 前記選択手段の選択制御入力に印加された信号に応じて
    前記進み分周信号及び前記遅れ分周信号を二者択一的に
    選択する選択手段と、 前記選択信号（xC）と前記基準信号（Fref）との位相誤
    差を測定し、かつ対応する位相誤差信号を供給する位相
    検出手段と、 前記位相誤差信号を積分する積分器手段と、 前記積分位相誤差信号を量子化し、前記選択制御入力に
    印加され、分周比制御信号（b1）の誤差を表す量子化信
    号を供給する量子化手段と、 前記量子化信号の派生信号を派生し、かつ前記周波数弁
    別器からの出力のために前記量子化信号派生信号と前記
    分周比制御信号とを結合する出力手段とを備えることを
    特徴とする周波数シンセサイザ。
  14. 【請求項１４】前記多重係数分周器及び遅延線手段は第
    ２の進み信号及び第２の遅れ信号を供給し、前記選択手
    段は第２の制御入力を有し、前記選択手段は、前記第１
    及び第２の制御入力の両方での信号の状態に応じて前記
    進み信号及び遅れ信号の中の一つを選択し、前記積分手
    段は、直列の第１及び第２の積分器を備え、前記周波数
    弁別器は、前記積分位相誤差信号を遅延させ、遅延積分
    位相誤差信号を前記選択手段の第２の制御入力に印加す
    る遅延手段をさらに備え、前記遅延手段とともに前記出
    力手段は、前記積分位相誤差信号（b2）を微分し、かつ
    前記微分信号を前記遅延位相誤差信号及び前記分周比制
    御信号と結合することを特徴とする請求の範囲13に記載
    の周波数シンセサイザ。
  15. 【請求項１５】前記多重係数分周器は、ｎ又はｎ＋δ
    （ここで、δは１よりも小さい分数値である）で分周で
    きるプログラマブル分数Ｎ分周器を備えていることを特
    徴とする上記の請求の範囲1,9,13または14のいずれかに
    記載の周波数シンセサイザ。
  16. 【請求項１６】分周比制御信号に応じてディジタル信号
    の周波数（FO）を分周する多重係数分周器と、前記分周
    信号と基準周波数信号とを比較し、誤差信号を供給する
    比較手段と、２−z-1の伝達関数を供給し、かつ前記誤
    差信号及び前記基準周波数信号に応動し、前記分周比制
    御信号を供給する手段を含むフィードバック経路とを備
    えたフィードフォワード経路を有することを特徴とする
    周波数弁別器。
  17. 【請求項１７】分周比制御信号（b1）に応じてディジタ
    ル信号の周波数（FO）を分周し、その結果得られる信号
    を遅延させ、第１の分周信号（xC）を供給し、少なくと
    も一つの進み分周信号が第１の分周信号を進め、かつ少
    なくとも一つの遅れ分周信号が第１の分周信号を遅らせ
    る多重係数分周器及び遅延線手段と、 前記第１の分周信号（xC）と基準信号（Fref）とを比較
    し、かつ前記分周比制御信号（b1）を供給する比較手段
    と、 選択制御入力に印加された信号に応じて前記進み分周信
    号及び前記遅れ分周信号を二者択一的に選択する選択手
    段と、 前記選択信号（xC）と前記基準信号（Fref）との位相誤
    差を測定し、かつ対応する位相誤差信号を供給する位相
    検出手段と、 前記位相誤差信号を積分する積分器手段と、 前記積分位相誤差信号を量子化し、前記選択制御入力に
    印加され、分周比制御信号（b1）の誤差を表す量子化信
    号を供給する量子化手段と、 前記量子化信号の派生信号を派生し、かつ前記周波数弁
    別器からの出力のために前記量子化信号派生信号と前記
    分周比制御信号とを結合する出力手段とを備えるフィー
    ドフォワード経路とを有することを特徴とする周波数弁
    別器。
  18. 【請求項１８】前記多重係数分周器及び遅延線手段は第
    ２の進み信号及び第２の遅れ信号を供給し、前記選択手
    段は第２の制御入力を有し、前記選択手段は、前記第１
    及び第２の制御入力の両方での信号の状態に応じて前記
    進み信号及び遅れ信号の中の一つを選択し、前記積分手
    段は、直列の第１及び第２の積分器を備え、前記周波数
    弁別器は、前記積分位相誤差信号を遅延させ、遅延積分
    位相誤差信号を前記選択手段の第２の制御入力に印加す
    る遅延手段をさらに備え、前記遅延手段とともに前記出
    力手段は、前記積分位相誤差信号（b2）を微分し、かつ
    前記微分信号を前記遅延位誤差信号及び前記分周比制御
    信号と結合することを特徴とする請求の範囲17に記載の
    周波数弁別器。
  19. 【請求項１９】前記多重係数分周器が、ｎ又はｎ＋δ
    （ここで、δは１よりも小さい分数値である）によって
    分周できるプログラマブル分数Ｎ分周器を備えることを
    特徴とする請求の範囲の16〜18のいずれかに記載の周波
    数弁別器。
JP52925495A 1994-05-12 1995-05-12 デルタ−シグマ周波数弁別器を有する分数ｎ周波数シンセサイザ Expired - Fee Related JP3213754B2 (ja)

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