JP4036950B2 - クロック生成回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、所定の周波数の第１のクロックを入力し、前記第１のクロックと異なる周波数で該第１のクロックと位相のそろった第２のクロックを生成するクロック生成回路に関するものである。
【０００２】
【従来の技術】
従来、このような分野の技術としては、例えば、次のような文献に記載されるものがあった。
文献；柳沢健著、ＰＬＬ（位相同期ループ）応用回路、昭和52-9-10 、総合電子出版社、P.5-7
図２は、前記文献に記載された従来のクロック生成回路の構成図である。
このクロック生成回路は、基準クロックｉｎと生成クロックＳ３とを位相比較してこれらの位相差に対応する出力信号Ｓ１を出力する位相比較器１と、該位相比較器１の出力信号Ｓ１の高周波成分を除去した出力信号Ｓ２を出力するループフィルタ２と、該ループフィルタ２の出力信号Ｓ２の電圧に応じた周波数の生成クロックＳ３を生成する電圧制御発振器３とからなるＰＬＬ(Phase Locked Loop) 回路で構成されている。
このクロック生成回路では、基準クロックｉｎが位相比較器１に入力されると、該位相比較器１において、生成クロックＳ３と基準クロックｉｎとの位相差に対応する出力信号Ｓ１が発生する。出力信号Ｓ１はループフィルタ２で高周波成分が除去され、低周波成分の出力信号Ｓ２が電圧制御発振器３に送出される。電圧制御発振器３では、出力信号Ｓ２によって生成クロックＳ３と基準クロックｉｎとの周波数差が小さくなるように制御される。
【０００３】
【発明が解決しようとする課題】
しかしながら、従来の図２のクロック生成回路では、次のような課題があった。
例えば、図２のクロック生成回路を複数の任意の周波数のクロックに基づいて動作する画像伝送装置等に組込んで使用する場合、周波数範囲の広い生成クロックＳ３を生成する電圧制御発振器３が必要になり、更に、この場合のループフィルタ２の調整が困難であるという問題があった。又、全体に調整箇所が多く、生成クロックＳ３の周波数の精度も不十分なことがあった。
これらの問題を解決するために、位相比較器１、ループフィルタ２及び電圧制御発振器３をディジタル回路で構成することが考えられる。ところが、これらをディジタル回路で構成すると、回路が複雑で膨大な規模のものになり、実現が困難であるという課題があった。
【０００４】
【課題を解決するための手段】
前記課題を解決するために、本発明のうちの第１の発明は、所定の周波数の第１のクロックを入力し、前記第１のクロックと異なる周波数で該第１のクロックと位相のそろった第２のクロックを生成するクロック生成回路において、次のような誤差量積算手段と、タイムインターバル発生手段と、クロック生成手段とを備えている。
前記誤差量積算手段は、実際に生成したい所望の前記第２のクロックの周波数を示す第１のパラメータ、前記第１のクロックの周波数を該所望の第２のクロックの周波数で除した商を示す第２のパラメータ、及び生成された前記第２のクロックを入力し、該生成された第２のクロックの１周期と該所望の第２のクロックの１周期との位相の誤差量を積算して該積算量が該第１のクロックの１周期を超えた時に、タイムインターバル延長指示信号を発生するものである。前記タイムインターバル発生手段は、前記第１のクロックの周波数を前記所望の第２のクロックの周波数の２倍で除した商から１を引いた値を示す第３のパラメータ、前記タイムインターバル延長指示信号、及び前記第１のクロックを入力し、該タイムインターバル延長指示信号がノンアクティブモードの時は、該第３のパラメータに対応した間隔を有する周期のタイミング信号を発生し、且つ該タイムインターバル延長指示信号がアクティブモードの時は、該第１のクロックの１周期長い間隔を有する周期の該タイミング信号を発生するものである。更に、前記クロック生成手段は、前記タイミング信号及び前記第１のクロックを入力し、該タイミング信号に同期して前記第２のクロックを生成するものである。
【０００５】
このような構成を採用したことにより、生成された第２のクロックと実際に生成したい所望の第２のクロックとの位相の誤差量が誤差量積算手段で積算され、該積算量が第１のクロックの１周期を超えた時に、タイムインターバル延長指示信号が発生する。タイムインターバル延長指示信号がノンアクティブモードの時は、タイムインターバル発生手段から第３のパラメータに対応した間隔を有する周期のタイミング信号が発生し、該タイムインターバル延長指示信号がアクティブモードの時は、該第１のクロックの１周期長い間隔を有する周期の該タイミング信号が発生する。前記タイミング信号に同期して、クロック生成手段から第２のクロックが生成される。
【０００６】
第２の発明では、第１の発明のクロック生成回路において、誤差量積算手段は、積算量と第２のパラメータとを加算して加算結果を生成する加算手段と、前記加算結果と第１のパラメータとを比較し、該第１のパラメータが該加算結果よりも大きい場合に比較結果をノンアクティブモードにし、他の場合に該比較結果をアクティブモードにする比較手段と、前記第１のパラメータ又は固定パラメータを入力し、前記比較結果がノンアクティブモードの場合に該固定パラメータを選択し、該比較結果がアクティブモードの場合に該第１のパラメータを選択する選択手段と、前記加算結果から前記選択手段の出力信号を減算し、前記選択手段が前記固定パラメータを選択した時に該加算結果と同一の値を減算結果として生成し、該選択手段が前記第１のパラメータを選択した時に該加算結果から前記第１のパラメータを減算した値を減算結果として生成する減算手段と、前記減算結果を前記第２のクロックに同期して取込んで累算し、前記積算量を出力する累算手段と、前記アクティブモードの比較結果を前記第２のクロックに同期して取込んで格納し、前記タイムインターバル延長指示信号として出力する格納手段とを、備えている。
【０００７】
このような構成を採用したことにより、累算手段から出力されたそれまでの積算量と第２のパラメータとが加算手段で加算されて加算結果が生成される。前記加算結果と第１のパラメータとが比較手段で比較され、該第１のパラメータが該加算結果よりも大きい場合に比較結果がノンアクティブモードになり、他の場合に該比較結果がアクティブモードになる。選択手段において、前記比較結果がノンアクティブモードの場合に固定パラメータが選択され、該比較結果がアクティブモードの場合に第１のパラメータが選択される。前記加算結果から減算手段で選択手段の出力信号が減算され、該選択手段によって固定パラメータが選択された時には、該加算結果と同一の値が減算結果として生成され、第１のパラメータが選択された時、該加算結果から該第１のパラメータを減算した値が減算結果として生成される。累算手段によって減算結果が第２のクロックに同期して取込まれて累算され、積算量が出力される。アクティブモードの比較結果は、第２のクロックに同期して格納手段に取込まれて格納され、タイムインターバル延長指示信号として出力される。
【０００８】
第３の発明では、第１の発明のクロック生成回路において、誤差量積算手段は、第２のクロックが第１の論理レベルの時に第２のパラメータを選択し、該第２のクロックが第２の論理レベルの時に第１のパラメータを選択する第１の選択手段と、前記第２のクロックが第１の論理レベルの時に積算量と前記第１の選択手段から出力された前記第２のパラメータとを加算して加算結果を生成し、該第２のクロックが第２の論理レベルの時に該積算量から該第１の選択手段の出力信号である前記第１のパラメータを減算して減算結果を生成し、該積算量と該第１のパラメータとが等しい場合に桁上げを示すキャリ信号を発生する演算手段と、前記第２のクロックに基づき、該第２のクロックが第１の論理レベルの時に前記演算手段から出力された前記加算結果を選択し、該第２のクロックが第２の論理レベルの時に前記積算量を選択し、前記積算量が前記第１のパラメータの値と等しくなった場合に前記キャリ信号に基づき、該演算手段から出力された前記減算結果を選択して出力する第２の選択手段と、前記第２の選択手段の出力信号を前記第２のクロックの立上がり及び立下がりに同期して取込んで累算し、前記積算量を出力する累算手段と、前記キャリ信号を前記第２のクロックの立上がりに同期して取込んで格納し、前記タイムインターバル延長指示信号として出力する格納手段とを、備えている。
【０００９】
このような構成を採用したことにより、第１の選択手段において、第２のクロックが第１の論理レベルの時に第２のパラメータが選択され、該第２のクロックが第２の論理レベルの時に第１のパラメータが選択される。演算手段において、第２のクロックが第１の論理レベルの時、累算手段から出力されたそれまでの積算量と、第１の選択手段から出力された第２のパラメータとが、加算されて加算結果が生成される。第２のクロックが第２の論理レベルの時、積算量から第１の選択手段の出力信号である第１のパラメータが減算されて減算結果が生成され、積算量と第１のパラメータとが等しい時、キャリ信号が発生する。第２の選択手段において、第２のクロックが第１の論理レベルの時、演算手段から出力された加算結果が選択され、第２のクロックが第２の論理レベルの時、積算量が選択され、演算手段からキャリ信号が発生した時、該演算手段から出力された減算結果が選択されて出力される。第２の選択手段の出力信号は、累算手段で第２のクロックの立上がり及び立下がりに同期して取込まれて累算され、積算量が出力される。キャリ信号は、格納手段で第２のクロックの立上がりに同期して取込まれて格納され、タイムインターバル延長指示信号として出力される。
【００１０】
第４の発明では、第１、第２又は第３の発明のクロック生成回路において、タイムインターバル発生手段は、第３のパラメータに所定値インクリメントするインクリメンタと、タイムインターバル延長指示信号がアクティブモードの場合に前記インクリメンタの出力信号を選択し、他の場合に前記第３のパラメータを選択する選択手段と、第１のクロックをカウントしてカウント値を生成し、且つエッジのタイミング信号でリセットするカウント手段と、前記カウント値と前記選択手段の出力信号とを比較して一致した場合に前記エッジのタイミング信号を発生する比較手段とを、備えている。
このような構成を採用したことにより、インクリメンタにおいて、第３のパラメータに所定値がインクリメントされる。選択手段において、タイムインターバル延長指示信号がアクティブモードの場合、インクリメンタの出力信号が選択され、他の場合に第３のパラメータが選択される。カウント手段において第１のクロックがカウントされてカウント値が生成され、且つエッジのタイミング信号で該カウント手段がリセットされる。比較手段において、カウント値と選択手段の出力信号とが比較され、両者が一致した場合にエッジのタイミング信号が発生する。
【００１１】
第５の発明では、第１、第２、第３又は第４の発明のクロック生成回路において、クロック生成手段は、タイミング信号に同期して第２のクロックの論理レベルを反転した出力信号を出力する論理素子と、前記論理素子の出力信号を第１のクロックに同期して取込み、前記第２のクロックとして出力するフリップフロップ（以下、ＦＦという）とを、備えている。
このような構成を採用したことにより、論理素子において、タイミング信号に同期して第２のクロックの論理レベルを反転した出力信号が出力される。論理素子の出力信号は、第１のクロックに同期してＦＦに取込まれ、第２のクロックとして出力される。
【００１２】
【発明の実施の形態】
第１の実施形態
図１は、本発明の第１の実施形態を示すクロック生成回路の構成図である。
このクロック生成回路は、第２のクロックｃｋ２、該クロックｃｋ２の周波数を設定するための第１、第２のパラメータＰ１，Ｐ２、及び該クロックｃｋ２のエッジのタイミング信号Ｓ２０を入力してタイムインターバル延長指示信号Ｓ１０を発生する誤差量積算手段１０を有している。誤差量積算手段１０の出力側には、クロックｃｋ２の周波数を設定するための第３のパラメータＰ３、タイムインターバル延長指示信号Ｓ１０、及び第１のクロックｃｋ１を入力し、該クロックｃｋ２のエッジのタイミング信号Ｓ２０を発生するタイムインターバル発生手段２０が接続されている。タイムインターバル発生手段２０の出力側には、タイミング信号Ｓ２０及びクロックｃｋ１を入力してクロックｃｋ２を生成するクロック生成手段３０と、誤差量積算手段１０とが接続されている。クロック生成手段３０の出力側には、誤差量積算手段１０及びクロックｃｋ２に基づいて動作する図示しない装置が接続されている。
【００１３】
図３は、図１中の誤差量積算手段１０の構成図である。
この誤差量積算手段１０は、積算量Ｓ１６とパラメータＰ２とを加算して加算結果Ｓ１１を生成する加算手段（例えば、加算器）１１を有している。加算器１１の出力側には、加算結果Ｓ１１とパラメータＰ１とを比較する比較手段（例えば、比較器）１２が接続されている。比較器１２は、パラメータＰ１が加算結果Ｓ１１よりも大きい場合に比較結果Ｓ１２をノンアクティブモードにし、他の場合に該比較結果Ｓ１２をアクティブモードにする機能を有している。比較器１２の出力側には、パラメータＰ１又は固定パラメータ（例えば、値“０”）を入力し、比較結果Ｓ１２がノンアクティブモードの場合に該値“０”を選択し、該比較結果Ｓ１２がアクティブモードの場合に該パラメータＰ１を選択する選択手段（例えば、セレクタ）１３が接続されている。セレクタ１３の出力側には、減算手段（例えば、減算器）１４が接続されている。減算器１４は、加算結果Ｓ１１からセレクタ１３の出力信号Ｓ１３を減算し、該セレクタ１３が値“０”を選択した時に該加算結果Ｓ１１と同一の値を減算結果Ｓ１４として生成し、該セレクタ１３がパラメータＰ１を選択した時に該加算結果Ｓ１１からパラメータＰ１を減算した値を減算結果Ｓ１４として生成する機能を有している。
【００１４】
減算器１４の出力側には、減算結果Ｓ１４をクロックｃｋ２に同期して取込んで累算し、積算量Ｓ１５を出力する累算手段（例えば、アキュムレータ）１５が接続されている。アキュムレータ１５の出力側は、加算手段１１の入力側に接続されている。又、比較器１２の出力側には、アクティブモードの比較結果Ｓ１２をクロックｃｋ２に同期して取込んで格納し、タイムインターバル延長指示信号Ｓ１０として出力する格納手段（例えば、レジスタ）１６が接続されている。レジスタ１６のリセット端子には、タイミング信号Ｓ２０が入力されるようになっている。
【００１５】
図４は、図１中のタイムインターバル発生手段２０の構成図である。
このタイムインターバル発生手段２０は、パラメータＰ３に所定値（例えば、値“１”）インクリメントするインクリメンタ２１を有している。インクリメンタ２１の出力側には選択手段（例えば、セレクタ）２２の一方の入力側が接続され、該セレクタ２２の他方の入力側にはパラメータＰ３が入力されるようになっている。セレクタ２２は、タイムインターバル延長指示信号Ｓ１０がアクティブモードの場合にインクリメンタ２１の出力信号Ｓ２１を選択し、ノンアクティブモードの場合及びタイミング信号Ｓ２０が発生した場合にパラメータＰ３を選択するものである。又、このタイムインターバル発生手段２０は、クロックｃｋ１をカウントしてカウント値Ｓ２３を生成し、且つタイミング信号Ｓ２０でリセットするカウント手段（例えば、カウンタ）２３を有している。カウンタ２３の出力側及びセレクタ２２の出力側は、カウント値Ｓ２３とセレクタ２２の出力信号Ｓ２２とを比較して一致した場合にタイミング信号Ｓ２０を発生する比較手段（例えば、比較器）２４の各入力側に接続されている。比較器２４の出力側は、カウンタのリセット端子Ｒに接続されている。
【００１６】
図５は、図１中のクロック生成手段３０の構成図である。
このクロック生成手段３０は、タイミング信号Ｓ２０及びクロックｃｋ２を入力する２入力の論理素子（例えば、イクスクルーシブＯＲ回路、これを以下ＥＯＲ回路という）３１を有している。ＥＯＲ回路３１の出力側には、該ＥＯＲ回路３１の出力信号Ｓ３１をクロックｃｋ１に同期して取込み、クロックｃｋ２として出力するＦＦ３２の入力端子が接続されている。ＦＦ３２の出力端子は、ＥＯＲ回路３１の一方の入力端子に接続されている。
【００１７】
次に、図１の動作（１），（２）を説明する。
（１） クロックｃｋ２の周波数を２４Ｈｚに設定した場合の動作
図６は、図１の動作を説明するための第１のタイムチャートであり、縦軸に論理レベル、及び横軸に時間がとられている。
この図６を参照しつつ、クロックｃｋ１の周波数を例えば１００Ｈｚとし、クロックｃｋ２の周波数を２４Ｈｚとした場合の図１の動作を説明する。
クロックｃｋ１の周波数はクロックｃｋ２の周波数の整数倍ではないので、クロックｃｋ１の立上がりエッジの２回に１回の間隔でタイミング信号Ｓ２０を送出すると、２５Ｈｚのクロックｃｋ２が生成されてしまう。これを回避するために、誤差量積算手段１０では、生成されたクロックｃｋ２の１周期と実際に生成したいクロックｃｋ２の１周期との位相の誤差量を積算していき、この誤差量がクロックｃｋ１の１周期を超えた時にタイムインターバル発生手段２０にタイムインターバル延長指示信号Ｓ１０を送出する。この時、タイムインターバル発生手段２０は、クロックｃｋ１の１サイクル長い間隔でタイミング信号Ｓ２０を発生する。タイムインターバル延長指示信号Ｓ１０は、クロックｃｋ２の１サイクル分発生しているが、延長されてタイミング信号Ｓ２０が発生すると、このタイムインターバル延長指示信号Ｓ１０は無効になり、図４中のセレクタ２２はパラメータＰ３を選択する。
【００１８】
具体的には、２４Ｈｚと２５Ｈｚとの周期の差は１／２４×２５（秒）であり、この誤差量がクロックｃｋ１の周期である１／１００（秒）になるには、生成した２５Ｈｚのクロックで６回に１度のタイミングになる。誤差量積算手段１０は、このタイミングでタイムインターバル発生手段２０にタイムインターバル延長指示信号Ｓ１０を送出し、該タイムインターバル発生手段２０が１／１００（秒）長い間隔になったタイミング信号Ｓ２０をクロック生成手段３０に送出する。クロック生成手段３０は、タイミング信号Ｓ２０に同期してクロックｃｋ２を生成することにより、マクロ的に見れば、クロックｃｋ１と位相の揃った２４Ｈｚのクロックｃｋ２が生成される。
【００１９】
次に、誤差量積算手段１０、タイムインターバル発生手段２０、及びクロック生成手段３０における動作を順に説明する。
先ず、クロックｃｋ２を生成するためのパラメータＰ１，Ｐ２，Ｐ３を例えば次のように設定する。
Ｐ１＝２４（生成したいクロックｃｋ２の周波数）
Ｐ２＝４＝１００％２４
（クロックｃｋ１の周波数％クロックｃｋ２の周波数)
Ｐ３＝１＝１００／（２４×２）−１
（クロックｃｋ１の周波数／（クロックｃｋ２の周波数×２）−１）
誤差量積算手段１０において、加算器１１は、パラメータＰ２（“４”）とそれまでの積算量Ｓ１５との加算を行う。初期時では、アキュムレータ１５はクリアされ、積算量Ｓ１５が“０”になっているので、加算器１１の出力信号Ｓ１１の値は“４”になる。この値“４”は比較器１２でパラメータＰ１（“２４”）と比較される。その結果、パラメータＰ１の方が大きいので、タイムインターバル延長指示信号Ｓ１０はアクティブモードにならず、セレクタ１３は固定パラメータ（“０”）を選択する。減算器１４は、加算器１１の出力信号Ｓ１１からセレクタ１３の出力信号Ｓ１３を減算する。この場合、値“４”−値“０”なので、値“４”が減算結果Ｓ１４になる。生成されたクロックｃｋ２の立上がりエッジに同期してレジスタ１６は比較器１２の出力信号Ｓ１２を格納し、アキュムレータ１５が減算器１４の出力信号Ｓ１４を取込んで累算する。この動作を繰返すたびに、積算量Ｓ１５の値が“４”、“８”、“１２”、“１６”のように累積し、値が“２０”になった時、加算器１１の出力信号Ｓ１１が値“２４”になる。この時、比較器１２ではパラメータＰ１の値“２４”の方が出力信号Ｓ１１よりも大きくならないので、出力信号Ｓ１２をアクティブモードにする。又、この時、セレクタ１３はパラメータＰ１を選択し、減算器１４が値“２４”−値“２４”の演算を行って減算結果Ｓ１４（値“０”）を出力する。出力信号Ｓ１２及び減算結果Ｓ１４は、クロックｃｋ２の立上がりエッジに同期してレジスタ１６及びアキュムレータ１５にそれぞれ取込まれる。このようにして生成されたクロックｃｋ２で６回に１回のタイミングでタイムインターバル延長指示信号Ｓ１０がアクティブモードになる。
【００２０】
タイムインターバル発生手段２０において、タイムインターバル延長指示信号Ｓ１０がノンアクティブモードの時、セレクタ２２によってパラメータＰ３（“１”）が選択されて比較器２４に送出される。このパラメータＰ３（“１”）と、クロックｃｋ１をカウントするカウンタ２３のカウント値Ｓ２３とを比較して一致した場合、クロック生成手段３０に対してクロックｃｋ２の反転を指示するタイミング信号Ｓ２０を発生する。この場合、パラメータＰ３（“１”）が比較対象になるので、カウンタ２３はカウント値Ｓ２３が値“１”になるまでカウントアップする。このタイミング信号Ｓ２０はカウンタ２３に対するリセット信号にもなっているので、その次のタイミングでカウンタ２３はカウント値Ｓ２３を“０”にリセットする。
【００２１】
一方、タイムインターバル延長指示信号Ｓ１０がアクティブモードの時、セレクタ２２はパラメータＰ３の値に＋１したインクリメンタ２１の出力信号Ｓ２１（値“２”）を選択して出力する。この場合、値“２”が比較対象になるので、カウンタ２３はカウント値Ｓ２３が値“２”になるまでカウントアップする。これにより、タイムインターバル延長指示信号Ｓ１０がアクティブモードの時、タイミング信号Ｓ２０の周期は通常時の周期よりもクロックｃｋ１で１サイクル長い周期になる。その後、タイミング信号Ｓ２０の立下がりに同期して図３中のレジスタ１６がリセットされ、タイムインターバル延長指示信号Ｓ１０がノンアクティブモードになる。
クロック生成手段３０において、ＥＯＲ回路３１は、タイミング信号Ｓ２０に同期してクロックｃｋ２の論理レベルを反転した出力信号Ｓ３１を出力する。出力信号Ｓ３１は、クロックｃｋ１に同期してＦＦ３２に取込まれ、クロックｃｋ２として出力される。
【００２２】
（２） クロックｃｋ２の周波数を２５Ｈｚに設定した場合の動作
図７は、図１の動作を説明するための各部の信号の第２のタイムチャートである。
この図７を参照しつつ、クロックｃｋ１の周波数を例えば１００Ｈｚとし、クロックｃｋ２の周波数を２５Ｈｚとした場合の図１の動作を説明する。
クロックｃｋ１の周波数はクロックｃｋ２の周波数の整数倍になっているので、誤差量積算手段１０からはタイムインターバル延長指示信号Ｓ１０は発生しない。タイムインターバル発生手段２０において、クロックｃｋ１の周波数の立上がりエッジの２回に１回の間隔でクロックｃｋ２の反転を指示するタイミング信号Ｓ２０をクロック生成手段３０に送出することにより、クロックｃｋ１から２５Ｈｚのクロックｃｋ２が生成される。
【００２３】
以上のように、この第１の実施形態では、パラメータＰ１，Ｐ２，Ｐ３を入力してクロックｃｋ１に同期した所望の周波数のクロックｃｋ２を高精度で生成できる。そのため、ＰＬＬ回路をディジタル回路で構成してクロック生成回路を製作する場合に比べて回路規模が小さく、調整箇所のない高精度のクロック生成回路を実現できる。
【００２４】
第２の実施形態
図８は、本発明の第２の実施形態を示す図１中の誤差量算出手段１０の他の構成図であり、図３中の要素と共通の要素には共通の符号が付されている。
この誤差量算出手段１０は、クロックｃｋ２が第１の論理レベル（例えば、高レベル、これを以下“Ｈ”という）の時にパラメータＰ２を選択し、該クロックｃｋ２が第２の論理レベル（例えば、低レベル、これを以下“Ｌ”という）の時にパラメータＰ１を選択する第１の選択手段（例えば、セレクタ）１７を有している。セレクタ１７の出力側には、演算手段（例えば、演算器）１８の一方の入力側が接続されている。演算器１８は、クロックｃｋ２が“Ｈ”の時、積算量Ｓ１５Ａとセレクタ１７から出力されたパラメータＰ２との加算を行って加算結果Ｓ１８ａを生成し、該クロックｃｋ２が“Ｌ”の時に該積算量Ｓ１５Ａから該セレクタ１７の出力信号であるパラメータＰ１を減算して減算結果Ｓ１８ｂを生成し、該積算量Ｓ１５Ａと該パラメータＰ１とが等しい場合に桁上げを示すキャリ信号Ｓ１８ｃを発生するものである。尚、演算器１８でパラメータＰ１を減算する場合、該パラメータＰ１を２の補数に変換して加算するようになっている。演算器１８の出力側には、第２の選択手段（例えば、セレクタ）１９が接続されている。
【００２５】
セレクタ１９は、クロックｃｋ２が“Ｈ”の時に加算結果Ｓ１８ａを選択し、クロックｃｋ２が“Ｌ”の時に積算量Ｓ１５Ａを選択し、演算器１８からキャリ信号Ｓ１８ｃが発生した時に該演算器１８から出力された減算結果Ｓ１８ｂを選択して出力するものである。セレクタ１９の出力側には、セレクタ１９の出力信号Ｓ１９をクロックｃｋ２の立上がり及び立下がりに同期して取込んで累算し、前記積算量Ｓ１５Ａを出力する累算手段（例えば、アキュムレータ）１５Ａが接続されている。アキュムレータ１５Ａの出力側には、演算器１８の他方の入力側が接続されている。又、キャリ信号Ｓ１８ｃは、レジスタ１６に入力されるようになっている。レジスタ１６は、キャリ信号Ｓ１８ｃをクロックｃｋ２の立上がりに同期して取込んで格納し、前記タイムインターバル延長指示信号Ｓ１０として出力するものである。
【００２６】
次に、図８の誤差量積算手段１０の動作（１），（２）を説明する。
（１） クロックｃｋ２が“Ｈ”のときの動作
クロックｃｋ２が“Ｈ”のときには、セレクタ１７は、パラメータＰ２（“４”）を選択して演算器１８に送出する。演算器１８は加算器として動作し、セレクタ１７の出力信号Ｓ１７と積算量Ｓ１５Ａとを加算する。セレクタ１９は、ステップＳＴ１の動作時は演算器１８から出力された加算結果Ｓ１８ａを選択して出力する。アキュムレータ１５Ａは、加算結果Ｓ１８ａをクロックｃｋ２の立下がりエッジに同期して取込む。この場合、初期時は、アキュムレータ１５Ａがリセットされて積算量Ｓ１５Ａが“０”になっているので、演算器１８はパラメータＰ２（“４”）＋値“０”の演算を行い、アキュムレータ１５Ａに値“４”が取込まれる。従って、積算量Ｓ１５Ａが“４”になる。
【００２７】
（２） クロックｃｋ２が“Ｌ”のときの動作
クロックｃｋ２が“Ｌ”のとき、セレクタ１７は、パラメータＰ１（“２４”）を選択して演算器１８に送出する。演算器１８は減算器として動作し、積算量Ｓ１５Ａからセレクタ１７の出力信号Ｓ１７を減算する。積算量Ｓ１５Ａが“４”になっているので、演算器１８は値“４”から値“２４”を減算する。この場合、演算器１８からはキャリ信号Ｓ１８ｃは発生しないので、セレクタ１９は積算量Ｓ１５Ａの値“４”を選択して出力し、アキュムレータ１５Ａには同じ値“４”がクロックｃｋ２の立上がりエッジで取込まれる。又、演算器１８からキャリ信号Ｓ１８ｃは発生しないので、レジスタ１６はタイムインターバル延長指示信号Ｓ１０をノンアクティブモードにする。
【００２８】
これらの動作（１），（２）を交互に繰返していくうちに、積算量Ｓ１５Ａの値は“４”、“８”、“１２”、“１６”のように増加し、値“２０”になった時、動作（１）でアキュムレータ１５Ａに値“２４”が取込まれ、動作（２）で演算器１８が積算量Ｓ１５Ａの値“２４”からパラメータＰ１の値“２４”を減算する。この時、積算量Ｓ１５ＡとパラメータＰ１との値が等しいため、キャリ信号Ｓ１８ｃが発生する。
次に、セレクタ１９は演算器１８から出力された減算結果Ｓ１８ｂを選択して出力し、セレクタ１９の出力信号Ｓ１９がクロック信号ｃｋ２の立上がりエッジに同期してアキュムレータ１５Ａに取込まれる。キャリ信号Ｓ１８ｃは、クロック信号ｃｋ２の立上がりエッジに同期してレジスタ１６に取込まれ、タイムインターバル延長指示信号Ｓ１０がアクティブモードになる。タイムインターバル延長指示信号Ｓ１０は、タイムインターバル発生手段２０に送出され、その後、第１の発明の実施形態と同様の動作が行われる。
【００２９】
以上のように、この第２の実施形態では、誤差量積算手段１０は、クロックｃｋ２の論理レベルによって時分割的に動作（１），（２）を実行しているので、第１の実施形態と同様に、回路規模が小さく、調整箇所のない高精度のクロック生成回路を実現できる。
尚、本発明は上記実施形態に限定されず、種々の変形が可能である。その変形例としては、例えば次のようなものがある。
（ａ） 図３中の加算器１１は、積算量Ｓ１５にパラメータＰ２（“４”）をを加算するだけなので、値“４”をインクリメントするインクリメンタで構成してもよい。
（ｂ） 図４中のインクリメンタ２１における所定値（値“１”）は、必要に応じて他の値（例えば、“２”等）にしてもよい。
【００３０】
【発明の効果】
以上詳細に説明したように、第１、第２、第４及び第５の発明によれば、第１、第２及び第３のパラメータを入力して第１のクロックに同期した所望の周波数の第２のクロックを高精度で生成できる。そのため、ＰＬＬ回路をディジタル回路で構成してクロック生成回路を製作する場合に比べて回路規模が小さく、調整箇所のない高精度のクロック生成回路を実現できる。
第１、第３、第４及び第５の発明によれば、誤差量積算手段において、第２のクロックの論理レベルによって２つの動作を実行しているので、第１の発明と同様に、回路規模が小さく、調整箇所のない高精度のクロック生成回路を実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態のクロック生成回路の構成図である。
【図２】従来のクロック生成回路の構成図である。
【図３】図１中の誤差量積算手段１０の構成図である。
【図４】図１中のタイムインターバル発生手段２０の構成図である。
【図５】図１中のクロック生成手段３０の構成図である。
【図６】図１の第１のタイムチャートである。
【図７】図１の第２のタイムチャートである。
【図８】本発明の第２の実施形態の図１中の誤差量算出手段１０の他の構成図である。
【符号の説明】
１０ 誤差量積算手段
１１ 加算器
１２，２４ 比較器
１３，１７，１９，２２ セレクタ
１４ 減算器
１５，１５Ａ アキュムレータ
１６ レジスタ
１８ 演算器
２０ タイムインターバル発生手段
２１ インクリメンタ
２３ カウンタ
３０ クロック生成手段
３１ ＥＯＲ回路
３２ ＦＦ（フリップフロップ）
【発明の属する技術分野】
本発明は、所定の周波数の第１のクロックを入力し、前記第１のクロックと異なる周波数で該第１のクロックと位相のそろった第２のクロックを生成するクロック生成回路に関するものである。
【０００２】
【従来の技術】
従来、このような分野の技術としては、例えば、次のような文献に記載されるものがあった。
文献；柳沢健著、ＰＬＬ（位相同期ループ）応用回路、昭和52-9-10 、総合電子出版社、P.5-7
図２は、前記文献に記載された従来のクロック生成回路の構成図である。
このクロック生成回路は、基準クロックｉｎと生成クロックＳ３とを位相比較してこれらの位相差に対応する出力信号Ｓ１を出力する位相比較器１と、該位相比較器１の出力信号Ｓ１の高周波成分を除去した出力信号Ｓ２を出力するループフィルタ２と、該ループフィルタ２の出力信号Ｓ２の電圧に応じた周波数の生成クロックＳ３を生成する電圧制御発振器３とからなるＰＬＬ(Phase Locked Loop) 回路で構成されている。
このクロック生成回路では、基準クロックｉｎが位相比較器１に入力されると、該位相比較器１において、生成クロックＳ３と基準クロックｉｎとの位相差に対応する出力信号Ｓ１が発生する。出力信号Ｓ１はループフィルタ２で高周波成分が除去され、低周波成分の出力信号Ｓ２が電圧制御発振器３に送出される。電圧制御発振器３では、出力信号Ｓ２によって生成クロックＳ３と基準クロックｉｎとの周波数差が小さくなるように制御される。
【０００３】
【発明が解決しようとする課題】
しかしながら、従来の図２のクロック生成回路では、次のような課題があった。
例えば、図２のクロック生成回路を複数の任意の周波数のクロックに基づいて動作する画像伝送装置等に組込んで使用する場合、周波数範囲の広い生成クロックＳ３を生成する電圧制御発振器３が必要になり、更に、この場合のループフィルタ２の調整が困難であるという問題があった。又、全体に調整箇所が多く、生成クロックＳ３の周波数の精度も不十分なことがあった。
これらの問題を解決するために、位相比較器１、ループフィルタ２及び電圧制御発振器３をディジタル回路で構成することが考えられる。ところが、これらをディジタル回路で構成すると、回路が複雑で膨大な規模のものになり、実現が困難であるという課題があった。
【０００４】
【課題を解決するための手段】
前記課題を解決するために、本発明のうちの第１の発明は、所定の周波数の第１のクロックを入力し、前記第１のクロックと異なる周波数で該第１のクロックと位相のそろった第２のクロックを生成するクロック生成回路において、次のような誤差量積算手段と、タイムインターバル発生手段と、クロック生成手段とを備えている。
前記誤差量積算手段は、実際に生成したい所望の前記第２のクロックの周波数を示す第１のパラメータ、前記第１のクロックの周波数を該所望の第２のクロックの周波数で除した商を示す第２のパラメータ、及び生成された前記第２のクロックを入力し、該生成された第２のクロックの１周期と該所望の第２のクロックの１周期との位相の誤差量を積算して該積算量が該第１のクロックの１周期を超えた時に、タイムインターバル延長指示信号を発生するものである。前記タイムインターバル発生手段は、前記第１のクロックの周波数を前記所望の第２のクロックの周波数の２倍で除した商から１を引いた値を示す第３のパラメータ、前記タイムインターバル延長指示信号、及び前記第１のクロックを入力し、該タイムインターバル延長指示信号がノンアクティブモードの時は、該第３のパラメータに対応した間隔を有する周期のタイミング信号を発生し、且つ該タイムインターバル延長指示信号がアクティブモードの時は、該第１のクロックの１周期長い間隔を有する周期の該タイミング信号を発生するものである。更に、前記クロック生成手段は、前記タイミング信号及び前記第１のクロックを入力し、該タイミング信号に同期して前記第２のクロックを生成するものである。
【０００５】
このような構成を採用したことにより、生成された第２のクロックと実際に生成したい所望の第２のクロックとの位相の誤差量が誤差量積算手段で積算され、該積算量が第１のクロックの１周期を超えた時に、タイムインターバル延長指示信号が発生する。タイムインターバル延長指示信号がノンアクティブモードの時は、タイムインターバル発生手段から第３のパラメータに対応した間隔を有する周期のタイミング信号が発生し、該タイムインターバル延長指示信号がアクティブモードの時は、該第１のクロックの１周期長い間隔を有する周期の該タイミング信号が発生する。前記タイミング信号に同期して、クロック生成手段から第２のクロックが生成される。
【０００６】
第２の発明では、第１の発明のクロック生成回路において、誤差量積算手段は、積算量と第２のパラメータとを加算して加算結果を生成する加算手段と、前記加算結果と第１のパラメータとを比較し、該第１のパラメータが該加算結果よりも大きい場合に比較結果をノンアクティブモードにし、他の場合に該比較結果をアクティブモードにする比較手段と、前記第１のパラメータ又は固定パラメータを入力し、前記比較結果がノンアクティブモードの場合に該固定パラメータを選択し、該比較結果がアクティブモードの場合に該第１のパラメータを選択する選択手段と、前記加算結果から前記選択手段の出力信号を減算し、前記選択手段が前記固定パラメータを選択した時に該加算結果と同一の値を減算結果として生成し、該選択手段が前記第１のパラメータを選択した時に該加算結果から前記第１のパラメータを減算した値を減算結果として生成する減算手段と、前記減算結果を前記第２のクロックに同期して取込んで累算し、前記積算量を出力する累算手段と、前記アクティブモードの比較結果を前記第２のクロックに同期して取込んで格納し、前記タイムインターバル延長指示信号として出力する格納手段とを、備えている。
【０００７】
このような構成を採用したことにより、累算手段から出力されたそれまでの積算量と第２のパラメータとが加算手段で加算されて加算結果が生成される。前記加算結果と第１のパラメータとが比較手段で比較され、該第１のパラメータが該加算結果よりも大きい場合に比較結果がノンアクティブモードになり、他の場合に該比較結果がアクティブモードになる。選択手段において、前記比較結果がノンアクティブモードの場合に固定パラメータが選択され、該比較結果がアクティブモードの場合に第１のパラメータが選択される。前記加算結果から減算手段で選択手段の出力信号が減算され、該選択手段によって固定パラメータが選択された時には、該加算結果と同一の値が減算結果として生成され、第１のパラメータが選択された時、該加算結果から該第１のパラメータを減算した値が減算結果として生成される。累算手段によって減算結果が第２のクロックに同期して取込まれて累算され、積算量が出力される。アクティブモードの比較結果は、第２のクロックに同期して格納手段に取込まれて格納され、タイムインターバル延長指示信号として出力される。
【０００８】
第３の発明では、第１の発明のクロック生成回路において、誤差量積算手段は、第２のクロックが第１の論理レベルの時に第２のパラメータを選択し、該第２のクロックが第２の論理レベルの時に第１のパラメータを選択する第１の選択手段と、前記第２のクロックが第１の論理レベルの時に積算量と前記第１の選択手段から出力された前記第２のパラメータとを加算して加算結果を生成し、該第２のクロックが第２の論理レベルの時に該積算量から該第１の選択手段の出力信号である前記第１のパラメータを減算して減算結果を生成し、該積算量と該第１のパラメータとが等しい場合に桁上げを示すキャリ信号を発生する演算手段と、前記第２のクロックに基づき、該第２のクロックが第１の論理レベルの時に前記演算手段から出力された前記加算結果を選択し、該第２のクロックが第２の論理レベルの時に前記積算量を選択し、前記積算量が前記第１のパラメータの値と等しくなった場合に前記キャリ信号に基づき、該演算手段から出力された前記減算結果を選択して出力する第２の選択手段と、前記第２の選択手段の出力信号を前記第２のクロックの立上がり及び立下がりに同期して取込んで累算し、前記積算量を出力する累算手段と、前記キャリ信号を前記第２のクロックの立上がりに同期して取込んで格納し、前記タイムインターバル延長指示信号として出力する格納手段とを、備えている。
【０００９】
このような構成を採用したことにより、第１の選択手段において、第２のクロックが第１の論理レベルの時に第２のパラメータが選択され、該第２のクロックが第２の論理レベルの時に第１のパラメータが選択される。演算手段において、第２のクロックが第１の論理レベルの時、累算手段から出力されたそれまでの積算量と、第１の選択手段から出力された第２のパラメータとが、加算されて加算結果が生成される。第２のクロックが第２の論理レベルの時、積算量から第１の選択手段の出力信号である第１のパラメータが減算されて減算結果が生成され、積算量と第１のパラメータとが等しい時、キャリ信号が発生する。第２の選択手段において、第２のクロックが第１の論理レベルの時、演算手段から出力された加算結果が選択され、第２のクロックが第２の論理レベルの時、積算量が選択され、演算手段からキャリ信号が発生した時、該演算手段から出力された減算結果が選択されて出力される。第２の選択手段の出力信号は、累算手段で第２のクロックの立上がり及び立下がりに同期して取込まれて累算され、積算量が出力される。キャリ信号は、格納手段で第２のクロックの立上がりに同期して取込まれて格納され、タイムインターバル延長指示信号として出力される。
【００１０】
第４の発明では、第１、第２又は第３の発明のクロック生成回路において、タイムインターバル発生手段は、第３のパラメータに所定値インクリメントするインクリメンタと、タイムインターバル延長指示信号がアクティブモードの場合に前記インクリメンタの出力信号を選択し、他の場合に前記第３のパラメータを選択する選択手段と、第１のクロックをカウントしてカウント値を生成し、且つエッジのタイミング信号でリセットするカウント手段と、前記カウント値と前記選択手段の出力信号とを比較して一致した場合に前記エッジのタイミング信号を発生する比較手段とを、備えている。
このような構成を採用したことにより、インクリメンタにおいて、第３のパラメータに所定値がインクリメントされる。選択手段において、タイムインターバル延長指示信号がアクティブモードの場合、インクリメンタの出力信号が選択され、他の場合に第３のパラメータが選択される。カウント手段において第１のクロックがカウントされてカウント値が生成され、且つエッジのタイミング信号で該カウント手段がリセットされる。比較手段において、カウント値と選択手段の出力信号とが比較され、両者が一致した場合にエッジのタイミング信号が発生する。
【００１１】
第５の発明では、第１、第２、第３又は第４の発明のクロック生成回路において、クロック生成手段は、タイミング信号に同期して第２のクロックの論理レベルを反転した出力信号を出力する論理素子と、前記論理素子の出力信号を第１のクロックに同期して取込み、前記第２のクロックとして出力するフリップフロップ（以下、ＦＦという）とを、備えている。
このような構成を採用したことにより、論理素子において、タイミング信号に同期して第２のクロックの論理レベルを反転した出力信号が出力される。論理素子の出力信号は、第１のクロックに同期してＦＦに取込まれ、第２のクロックとして出力される。
【００１２】
【発明の実施の形態】
第１の実施形態
図１は、本発明の第１の実施形態を示すクロック生成回路の構成図である。
このクロック生成回路は、第２のクロックｃｋ２、該クロックｃｋ２の周波数を設定するための第１、第２のパラメータＰ１，Ｐ２、及び該クロックｃｋ２のエッジのタイミング信号Ｓ２０を入力してタイムインターバル延長指示信号Ｓ１０を発生する誤差量積算手段１０を有している。誤差量積算手段１０の出力側には、クロックｃｋ２の周波数を設定するための第３のパラメータＰ３、タイムインターバル延長指示信号Ｓ１０、及び第１のクロックｃｋ１を入力し、該クロックｃｋ２のエッジのタイミング信号Ｓ２０を発生するタイムインターバル発生手段２０が接続されている。タイムインターバル発生手段２０の出力側には、タイミング信号Ｓ２０及びクロックｃｋ１を入力してクロックｃｋ２を生成するクロック生成手段３０と、誤差量積算手段１０とが接続されている。クロック生成手段３０の出力側には、誤差量積算手段１０及びクロックｃｋ２に基づいて動作する図示しない装置が接続されている。
【００１３】
図３は、図１中の誤差量積算手段１０の構成図である。
この誤差量積算手段１０は、積算量Ｓ１６とパラメータＰ２とを加算して加算結果Ｓ１１を生成する加算手段（例えば、加算器）１１を有している。加算器１１の出力側には、加算結果Ｓ１１とパラメータＰ１とを比較する比較手段（例えば、比較器）１２が接続されている。比較器１２は、パラメータＰ１が加算結果Ｓ１１よりも大きい場合に比較結果Ｓ１２をノンアクティブモードにし、他の場合に該比較結果Ｓ１２をアクティブモードにする機能を有している。比較器１２の出力側には、パラメータＰ１又は固定パラメータ（例えば、値“０”）を入力し、比較結果Ｓ１２がノンアクティブモードの場合に該値“０”を選択し、該比較結果Ｓ１２がアクティブモードの場合に該パラメータＰ１を選択する選択手段（例えば、セレクタ）１３が接続されている。セレクタ１３の出力側には、減算手段（例えば、減算器）１４が接続されている。減算器１４は、加算結果Ｓ１１からセレクタ１３の出力信号Ｓ１３を減算し、該セレクタ１３が値“０”を選択した時に該加算結果Ｓ１１と同一の値を減算結果Ｓ１４として生成し、該セレクタ１３がパラメータＰ１を選択した時に該加算結果Ｓ１１からパラメータＰ１を減算した値を減算結果Ｓ１４として生成する機能を有している。
【００１４】
減算器１４の出力側には、減算結果Ｓ１４をクロックｃｋ２に同期して取込んで累算し、積算量Ｓ１５を出力する累算手段（例えば、アキュムレータ）１５が接続されている。アキュムレータ１５の出力側は、加算手段１１の入力側に接続されている。又、比較器１２の出力側には、アクティブモードの比較結果Ｓ１２をクロックｃｋ２に同期して取込んで格納し、タイムインターバル延長指示信号Ｓ１０として出力する格納手段（例えば、レジスタ）１６が接続されている。レジスタ１６のリセット端子には、タイミング信号Ｓ２０が入力されるようになっている。
【００１５】
図４は、図１中のタイムインターバル発生手段２０の構成図である。
このタイムインターバル発生手段２０は、パラメータＰ３に所定値（例えば、値“１”）インクリメントするインクリメンタ２１を有している。インクリメンタ２１の出力側には選択手段（例えば、セレクタ）２２の一方の入力側が接続され、該セレクタ２２の他方の入力側にはパラメータＰ３が入力されるようになっている。セレクタ２２は、タイムインターバル延長指示信号Ｓ１０がアクティブモードの場合にインクリメンタ２１の出力信号Ｓ２１を選択し、ノンアクティブモードの場合及びタイミング信号Ｓ２０が発生した場合にパラメータＰ３を選択するものである。又、このタイムインターバル発生手段２０は、クロックｃｋ１をカウントしてカウント値Ｓ２３を生成し、且つタイミング信号Ｓ２０でリセットするカウント手段（例えば、カウンタ）２３を有している。カウンタ２３の出力側及びセレクタ２２の出力側は、カウント値Ｓ２３とセレクタ２２の出力信号Ｓ２２とを比較して一致した場合にタイミング信号Ｓ２０を発生する比較手段（例えば、比較器）２４の各入力側に接続されている。比較器２４の出力側は、カウンタのリセット端子Ｒに接続されている。
【００１６】
図５は、図１中のクロック生成手段３０の構成図である。
このクロック生成手段３０は、タイミング信号Ｓ２０及びクロックｃｋ２を入力する２入力の論理素子（例えば、イクスクルーシブＯＲ回路、これを以下ＥＯＲ回路という）３１を有している。ＥＯＲ回路３１の出力側には、該ＥＯＲ回路３１の出力信号Ｓ３１をクロックｃｋ１に同期して取込み、クロックｃｋ２として出力するＦＦ３２の入力端子が接続されている。ＦＦ３２の出力端子は、ＥＯＲ回路３１の一方の入力端子に接続されている。
【００１７】
次に、図１の動作（１），（２）を説明する。
（１） クロックｃｋ２の周波数を２４Ｈｚに設定した場合の動作
図６は、図１の動作を説明するための第１のタイムチャートであり、縦軸に論理レベル、及び横軸に時間がとられている。
この図６を参照しつつ、クロックｃｋ１の周波数を例えば１００Ｈｚとし、クロックｃｋ２の周波数を２４Ｈｚとした場合の図１の動作を説明する。
クロックｃｋ１の周波数はクロックｃｋ２の周波数の整数倍ではないので、クロックｃｋ１の立上がりエッジの２回に１回の間隔でタイミング信号Ｓ２０を送出すると、２５Ｈｚのクロックｃｋ２が生成されてしまう。これを回避するために、誤差量積算手段１０では、生成されたクロックｃｋ２の１周期と実際に生成したいクロックｃｋ２の１周期との位相の誤差量を積算していき、この誤差量がクロックｃｋ１の１周期を超えた時にタイムインターバル発生手段２０にタイムインターバル延長指示信号Ｓ１０を送出する。この時、タイムインターバル発生手段２０は、クロックｃｋ１の１サイクル長い間隔でタイミング信号Ｓ２０を発生する。タイムインターバル延長指示信号Ｓ１０は、クロックｃｋ２の１サイクル分発生しているが、延長されてタイミング信号Ｓ２０が発生すると、このタイムインターバル延長指示信号Ｓ１０は無効になり、図４中のセレクタ２２はパラメータＰ３を選択する。
【００１８】
具体的には、２４Ｈｚと２５Ｈｚとの周期の差は１／２４×２５（秒）であり、この誤差量がクロックｃｋ１の周期である１／１００（秒）になるには、生成した２５Ｈｚのクロックで６回に１度のタイミングになる。誤差量積算手段１０は、このタイミングでタイムインターバル発生手段２０にタイムインターバル延長指示信号Ｓ１０を送出し、該タイムインターバル発生手段２０が１／１００（秒）長い間隔になったタイミング信号Ｓ２０をクロック生成手段３０に送出する。クロック生成手段３０は、タイミング信号Ｓ２０に同期してクロックｃｋ２を生成することにより、マクロ的に見れば、クロックｃｋ１と位相の揃った２４Ｈｚのクロックｃｋ２が生成される。
【００１９】
次に、誤差量積算手段１０、タイムインターバル発生手段２０、及びクロック生成手段３０における動作を順に説明する。
先ず、クロックｃｋ２を生成するためのパラメータＰ１，Ｐ２，Ｐ３を例えば次のように設定する。
Ｐ１＝２４（生成したいクロックｃｋ２の周波数）
Ｐ２＝４＝１００％２４
（クロックｃｋ１の周波数％クロックｃｋ２の周波数)
Ｐ３＝１＝１００／（２４×２）−１
（クロックｃｋ１の周波数／（クロックｃｋ２の周波数×２）−１）
誤差量積算手段１０において、加算器１１は、パラメータＰ２（“４”）とそれまでの積算量Ｓ１５との加算を行う。初期時では、アキュムレータ１５はクリアされ、積算量Ｓ１５が“０”になっているので、加算器１１の出力信号Ｓ１１の値は“４”になる。この値“４”は比較器１２でパラメータＰ１（“２４”）と比較される。その結果、パラメータＰ１の方が大きいので、タイムインターバル延長指示信号Ｓ１０はアクティブモードにならず、セレクタ１３は固定パラメータ（“０”）を選択する。減算器１４は、加算器１１の出力信号Ｓ１１からセレクタ１３の出力信号Ｓ１３を減算する。この場合、値“４”−値“０”なので、値“４”が減算結果Ｓ１４になる。生成されたクロックｃｋ２の立上がりエッジに同期してレジスタ１６は比較器１２の出力信号Ｓ１２を格納し、アキュムレータ１５が減算器１４の出力信号Ｓ１４を取込んで累算する。この動作を繰返すたびに、積算量Ｓ１５の値が“４”、“８”、“１２”、“１６”のように累積し、値が“２０”になった時、加算器１１の出力信号Ｓ１１が値“２４”になる。この時、比較器１２ではパラメータＰ１の値“２４”の方が出力信号Ｓ１１よりも大きくならないので、出力信号Ｓ１２をアクティブモードにする。又、この時、セレクタ１３はパラメータＰ１を選択し、減算器１４が値“２４”−値“２４”の演算を行って減算結果Ｓ１４（値“０”）を出力する。出力信号Ｓ１２及び減算結果Ｓ１４は、クロックｃｋ２の立上がりエッジに同期してレジスタ１６及びアキュムレータ１５にそれぞれ取込まれる。このようにして生成されたクロックｃｋ２で６回に１回のタイミングでタイムインターバル延長指示信号Ｓ１０がアクティブモードになる。
【００２０】
タイムインターバル発生手段２０において、タイムインターバル延長指示信号Ｓ１０がノンアクティブモードの時、セレクタ２２によってパラメータＰ３（“１”）が選択されて比較器２４に送出される。このパラメータＰ３（“１”）と、クロックｃｋ１をカウントするカウンタ２３のカウント値Ｓ２３とを比較して一致した場合、クロック生成手段３０に対してクロックｃｋ２の反転を指示するタイミング信号Ｓ２０を発生する。この場合、パラメータＰ３（“１”）が比較対象になるので、カウンタ２３はカウント値Ｓ２３が値“１”になるまでカウントアップする。このタイミング信号Ｓ２０はカウンタ２３に対するリセット信号にもなっているので、その次のタイミングでカウンタ２３はカウント値Ｓ２３を“０”にリセットする。
【００２１】
一方、タイムインターバル延長指示信号Ｓ１０がアクティブモードの時、セレクタ２２はパラメータＰ３の値に＋１したインクリメンタ２１の出力信号Ｓ２１（値“２”）を選択して出力する。この場合、値“２”が比較対象になるので、カウンタ２３はカウント値Ｓ２３が値“２”になるまでカウントアップする。これにより、タイムインターバル延長指示信号Ｓ１０がアクティブモードの時、タイミング信号Ｓ２０の周期は通常時の周期よりもクロックｃｋ１で１サイクル長い周期になる。その後、タイミング信号Ｓ２０の立下がりに同期して図３中のレジスタ１６がリセットされ、タイムインターバル延長指示信号Ｓ１０がノンアクティブモードになる。
クロック生成手段３０において、ＥＯＲ回路３１は、タイミング信号Ｓ２０に同期してクロックｃｋ２の論理レベルを反転した出力信号Ｓ３１を出力する。出力信号Ｓ３１は、クロックｃｋ１に同期してＦＦ３２に取込まれ、クロックｃｋ２として出力される。
【００２２】
（２） クロックｃｋ２の周波数を２５Ｈｚに設定した場合の動作
図７は、図１の動作を説明するための各部の信号の第２のタイムチャートである。
この図７を参照しつつ、クロックｃｋ１の周波数を例えば１００Ｈｚとし、クロックｃｋ２の周波数を２５Ｈｚとした場合の図１の動作を説明する。
クロックｃｋ１の周波数はクロックｃｋ２の周波数の整数倍になっているので、誤差量積算手段１０からはタイムインターバル延長指示信号Ｓ１０は発生しない。タイムインターバル発生手段２０において、クロックｃｋ１の周波数の立上がりエッジの２回に１回の間隔でクロックｃｋ２の反転を指示するタイミング信号Ｓ２０をクロック生成手段３０に送出することにより、クロックｃｋ１から２５Ｈｚのクロックｃｋ２が生成される。
【００２３】
以上のように、この第１の実施形態では、パラメータＰ１，Ｐ２，Ｐ３を入力してクロックｃｋ１に同期した所望の周波数のクロックｃｋ２を高精度で生成できる。そのため、ＰＬＬ回路をディジタル回路で構成してクロック生成回路を製作する場合に比べて回路規模が小さく、調整箇所のない高精度のクロック生成回路を実現できる。
【００２４】
第２の実施形態
図８は、本発明の第２の実施形態を示す図１中の誤差量算出手段１０の他の構成図であり、図３中の要素と共通の要素には共通の符号が付されている。
この誤差量算出手段１０は、クロックｃｋ２が第１の論理レベル（例えば、高レベル、これを以下“Ｈ”という）の時にパラメータＰ２を選択し、該クロックｃｋ２が第２の論理レベル（例えば、低レベル、これを以下“Ｌ”という）の時にパラメータＰ１を選択する第１の選択手段（例えば、セレクタ）１７を有している。セレクタ１７の出力側には、演算手段（例えば、演算器）１８の一方の入力側が接続されている。演算器１８は、クロックｃｋ２が“Ｈ”の時、積算量Ｓ１５Ａとセレクタ１７から出力されたパラメータＰ２との加算を行って加算結果Ｓ１８ａを生成し、該クロックｃｋ２が“Ｌ”の時に該積算量Ｓ１５Ａから該セレクタ１７の出力信号であるパラメータＰ１を減算して減算結果Ｓ１８ｂを生成し、該積算量Ｓ１５Ａと該パラメータＰ１とが等しい場合に桁上げを示すキャリ信号Ｓ１８ｃを発生するものである。尚、演算器１８でパラメータＰ１を減算する場合、該パラメータＰ１を２の補数に変換して加算するようになっている。演算器１８の出力側には、第２の選択手段（例えば、セレクタ）１９が接続されている。
【００２５】
セレクタ１９は、クロックｃｋ２が“Ｈ”の時に加算結果Ｓ１８ａを選択し、クロックｃｋ２が“Ｌ”の時に積算量Ｓ１５Ａを選択し、演算器１８からキャリ信号Ｓ１８ｃが発生した時に該演算器１８から出力された減算結果Ｓ１８ｂを選択して出力するものである。セレクタ１９の出力側には、セレクタ１９の出力信号Ｓ１９をクロックｃｋ２の立上がり及び立下がりに同期して取込んで累算し、前記積算量Ｓ１５Ａを出力する累算手段（例えば、アキュムレータ）１５Ａが接続されている。アキュムレータ１５Ａの出力側には、演算器１８の他方の入力側が接続されている。又、キャリ信号Ｓ１８ｃは、レジスタ１６に入力されるようになっている。レジスタ１６は、キャリ信号Ｓ１８ｃをクロックｃｋ２の立上がりに同期して取込んで格納し、前記タイムインターバル延長指示信号Ｓ１０として出力するものである。
【００２６】
次に、図８の誤差量積算手段１０の動作（１），（２）を説明する。
（１） クロックｃｋ２が“Ｈ”のときの動作
クロックｃｋ２が“Ｈ”のときには、セレクタ１７は、パラメータＰ２（“４”）を選択して演算器１８に送出する。演算器１８は加算器として動作し、セレクタ１７の出力信号Ｓ１７と積算量Ｓ１５Ａとを加算する。セレクタ１９は、ステップＳＴ１の動作時は演算器１８から出力された加算結果Ｓ１８ａを選択して出力する。アキュムレータ１５Ａは、加算結果Ｓ１８ａをクロックｃｋ２の立下がりエッジに同期して取込む。この場合、初期時は、アキュムレータ１５Ａがリセットされて積算量Ｓ１５Ａが“０”になっているので、演算器１８はパラメータＰ２（“４”）＋値“０”の演算を行い、アキュムレータ１５Ａに値“４”が取込まれる。従って、積算量Ｓ１５Ａが“４”になる。
【００２７】
（２） クロックｃｋ２が“Ｌ”のときの動作
クロックｃｋ２が“Ｌ”のとき、セレクタ１７は、パラメータＰ１（“２４”）を選択して演算器１８に送出する。演算器１８は減算器として動作し、積算量Ｓ１５Ａからセレクタ１７の出力信号Ｓ１７を減算する。積算量Ｓ１５Ａが“４”になっているので、演算器１８は値“４”から値“２４”を減算する。この場合、演算器１８からはキャリ信号Ｓ１８ｃは発生しないので、セレクタ１９は積算量Ｓ１５Ａの値“４”を選択して出力し、アキュムレータ１５Ａには同じ値“４”がクロックｃｋ２の立上がりエッジで取込まれる。又、演算器１８からキャリ信号Ｓ１８ｃは発生しないので、レジスタ１６はタイムインターバル延長指示信号Ｓ１０をノンアクティブモードにする。
【００２８】
これらの動作（１），（２）を交互に繰返していくうちに、積算量Ｓ１５Ａの値は“４”、“８”、“１２”、“１６”のように増加し、値“２０”になった時、動作（１）でアキュムレータ１５Ａに値“２４”が取込まれ、動作（２）で演算器１８が積算量Ｓ１５Ａの値“２４”からパラメータＰ１の値“２４”を減算する。この時、積算量Ｓ１５ＡとパラメータＰ１との値が等しいため、キャリ信号Ｓ１８ｃが発生する。
次に、セレクタ１９は演算器１８から出力された減算結果Ｓ１８ｂを選択して出力し、セレクタ１９の出力信号Ｓ１９がクロック信号ｃｋ２の立上がりエッジに同期してアキュムレータ１５Ａに取込まれる。キャリ信号Ｓ１８ｃは、クロック信号ｃｋ２の立上がりエッジに同期してレジスタ１６に取込まれ、タイムインターバル延長指示信号Ｓ１０がアクティブモードになる。タイムインターバル延長指示信号Ｓ１０は、タイムインターバル発生手段２０に送出され、その後、第１の発明の実施形態と同様の動作が行われる。
【００２９】
以上のように、この第２の実施形態では、誤差量積算手段１０は、クロックｃｋ２の論理レベルによって時分割的に動作（１），（２）を実行しているので、第１の実施形態と同様に、回路規模が小さく、調整箇所のない高精度のクロック生成回路を実現できる。
尚、本発明は上記実施形態に限定されず、種々の変形が可能である。その変形例としては、例えば次のようなものがある。
（ａ） 図３中の加算器１１は、積算量Ｓ１５にパラメータＰ２（“４”）をを加算するだけなので、値“４”をインクリメントするインクリメンタで構成してもよい。
（ｂ） 図４中のインクリメンタ２１における所定値（値“１”）は、必要に応じて他の値（例えば、“２”等）にしてもよい。
【００３０】
【発明の効果】
以上詳細に説明したように、第１、第２、第４及び第５の発明によれば、第１、第２及び第３のパラメータを入力して第１のクロックに同期した所望の周波数の第２のクロックを高精度で生成できる。そのため、ＰＬＬ回路をディジタル回路で構成してクロック生成回路を製作する場合に比べて回路規模が小さく、調整箇所のない高精度のクロック生成回路を実現できる。
第１、第３、第４及び第５の発明によれば、誤差量積算手段において、第２のクロックの論理レベルによって２つの動作を実行しているので、第１の発明と同様に、回路規模が小さく、調整箇所のない高精度のクロック生成回路を実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態のクロック生成回路の構成図である。
【図２】従来のクロック生成回路の構成図である。
【図３】図１中の誤差量積算手段１０の構成図である。
【図４】図１中のタイムインターバル発生手段２０の構成図である。
【図５】図１中のクロック生成手段３０の構成図である。
【図６】図１の第１のタイムチャートである。
【図７】図１の第２のタイムチャートである。
【図８】本発明の第２の実施形態の図１中の誤差量算出手段１０の他の構成図である。
【符号の説明】
１０ 誤差量積算手段
１１ 加算器
１２，２４ 比較器
１３，１７，１９，２２ セレクタ
１４ 減算器
１５，１５Ａ アキュムレータ
１６ レジスタ
１８ 演算器
２０ タイムインターバル発生手段
２１ インクリメンタ
２３ カウンタ
３０ クロック生成手段
３１ ＥＯＲ回路
３２ ＦＦ（フリップフロップ）
Claims (5)
- 所定の周波数の第１のクロックを入力し、前記第１のクロックと異なる周波数で該第１のクロックと位相のそろった第２のクロックを生成するクロック生成回路において、
実際に生成したい所望の前記第２のクロックの周波数を示す第１のパラメータ、前記第１のクロックの周波数を該所望の第２のクロックの周波数で除した商を示す第２のパラメータ、及び生成された前記第２のクロックを入力し、該生成された第２のクロックの１周期と該所望の第２のクロックの１周期との位相の誤差量を積算して該積算量が該第１のクロックの１周期を超えた時に、タイムインターバル延長指示信号を発生する誤差量積算手段と、
前記第１のクロックの周波数を前記所望の第２のクロックの周波数の２倍で除した商から１を引いた値を示す第３のパラメータ、前記タイムインターバル延長指示信号、及び前記第１のクロックを入力し、該タイムインターバル延長指示信号がノンアクティブモードの時は、該第３のパラメータに対応した間隔を有する周期のタイミング信号を発生し、且つ該タイムインターバル延長指示信号がアクティブモードの時は、該第１のクロックの１周期長い間隔を有する周期の該タイミング信号を発生するタイムインターバル発生手段と、
前記タイミング信号及び前記第１のクロックを入力し、該タイミング信号に同期して前記第２のクロックを生成するクロック生成手段とを、備えたことを特徴とするクロック生成回路。 - 前記誤差量積算手段は、
前記積算量と前記第２のパラメータとを加算して加算結果を生成する加算手段と、
前記加算結果と前記第１のパラメータとを比較し、該第１のパラメータが該加算結果よりも大きい場合に比較結果をノンアクティブモードにし、他の場合に該比較結果をアクティブモードにする比較手段と、
前記第１のパラメータ又は固定パラメータを入力し、前記比較結果がノンアクティブモードの場合に該固定パラメータを選択し、該比較結果がアクティブモードの場合に該第１のパラメータを選択する選択手段と、
前記加算結果から前記選択手段の出力信号を減算し、前記選択手段が前記固定パラメータを選択した時に該加算結果と同一の値を減算結果として生成し、該選択手段が前記第１のパラメータを選択した時に該加算結果から該第１のパラメータを減算した値を減算結果として生成する減算手段と、
前記減算結果を前記第２のクロックに同期して取込んで累算し、前記積算量を出力する累算手段と、
前記アクティブモードの比較結果を前記第２のクロックに同期して取込んで格納し、前記タイムインターバル延長指示信号として出力する格納手段とを、備えたことを特徴とする請求項１記載のクロック生成回路。 - 前記誤差量積算手段は、
前記第２のクロックが第１の論理レベルの時に前記第２のパラメータを選択し、該第２のクロックが第２の論理レベルの時に前記第１のパラメータを選択する第１の選択手段と、
前記第２のクロックが第１の論理レベルの時に前記積算量と前記第１の選択手段から出力された前記第２のパラメータとを加算して加算結果を生成し、該第２のクロックが第２の論理レベルの時に該積算量から該第１の選択手段の出力信号である前記第１のパラメータを減算して減算結果を生成し、該積算量と該第１のパラメータとが等しい場合に桁上げを示すキャリ信号を発生する演算手段と、
前記第２のクロックに基づき、該第２のクロックが第１の論理レベルの時に前記演算手段から出力された前記加算結果を選択し、該第２のクロックが第２の論理レベルの時に前記積算量を選択し、前記積算量が前記第１のパラメータの値と等しくなった場合に前記キャリ信号に基づき、該演算手段から出力された前記減算結果を選択して出力する第２の選択手段と、
前記第２の選択手段の出力信号を前記第２のクロックの立上がり及び立下がりに同期して取込んで累算し、前記積算量を出力する累算手段と、
前記キャリ信号を前記第２のクロックの立上がりに同期して取込んで格納し、前記タイムインターバル延長指示信号として出力する格納手段とを、備えたことを特徴とする請求項１記載のクロック生成回路。 - 前記タイムインターバル発生手段は、
前記第３のパラメータに所定値インクリメントするインクリメンタと、
前記タイムインターバル延長指示信号がアクティブモードの場合に前記インクリメンタの出力信号を選択し、他の場合に前記第３のパラメータを選択する選択手段と、
前記第１のクロックをカウントしてカウント値を生成し、且つ前記エッジのタイミング信号でリセットするカウント手段と、
前記カウント値と前記選択手段の出力信号とを比較して一致した場合に前記エッジのタイミング信号を発生する比較手段とを、備えたことを特徴とする請求項１、２又は３記載のクロック生成回路。 - 前記クロック生成手段は、
前記タイミング信号に同期して前記第２のクロックの論理レベルを反転した出力信号を出力する論理素子と、
前記論理素子の出力信号を前記第１のクロックに同期して取込み、前記第２のクロックとして出力するフリップフロップとを、備えたことを特徴とする請求項１、２、３又は４記載のクロック生成回路。
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