WO2007135793A1 - カウンタ回路およびそれを備える制御信号生成回路ならびに表示装置 - Google Patents

カウンタ回路およびそれを備える制御信号生成回路ならびに表示装置 Download PDF

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WO2007135793A1
WO2007135793A1 PCT/JP2007/053067 JP2007053067W WO2007135793A1 WO 2007135793 A1 WO2007135793 A1 WO 2007135793A1 JP 2007053067 W JP2007053067 W JP 2007053067W WO 2007135793 A1 WO2007135793 A1 WO 2007135793A1
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circuit
counter
signal
control signal
generation circuit
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PCT/JP2007/053067
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Inventor
Yousuke Nakagawa
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Sharp Kabushiki Kaisha
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Definitions

  • the present invention relates to a counter circuit, a control signal generation circuit including the counter circuit, and a display device.
  • the present invention relates to a counter circuit for generating a control signal for driving a display device or the like.
  • various control signals for driving a liquid crystal panel are generated. These are signals for controlling the scanning signal line driving circuit, the data signal line driving circuit, the power supply circuit, and the like.
  • the general configuration of such a liquid crystal display device will be described below.
  • FIG. 8 is a block diagram of the liquid crystal display device 31.
  • the liquid crystal display device 31 is generally configured by mounting a display panel 32, a control circuit 37, a timing signal generation circuit 38, and a power supply circuit 39.
  • the display panel 32 includes a display unit 34 having pixels PIX arranged in a matrix, a scanning signal line driving circuit 35 and a data signal line driving circuit 36 for driving the pixels PIX.
  • the scanning signal line drive circuit 35 includes a shift register 35a
  • the data signal line drive circuit 36 includes a shift register 36a and a sampling circuit 36b.
  • the display unit 34, the scanning signal line drive circuit 35, and the data signal line drive circuit 36 are monolithically formed on the same substrate in order to reduce manufacturing labor and wiring capacity. Further, in order to integrate more pixels PIX and expand the display area, the display unit 34, the scanning signal line driving circuit 35 and the data signal line driving circuit 36 are formed on a polycrystalline silicon thin film transistor formed on a glass substrate. Power is also composed. Further, the polycrystalline silicon thin film transistor has a temperature of 600 ° C. or lower so that a warp caused by a process having a strain point or higher does not occur even when a normal glass substrate having a strain point of 600 ° C. or lower is used. Manufactured at a process temperature of
  • the display unit 34 is formed in a region of each pixel PIX that is partitioned and formed by m scanning signal lines GLl to GLm and k data signal lines SDl to SDk that intersect each other.
  • the scanning signal line driving circuit 35 and the data signal line driving circuit 36 sequentially write the video signal DAT supplied from the control circuit 37 via the scanning signal lines GL1 to GLm and the data signal lines SD1 to SDk.
  • the image is displayed.
  • Each pixel PIX is configured as shown in Fig. 9, for example. In FIG. 9, together with the scanning signal line GL and the data signal line SD, the pixel PIX is added with an arbitrary integer i less than or equal to k and an arbitrary integer j less than or equal to m that represents an address.
  • Each pixel PIX has a gate connected to the scanning signal line GL and a source connected to the data signal line SD.
  • the other electrode of the pixel capacitor C p is connected to a common electrode line common to all the pixels PIX.
  • the pixel capacity Cp is composed of a liquid crystal capacitor CL and an auxiliary capacitor Cs added as necessary.
  • the field effect transistor SW is turned on, and the voltage applied to the data signal line SD is applied to the pixel capacitor Cp.
  • the pixel capacitor Cp continues to hold the voltage at the cut-off time.
  • the transmittance or reflectance of the liquid crystal varies depending on the voltage applied to the liquid crystal capacitor CL. Therefore, by selecting the scanning signal line GL and applying a voltage corresponding to the video signal DAT to the data signal line SD, the display state of the pixel PIX can be changed in accordance with the video signal DAT.
  • the video signal DAT to each pixel PIX is transmitted from the control circuit 37 to the data signal line driving circuit 36 in a time division manner, and the data signal line driving circuit 36 generates the timing signal.
  • source clock signal SCK and its inverted signal SCKB source start pulse SSP and its inverted signal SSPB, which are input from circuit 38 and have a duty ratio of 50% (may be 50% or less) in a predetermined period to be a timing signal
  • the video data for each pixel PIX is extracted from the video signal DAT.
  • the shift register 36a sequentially shifts the source start pulse SSP 'SSPB in synchronization with the ON timing of the input source clock signal SCK' SCKB, thereby causing the half cycle of the source clock signal SCK 'SCKB.
  • Generate output signals Sl to Sk with different timings The sampling circuit 36b samples the video signal DAT at the timing indicated by the output signals Sl to Sk and outputs the sampled video signal DAT to the data signal lines SD1 to SDk.
  • the power supply voltage supplied from the power supply circuit 39 to the data signal line drive circuit 36 is used as the analog voltage output to the data signal lines SDl to SDk.
  • the shift register 35a sequentially shifts the gate start pulse GSP'GSPB in synchronization with the gate clock signal GCK'GCKB input from the timing signal generation circuit 38. As a result, scanning signals having different timings are output to the respective scanning signal lines GL 1 to GLm.
  • the timing signal generation circuit 38 generates timing signals such as the source clock signal SCK ′ SCKB, source start node SSP ′ SSPB, gate clock signal GCK′GCKB, and gate start pulse GS P′GSPB.
  • the gate start pulse GSP'GSPB as one of the display drive control signals is set so as to be synchronized with the signal HSYNC, which is a horizontal blanking period synchronization signal input from the control circuit 37, in particular. Generated.
  • the timing signal generation circuit 38 synchronizes with the signal VSYNC, which is a vertical blanking period synchronization signal input from the control circuit 37, to control the power supply circuit 39.
  • Generate power control signals such as CHA and enable signal EN and input to power circuit 39.
  • the discharge signal DIS is a control signal for causing the power supply circuit 39 to discharge when the power supply circuit 39 is activated.
  • the charge signal CHA is a control signal for charging the power supply circuit 39 in order to prepare for starting after the power supply circuit 39 is discharged by the discharge signal DIS.
  • the enable signal EN is a control signal for enabling a clock signal for operating the power supply circuit 39 after charging the power supply circuit 39 with the charge signal CHA.
  • the timing signal generation circuit 38 generates the source start pulse SSP 'SSPB in synchronization with the dot clock signal.
  • the control circuit 37 generates a video signal DAT, a signal VSYNC'HSYNC, and the like based on a control signal and a video signal supplied from the outside. Further, the power supply to the control circuit 37 and the power supply circuit 39 is also supplied from the power supply component of the liquid crystal display device 31.
  • the power supply circuit 39 includes the scanning signal line drive circuit 3 in addition to the power supply for outputting to the data signal lines SD1 to SDk. 5 power supply and common voltage power supply for display unit 34 are also supplied.
  • the timing signal generation circuit 38 generates a signal synchronized with the VSYNC synchronization counter 41, which is a synchronization counter for generating a signal synchronized with the signal VSYNC, and a signal HS YNC.
  • the HSYNC synchronization counter 42 which is a synchronization counter for this purpose, was separately provided.
  • the signal VSYN C 'HSYNC of the pulse signal is an input pulse of the synchronous counter, and is also a synchronous signal input to the clock terminal of each internal flip-flop as well as being counted.
  • the VSYNC synchronization control signal generation circuit 43 Based on the count result of the VSYNC synchronization counter 41, the VSYNC synchronization control signal generation circuit 43 generates each control signal synchronized with the power signal VSYNC, and generates the HSYNC synchronization control signal based on the force count result of the HSYNC synchronization counter 42.
  • a circuit 44 generates each control signal synchronized with the signal HSYNC.
  • FIG. 11 is a timing chart showing the relationship between the signal VSYNC 'HSYNC and the control signal generated by counting them.
  • a power-on period of the liquid crystal display device 31 and an initial signal in the subsequent display period are shown.
  • the power-on period continues until the VSYNC synchronous counter 41 counts 8 signals VS YNC, and then shifts to the display period.
  • a power supply control signal synchronized with the signal VSYNC is generated. For example, when the rising edge of the second pulse of the signal VSYNC is counted, the discharge signal DIS is generated, and the signal The charge signal CHA is generated when the rising edge of the third pulse of VSYNC is counted, and the enable signal EN is generated when the rising edge of the fifth pulse of signal V SYNC is counted.
  • the pulse widths of the device charge signal DIS and the charge signal CHA are equal to each other, and in the same figure, are two periods of the signal VSYNC.
  • the enable signal EN becomes active through the display period after rising.
  • the display drive control signal synchronized with the signal HYNC is generated during the display period.
  • the HSYNC synchronization counter 42 force signal VSYNC has a N ⁇ 1 1 ( N ⁇ 7)
  • the gate start panoramic GSP is generated when the falling edge of the first panorless is counted.
  • the gate start pulse GSP has a width corresponding to one period of the signal HSYNC, and falls at the falling timing of the Nth paneless.
  • Patent Document 1 Japanese Patent Laid-Open No. 3-90873 (published on April 16, 1991)
  • Patent Document 1 in order to provide a timing generator with a small circuit scale, a reference cycle is used to specify the signal switching timing for each pin of the IC under test, which is used by the IC tester. It is described that the timing pulse that defines the timing and the edge pulse having various timings are generated using an n-bit power counter that is shared by the timing pulse generator 10 and the edge pulse generator 50. And
  • Patent Document 1 In order to solve the problem that the circuit scale of the timing signal generation circuit 38 is large, the technique of Patent Document 1 is applied to set the HSYNC synchronization counter 45 as shown in FIG. Sharing the generator circuit 46 and the HSYNC synchronization control signal generator circuit 47 is not considered.
  • the number of pulses of the signal HSYNC is 400, for example, to count one pulse of the signal VSYNC. It is necessary to count a very large number. Therefore, the number of bits of the HSYNC synchronization counter 45 increases, that is, the number of built-in flip-flops increases, and the circuit scale of the HS YNC synchronization counter 45 increases.
  • the VSYNC synchronization counter 41 and HSYNC synchronization counter 42 in FIG. 10 can be realized by a 3-bit synchronization counter, whereas the HSYNC synchronization counter in FIG. 12 is a multi-bit synchronization counter of 11 bits. .
  • the timing for generating the control signal is The overall scale of the signal generation circuit 38 is still large.
  • the present invention has been made in view of the above problems, and an object of the present invention is to provide a counter circuit that can sufficiently reduce the scale of a circuit that generates a signal using the output of the counter.
  • the counter circuit of the present invention includes a counter and a selection circuit that selects a plurality of pulse signal powers input to the counter and inputs them to the counter. It is characterized by
  • the selection circuit selects a plurality of pulse signals from the input pulses to the counter and inputs them to the counter, so that one counter can be shared between the plurality of pulse signals. . Therefore, an increase in the number of bits of the counter can be suppressed.
  • the scale of the circuit can be small.
  • FIG. 1, showing an embodiment of the present invention is a block diagram showing a main configuration of a counter circuit and a control signal generation circuit.
  • FIG. 2 is a timing chart showing the operation of the counter circuit of FIG.
  • FIG. 3 is a circuit diagram showing a first specific configuration example of a selection circuit included in the counter circuit of FIG. 1.
  • FIG. 4 is a circuit diagram showing a second specific configuration example of a selection circuit included in the counter circuit of FIG. 1.
  • FIG. 5 is a block diagram showing a configuration of a modified example of the control signal generation circuit of FIG. 1.
  • FIG. 6 is a circuit diagram showing a configuration for generating a trigger pulse force control signal of FIG.
  • FIG. 7, showing an embodiment of the present invention is a block diagram showing a configuration of a display device
  • FIG. 8 is a block diagram showing a configuration of a display device according to the prior art.
  • FIG. 10 is a block diagram showing a first configuration of a counter circuit, showing a conventional technique.
  • FIG. 11 is a timing chart showing the operation of the counter circuit of FIG.
  • FIG. 12 is a block diagram showing a second configuration of the counter circuit, showing a conventional technique.
  • FIG. 7 shows a configuration of liquid crystal display device 21 in the present embodiment.
  • the liquid crystal display device 21 is obtained by replacing the timing signal generation circuit 38 included in the liquid crystal display device 31 of FIG. 8 with a timing signal generation circuit 28.
  • the counter circuit in the present embodiment is included in the timing signal generation circuit 28.
  • the timing signal generation circuit 38 provided in the liquid crystal display device 31 in FIG. 8 the counter circuit shown in FIG.
  • the force counter circuit shown in Fig. 12 is replaced with the counter circuit 1 in Fig. 1.
  • the counter Although the counter included in the circuit 1 is a synchronous counter, an asynchronous counter may be used.
  • the counter circuit 1 in FIG. 1 includes a selection circuit 3 and a counter 4.
  • a VSYNC synchronization signal generation circuit (generation circuit) 5 and an HSYNC synchronization signal generation circuit (generation circuit) 6 are added to the counter circuit 1, and the display drive control of the liquid crystal display device 21 is performed using the output of the counter 4.
  • a control signal generation circuit 2 for performing the above is configured.
  • the selection circuit 3 is a circuit that selects one of the two input signals, the signal VSYNC 'HSYNC as a pulse signal, and inputs the selected signal to the counter 4.
  • the selection circuit 3 is shown as a representation, but the selection method is not limited.
  • the input signal of the selection circuit 3 does not have to be two as in this case, but generally may be plural.
  • the signal VSYNC'HSYNC is the same signal as described in the background art, and its waveform is shown in Figure 2.
  • the signal VSYNC is periodically switched between High and Low during the power-up period of the liquid crystal display device 21, and is fixed to High during the display period.
  • the signal HSYNC is periodically switched between High and Low throughout both the power-on period and the display period of the liquid crystal display device 21.
  • the selection circuit 3 selects and outputs the signal VSYNC or the signal HSYNC is controlled by an input selection circuit control signal CTR.
  • the selection circuit control signal CTR for example, the one generated by the control circuit 37 of FIG. 7 and input to the timing signal generation circuit 28 can be used. As shown in Fig. 2, the selection circuit control signal CTR is High during the power-on period and Low during the display period.
  • the selection circuit 3 selects and outputs the signal VSYNC when the selection circuit control signal CTR is High, and selects and outputs the signal HSYNC when the selection circuit control signal CTR power is Low.
  • the pulse signal output from the selection circuit 3 is input to the counter 4.
  • the selection circuit control signal CTR becomes High during the power-up period and becomes Low during the display period. Therefore, the selection circuit 3 selects and outputs the signal VSYNC during the power-up period and outputs a signal during the display period. Select HSYNC and output.
  • Counter 4 is an N-bit synchronous counter here.
  • the counter 4 counts the number of pulses using the noise signal output from the selection circuit 3 as an input signal and a synchronization signal input to the clock terminal of the built-in flip-flop.
  • the counter 4 counts the number of pulses of the signal VSYNC during the power-up period and displays it.
  • Count the number of pulses of the signal HSYNC during the period.
  • As the output of counter 4 all the outputs for each bit can be adopted as described in [N 1: 0] in Fig. 1, but only the output of the bits used in the circuit in the subsequent stage should be taken out. ,.
  • the VSYNC synchronization signal generation circuit 5 is a circuit that generates a control signal synchronized with the signal VSYNC by using the count output of the number of pulses of the signal VSYNC of the counter 4. Since the VSYNC synchronization signal generation circuit 5 only needs to generate a control signal from the output of the counter 4 during the power-on period, the selection circuit control signal CTR used for the selection circuit 3 is used as its own control signal. The control signal is generated during the power-up period when CTR is High.
  • the HSYNC synchronization signal generation circuit 6 is a circuit in which the counter 4 uses the count output of the number of pulses of the signal HSYNC to generate a control signal synchronized with the signal HSYNC. Since the HSYNC synchronization signal generation circuit 6 only needs to generate a control signal from the output of the counter 4 during the display period, the effective display signal DE indicating the display period is used as its own control signal, and the control signal is output during the display period. The operation to generate is performed. As shown in FIG. 2, the effective display signal DE is a signal that becomes low during the power-on period and becomes high during the display period.
  • the signal VSYNC'HS YNC shares one counter 4, and during the power-on period, the device shown in FIG. It can generate power control signals (control signals) such as charge signal DIS, charge signal CHA, enable signal EN, and display drive control signals (control) such as gate start pulse GSP shown in Fig. 11 during the display period. Signal) can be generated.
  • control signals such as charge signal DIS, charge signal CHA, enable signal EN
  • display drive control signals control
  • GSP gate start pulse GSP shown in Fig. 11 during the display period. Signal
  • a source start pulse as a counter output force display drive control signal (control signal) using a dot clock signal as an input signal of the selection circuit 3.
  • the selection circuit 3 selects a plurality of pulse signal powers to be input to the counter 4 and inputs them to the counter 4.
  • One counter 4 can be shared between signals. Therefore, an increase in the number of bits of counter 4 can be suppressed.
  • the conventional counter circuit shown in FIG. 12 requires an 11-bit counter.
  • the counter circuit 1 of the present embodiment has a 3-bit power. It's all you need. Thus, when a circuit that includes the counter 4 and generates a signal using the output of the counter 4 is configured, the scale of the circuit can be small.
  • the plurality of pulse signals that are input pulses to the counter 4 include a signal VSYNC having a display vertical period and a signal HSYN C having a display horizontal period.
  • the signal VSYNC for generating the control signal for controlling the driving of the liquid crystal display device 21 and the signal HSYNC become a pulse signal sharing the counter 4. Since the vertical period is very large compared to the horizontal period, a control signal synchronized with a signal having a vertical period and a control signal synchronized with a signal having a horizontal period are used as a single counter with only the signal of the horizontal period as an input pulse.
  • the input pulse is displayed as a signal having a vertical period of display and a display. Since the signal is divided into signals having a horizontal period of 1, the effect of not increasing the number of bits of the counter 4 is particularly great.
  • control signal generation circuit 2 includes the counter circuit 1
  • the scale of the control signal generation circuit 2 can be reduced.
  • the liquid crystal display device 21 includes the control signal generation circuit 2, a space other than the control signal generation circuit 2 can be increased.
  • each of the VSYNC synchronization counter 41 and the HSYNC synchronization counter 42 can be constituted by a 3-bit counter.
  • a trigger pulse is generated from the output of the counter, a trigger pulse generation circuit is required for each counter. Therefore, in this case, as a result of providing two 3-bit counters and two trigger noise generation circuits, the area of the counter circuit is equal to the control circuit 37 and the timing signal generation circuit 38 in the liquid crystal display device 31 of FIG. The total layout area is about 10%.
  • the counter is one of the HSYNC synchronization counters 45. For this, an 11-bit counter is used.
  • one trigger pulse generation circuit is required to generate a trigger pulse from the counter output. Since the area of the 11-bit counter is about 6 times the area of the 3-bit counter, the counter circuit area in this case is also very large.
  • the counter circuit 1 of the present embodiment as shown in FIG. 5, it is assumed that one selection circuit 3, a counter 4 that can be realized by a 3-bit counter, and a trigger noise are generated. Two trigger pulse generation circuits 7 are required. However, these areas occupy only about 5% of the layout area of the entire circuit including the control circuit 37 and the timing signal generation circuit 28 in the liquid crystal display device 21 of FIG.
  • FIG. 3 shows an example in which the selection circuit 3 is configured by a switch circuit.
  • This selection circuit 3 is an example in the case of two inputs, and is composed of two CMOS analog switches 3a'3b and one inverter 3c.
  • the analog switch 3a is a switch that turns ON / OFF the input of the signal VSYNC to the counter 4
  • the analog switch 3b is a switch that turns OFF the input ON of the signal HSYNC to the counter 4.
  • the analog switches 3a and 3b are controlled to be turned ON and OFF by a selection circuit control signal CTR having a logic of High and Low.
  • Analog switch 3a n-channel MOS transistor control signal CTR is input as is.
  • P-channel MOS transistor path control signal of analog switch 3a The signal whose logic is inverted by CTR power inverter 3c is input.
  • the selection circuit control signal CTR is High
  • the selection circuit 3 turns on the analog switch 3a and turns off the analog switch 3b and selects and outputs the signal VSYNC.
  • analog switch 3a is turned OFF and analog switch 3b is turned ON to select and output signal HSYNC.
  • FIG. 4 is an example in which the counter circuit 3 is configured by a logic circuit.
  • the counter circuit 3 is an example in the case of two inputs, and an inverter 3d ⁇ 3e '3f ⁇ 3j and a two-input NOR circuit 3g' 3h '3i are also configured.
  • the inverter 3d receives the signal VSYNC
  • the inverter 3e receives the selection circuit control signal CTR
  • the inverter 3f receives the signal HSYNC.
  • the output of the inverter 3d and the output of the inverter 3e are input to the NOR circuit 3g.
  • the output of the inverter 3f and the selection circuit control signal CTR are input to the NOR circuit 3h.
  • the output of the NOR circuit 3g and the output of the NOR circuit 3h are input to the NOR circuit 3i.
  • the output of NOR circuit 3 i is input to inverter 3 ⁇ 4.
  • the output of the inverter 3 ⁇ 4 becomes the output of the selection circuit 3.
  • the signal VSYNC is output from the selection circuit 3 during the power-up period when the selection circuit control signal CTR is high
  • the signal HSYNC is output from the selection circuit 3 during the display period when the selection circuit control signal CTR is low. Is output.
  • FIG. 5 shows a configuration in which the control signal generation circuit 2 includes a circuit that generates a trigger pulse for generating each control signal from the output of the counter 4.
  • the figure shows a trigger pulse generation circuit 7 that receives the output of the counter 4 and generates a trigger pulse.
  • the output of each bit of the counter 4 can be an input signal of the trigger pulse generation circuit 7.
  • the lower part of Fig. 5 shows the state where these N input signals bit [0] to bit [N-1] are input. These input signals are treated here as inputs to the NAND circuit 7a inside the trigger pulse generation circuit 7, and the output of the NAND circuit 7a becomes a trigger pulse [trigK] through the inverter 7b.
  • the type of trigger pulse trigK is 2 N (trigl to trig2 N ). Of these, only predetermined ones may be used. Therefore, as the output from the counter 4, only a predetermined one of bit [0] to bit [N-1] may be used. In the case of the trigger pulse generation circuit 7 in the figure, the output of the NAND circuit 7a becomes Low only when all the predetermined bits out of bit [0] to bit [N-1] are High. Trigger pulse trigK is output.
  • FIG. 6 shows a configuration example of the VSYNC synchronization signal generation circuit 5 and the HSYNC synchronization signal generation circuit 6 that generate a control signal using the output of the trigger pulse generation circuit 7 of FIG.
  • the configuration example shown in the figure includes a NAND circuit 11 and a flip-flop 12.
  • NAND circuit 11 has 2 inputs, and the trigger output from trigger pulse generation circuit 7 is input to one input.
  • the pulse trig 1 is input, and the selection circuit control signal CTR is input to the other input when the VSYNC synchronization signal generation circuit 5 is used, and the valid display signal DE is input when the HSYNC synchronization signal generation circuit 6 is used. .
  • the selection circuit control signal CTR becomes High during the power-on period, or the valid display signal DE becomes High during the display period, and the output power of the NAND circuit 11 is input each time the trigger pulse trigl is input. Therefore, the VSYNC synchronization signal generation circuit 5 and the HSYNC synchronization signal generation circuit 6 can be operated during a desired period using this low signal as an active signal.
  • the output of the NAND circuit 11 is input to the flip-flop 12. Any flip-flop 12 such as a D flip-flop or a set reset flip-flop can be used according to the signal to be generated.
  • the activation and inactivity of the input signal to the flip-flop 12 is controlled by the selection circuit control signal CTR or the valid display signal DE, so that the VSYNC synchronization signal generation circuit 5
  • the HSYNC synchronization signal generation circuit 6 is operated during a desired period to generate a control signal.
  • the present invention is not limited to this, and the VSYNC synchronization signal generation circuit 5 and the HSYNC synchronization signal generation circuit 6 can be operated in a desired period by using the selection circuit control signal CTR or the valid display signal DE as a flip-flop reset signal. It is also possible to generate a control signal.
  • the selection circuit control signal CTR or the valid display signal DE may be reset at the level of the desired period in order to deactivate the output of the flip-flop except during the desired period.
  • the flip-flop output signal and the selection circuit control signal CTR or valid display signal DE are combined in a logic circuit to control the flip-flop output activation and deactivation.
  • the control signal can be generated by operating the VSYNC synchronization signal generation circuit 5 and the HSYNC synchronization signal generation circuit 6 in a desired period.
  • control circuit 37, the timing signal generation circuit 28, the power supply circuit 39, and the display panel 32 of FIG. 7 can be suitably manufactured using CG silicon in addition to polycrystalline silicon. it can.
  • the display device is a liquid crystal display device.
  • the present invention is not limited to this and can be widely applied to various display devices.
  • the counter circuit and the control signal generation circuit are not limited to the display device and can be applied to any device.
  • control signal generation circuit of the present invention may include the counter circuit, and generate a control signal for controlling display drive of the display device using an output of the counter circuit.
  • control signal generation circuit of the present invention has a generation circuit that generates the control signal using the output of the counter circuit according to the type of input pulse to the counter that can be selected by the selection circuit. You can get ready.
  • each generation circuit can generate a control signal corresponding to the type of input pulse to the counter selected by the selection circuit.
  • control signal generation circuit of the present invention includes a trigger pulse generation circuit that generates a trigger pulse using a predetermined output of each bit of the counter circuit, and the trigger pulse generation circuit The control signal may be generated using the trigger pulse generated by the above.
  • the trigger pulse is generated by using a predetermined one of the outputs of each bit of the counter circuit, so that the trigger pulse output at intervals corresponding to the output of the used bits. Is obtained.
  • the control signal generation circuit can generate a control signal corresponding to the interval. Therefore, there is an effect that various control signals can be easily generated.
  • the trigger pulse generation circuit is a NAND circuit in which a predetermined one of outputs of each bit of the counter included in the counter circuit is used as all inputs. And the output of the NAND circuit or its logic inversion signal as the trigger pulse.
  • the NAND circuit outputs Low only when the output of all the bits selected as input becomes High, so that the power becomes a Low or inverted High trigger pulse.
  • the trigger path depends on the output type of the bit selected as the input. It is possible to easily change the interval of the pulses. Therefore, if the trigger pulse generation circuit can be easily realized, the effect is obtained.
  • control signal generation circuit of the present invention is configured so that the generation circuit that generates the control signal using the trigger pulse generated by the trigger pulse generation circuit can be selected by the selection circuit. It may be provided according to the type of input pulse to the.
  • each of the generation circuits selects the trigger pulse and an input pulse to the counter of a type corresponding to each generation circuit by the selection circuit.
  • a two-input NAND circuit having a signal indicating that the signal is input and a flip-flop having the output of the NAND circuit as an input. /.
  • each generation circuit when the input pulse to the type of force counter corresponding to the generation circuit is selected by the selection circuit, the trigger pulse is input. Only the NAND circuit power flip-flops can be input with active signals. Therefore, there is an effect that each generation circuit can be operated in a desired period.
  • the device is a display device, and the plurality of pulse signals include a signal having a display vertical period and a signal having a display horizontal period. It may be.
  • the signal having the vertical period of display and the signal having the horizontal period of display share the counter.
  • a signal having a vertical period for displaying an input pulse and a display having a vertical period are required. Since it is divided into signals with a horizontal period of 1, it is not necessary to increase the number of bits of the counter. Effect.
  • the selection circuit of the power counter circuit selects a signal having the display vertical cycle from the plurality of pulse signals.
  • the selection circuit of the counter circuit selects a signal having the horizontal period of the display from the plurality of pulse signals and inputs the signal to the counter.
  • the display device of the present invention may include the control signal generation circuit, and generate a control signal for controlling driving of the device including the counter circuit using an output of the counter circuit.
  • the present invention can be suitably used for a liquid crystal display device.

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Abstract

　制御信号生成回路（２）のカウンタ回路（１）において、選択回路（３）は選択回路制御信号（ＣＴＲ）による制御により、パルス信号としての信号ＶＳＹＮＣと信号ＨＳＹＮＣとのうちの所定のものを選択してカウンタ（４）に入力する。カウンタ（４）は入力されたパルス信号のカウント結果を出力し、これからＶＳＹＮＣ同期信号生成回路（５）またはＨＳＹＮＣ同期信号生成回路（６）が表示の駆動を制御する制御信号を生成する。

Description

明 細 書
カウンタ回路およびそれを備える制御信号生成回路ならびに表示装置 技術分野
[0001] 本発明は、表示装置などを駆動する制御信号を生成するためのカウンタ回路に関 するものである。
背景技術
[0002] アクティブマトリクス型の液晶表示装置では、液晶パネルを駆動するための種々の 制御信号が生成される。これらは、走査信号線駆動回路や、データ信号線駆動回路 、電源回路などを制御する信号である。以下に、このような液晶表示装置の一般的な 構成について説明する。
[0003] 図 8は、液晶表示装置 31のブロック図である。この液晶表示装置 31は、大略的に、 表示パネル 32、制御回路 37、タイミング信号生成回路 38、および、電源回路 39が 搭載されて構成される。前記表示パネル 32は、マトリクス状に配列された画素 PIXを 有する表示部 34と、前記各画素 PIXを駆動する走査信号線駆動回路 35およびデー タ信号線駆動回路 36とを備えて構成される。前記走査信号線駆動回路 35はシフトレ ジスタ 35aを備えており、前記データ信号線駆動回路 36はシフトレジスタ 36aおよび サンプリング回路 36bを備えて 、る。
[0004] 前記表示部 34と、走査信号線駆動回路 35およびデータ信号線駆動回路 36とは、 製造時の手間と、配線容量とを削減するために、同一基板上にモノリシック形成され ている。また、より多くの画素 PIXを集積し、表示面積を拡大するために、前記表示部 34および走査信号線駆動回路 35およびデータ信号線駆動回路 36は、ガラス基板 上に形成された多結晶シリコン薄膜トランジスタなど力も構成されている。そして、歪 み点が 600°C以下の通常のガラス基板を用いても、歪み点以上のプロセスに起因す るソリゃタヮミが発生しないように、前記多結晶シリコン薄膜トランジスタは、 600°C以 下のプロセス温度で製造される。
[0005] 前記表示部 34は、相互に交差する m本の走査信号線 GLl〜GLmおよび k本のデ ータ信号線 SDl〜SDkによって区画されて形成される前記各画素 PIXの領域に、 前記走査信号線駆動回路 35およびデータ信号線駆動回路 36が、前記走査信号線 GLl〜GLmおよびデータ信号線 SDl〜SDkを介して前記制御回路 37から供給さ れる映像信号 DATを順次書込んでゆくことで画像表示を行う。各画素 PIXは、たとえ ば図 9で示すように構成される。図 9において、前記走査信号線 GLおよびデータ信 号線 SDとともに、画素 PIXには、アドレスを表す前記 k以下の任意の整数 iおよび前 記 m以下の任意の整数 jが付加されて 、る。
[0006] 各画素 PIXは、ゲートが走査信号線 GLへ、ソースがデータ信号線 SDに接続される 電界効果トランジスタ (スイッチング素子） SWと、この電界効果トランジスタ SWのドレ インに一方の電極が接続される画素容量 Cpとを備えて構成される。前記画素容量 C pの他方の電極は、全画素 PIXに共通の共通電極線に接続されている。前記画素容 量 Cpは、液晶容量 CLと、必要に応じて付加される補助容量 Csとから構成されている
[0007] したがって、走査信号線 GLが選択されると、電界効果トランジスタ SWが導通し、デ ータ信号線 SDに印加された電圧が画素容量 Cpに印加される。一方、前記走査信 号線 GLの選択期間が終了して、電界効果トランジスタ SWが遮断されている間、画 素容量 Cpは該遮断時の電圧を保持し続ける。ここで、液晶の透過率または反射率 は、液晶容量 CLに印加される電圧によって変化する。したがって、走査信号線 GLを 選択し、データ信号線 SDへ映像信号 DATに応じた電圧を印加することで、画素 PI Xの表示状態を、映像信号 DATに合わせて変化させることができる。
[0008] ここで、前記制御回路 37からデータ信号線駆動回路 36へは、各画素 PIXへの映 像信号 DATは時分割で伝送されており、データ信号線駆動回路 36は、タイミング信 号生成回路 38から入力される、タイミング信号となる所定の周期でデューティー比が 50%の（50%以下でも良い）ソースクロック信号 SCKおよびその反転信号 SCKBと ソーススタートパルス SSPおよびその反転信号 SSPBとに基づいたタイミングで、前 記映像信号 DATから、各画素 PIXへの映像データを抽出する。具体的には、前記 シフトレジスタ 36aが、入力されるソースクロック信号 SCK' SCKBのオンタイミングに 同期してソーススタートパルス SSP' SSPBを順次シフトすることによって、前記ソース クロック信号 SCK' SCKBの半周期ずつタイミングが異なる出力信号 Sl〜Skを生成 し、サンプリング回路 36bが、その各出力信号 Sl〜Skが示すタイミングで前記映像 信号 DATをサンプリングして、各データ信号線 SDl〜SDkへ出力する。データ信号 線 SDl〜SDkに出力するアナログ電圧には、電源回路 39からデータ信号線駆動回 路 36に供給される電源電圧を用いる。
[0009] 同様に、走査信号線駆動回路 35では、前記シフトレジスタ 35aが、タイミング信号 生成回路 38から入力されるゲートクロック信号 GCK'GCKBに同期してゲートスター トパルス GSP'GSPBを順次シフトすることによって、所定の間隔ずつタイミングが異 なる走査信号を各走査信号線 GL 1〜GLmへ出力する。
[0010] タイミング信号生成回路 38は、上記のソースクロック信号 SCK' SCKB、ソーススタ 一トノ レス SSP' SSPB、ゲートクロック信号 GCK'GCKB、ゲートスタートパルス GS P'GSPBなどのタイミング信号を生成する。これらのタイミング信号のうち、表示駆動 制御信号の 1つとしてのゲートスタートパルス GSP'GSPBは、特に、制御回路 37か ら入力される水平帰線期間同期の信号である信号 HSYNCに同期するように生成さ れる。また、タイミング信号生成回路 38は、制御回路 37から入力される垂直帰線期 間同期の信号である信号 VSYNCに同期させて、電源回路 39を制御するための、 デイスチャージ信号 DISや、チャージ信号 CHA、ィネーブル信号 ENなどの電源制 御信号を生成して電源回路 39に入力する。ここで、デイスチャージ信号 DISは、電源 回路 39の起動時に電源内部の放電を行わせるための制御信号である。チャージ信 号 CHAは、電源回路 39をデイスチャージ信号 DISによって放電させた後に、起動準 備を行うために電源回路 39を充電するための制御信号である。ィネーブル信号 EN は、チャージ信号 CHAによって電源回路 39を充電した後、電源回路 39を稼働させ るためのクロック信号を有効にする制御信号である。なお、タイミング信号生成回路 3 8は、ソーススタートパルス SSP' SSPBを、ドットクロック信号に同期させて生成するこ とちでさる。
[0011] 制御回路 37は、映像信号 DATや信号 VSYNC'HSYNCなどを、外部から供給さ れる制御信号および映像信号を基に生成する。また、制御回路 37や電源回路 39へ の電源供給は、液晶表示装置 31の電源部力も供給される。電源回路 39は、前述の 、データ信号線 SDl〜SDkに出力するための電源の他に、走査信号線駆動回路 3 5の電源や、表示部 34のコモン電圧電源なども供給する。
[0012] 以上が液晶表示装置 31の大略的な構成の説明である力 次に、タイミング信号生 成回路 38の構成にっ 、て詳述する。
[0013] 図 10に示すように、従来は、タイミング信号生成回路 38は、信号 VSYNCに同期 する信号を生成するための同期カウンタである VSYNC同期カウンタ 41と、信号 HS YNCに同期する信号を生成するための同期カウンタである HSYNC同期カウンタ 4 2とを別々に有していた。これらの同期カウンタにおいて、パルス信号の信号 VSYN C 'HSYNCは同期カウンタの入力パルスであって、カウント対象であるとともに、内 部の各フリップフロップのクロック端子に同時に入力される同期信号でもある。そして 、 VSYNC同期カウンタ 41のカウント結果を基に、 VSYNC同期制御信号生成回路 43力 信号 VSYNCに同期した各制御信号を生成し、 HSYNC同期カウンタ 42の力 ゥント結果を基に、 HSYNC同期制御信号生成回路 44が、信号 HSYNCに同期し た各制御信号を生成する。
[0014] 図 11に、信号 VSYNC 'HSYNCと、これらをカウントして生成する制御信号との関 係を示すタイミングチャートを示す。
[0015] 同図には、液晶表示装置 31の電源立ち上げ期間と、それに続く表示期間の初期 の信号が示されている。電源立ち上げ期間は、 VSYNC同期カウンタ 41が信号 VS YNCのノ ルスを 8個カウントしたところまで続き、その後、表示期間に移行するように なっている。この電源立ち上げ期間には信号 VSYNCに同期させた電源制御信号を 生成するようになっており、例えば、信号 VSYNCの 2個目のパルスの立ち上がりを カウントしたところで前記ディスチャージ信号 DISを生成し、信号 VSYNCの 3個目の パルスの立ち上がりをカウントしたところで前記チャージ信号 CHAを生成し、信号 V SYNCの 5個目のパルスの立ち上がりをカウントしたところで前記イネ一ブル信号 EN を生成する。デイスチャージ信号 DISとチャージ信号 CHAとのパルス幅は互いに等 しぐ同図では信号 VSYNCの 2周期分となっている。ィネーブル信号 ENは立ち上 力 ^後、表示期間を通してアクティブとなる。一方、表示期間には信号 HYNCに同期 させた表示駆動制御信号を生成するようになっており、例えば、 HSYNC同期カウン タ 42力 信号 VSYNCのパルスの立ち下がりタイミングから、信号 HSYNCの N— 1 ( N≤7)個目のパノレスの立ち下がりをカウントしたところで前記ゲートスタートパノレス G SPを生成する。ゲートスタートパルス GSPは信号 HSYNCの 1周期分の幅を有し、 N 個目のパノレスの立ち下りタイミングで立ち下がる。
特許文献 1：特開平 3 - 90873号公報（平成 3年 4月 16日公開）
発明の開示
[0016] 上記従来例では、タイミング信号生成回路 38の同期カウンタは、 VSYNC同期用と HSYNC同期用との 2つが設けられて!/、るが、同期カウンタの数が多 、ためにタイミ ング信号生成回路 38の回路規模が大き 、と 、う問題がある。タイミング信号生成回 路 38の回路規模が大きいと、液晶表示装置 31の表示パネル 32のレイアウトに大き な制約が生じるので好ましくな 、。
[0017] 特許文献 1には、回路規模の小さいタイミング発生装置を提供するために、 ICテス タにぉ 、て用いる、被試験 ICの各ピン毎に信号の切替タイミングを規定するために 基準周期を規定するタイミングパルスと、各種のタイミングを持つエッジパルスとを、タ イミングパルス発生器 10とエッジパルス発生器 50とに共用されるようにした nビット力 ゥンタを用いて生成することが記載されて 、る。
[0018] 上述のタイミング信号生成回路 38の回路規模が大きいという問題を解決するため に、この特許文献 1の技術を応用して、図 12のように、 HSYNC同期カウンタ 45を、 VSYNC同期制御信号生成回路 46と HSYNC同期制御信号生成回路 47とに共用 することが考免られる。
[0019] し力しながら、図 12のような構成では、前記図 11のタイミングチャートからも分るよう に、信号 VSYNCのパルスを 1個数えるのに、信号 HSYNCのパルスを例えば 400 個といったように非常に多くの個数数える必要がある。従って、 HSYNC同期カウンタ 45のビット数が大きくなり、すなわち、内蔵するフリップフロップの数が大きくなり、 HS YNC同期カウンタ 45の回路規模が大きくなる。例えば、図 10の VSYNC同期カウン タ 41および HSYNC同期カウンタ 42が 3ビットの同期カウンタで実現することができ るのに対して、図 12の HSYNC同期カウンタは 11ビットもの多ビットの同期カウンタと なる。それゆえ、 HSYNC同期カウンタ 45を、 VSYNC同期制御信号生成回路 46お よび HSYNC同期制御信号生成回路 47に共用しても、制御信号を生成するタイミン グ信号生成回路 38全体の規模は依然として大き ヽ。
[0020] 本発明は、上記の問題点に鑑みてなされたものであり、その目的は、カウンタの出 力を用いて信号を生成する回路の規模を十分に小さくすることのできるカウンタ回路
、およびそれを備えた制御信号生成回路ならびに表示装置を実現することにある。
[0021] 本発明のカウンタ回路は、上記課題を解決するために、カウンタと、前記カウンタへ の入力パルスを複数のパルス信号力 選択して前記カウンタへ入力する選択回路と を備えて 、ることを特徴として 、る。
[0022] 上記の発明によれば、選択回路が、カウンタへの入力パルスを複数のパルス信号 力 選択してカウンタへ入力するので、該複数のパルス信号間で 1つのカウンタを共 有することができる。従って、カウンタのビット数が増大することを抑制することができ る。これにより、当該カウンタを備えるとともに、カウンタの出力を用いて信号を生成す る回路を構成したときに、この回路の規模は小さくて済む。
[0023] 以上により、カウンタの出力を用いて信号を生成する回路の規模を十分に小さくす ることのできるカウンタ回路を実現することができるという効果を奏する。
[0024] 本発明のさらに他の目的、特徴、および優れた点は、以下に示す記載によって十 分わ力るであろう。また、本発明の利益は、添付図面を参照した次の説明で明白にな るであろう。
図面の簡単な説明
[0025] [図 1]本発明の実施形態を示すものであり、カウンタ回路および制御信号生成回路の 要部構成を示すブロック図である。
[図 2]図 1のカウンタ回路の動作を示すタイミングチャートである。
[図 3]図 1のカウンタ回路が備える選択回路の第 1の具体的な構成例を示す回路図で ある。
[図 4]図 1のカウンタ回路が備える選択回路の第 2の具体的な構成例を示す回路図で ある。
[図 5]図 1の制御信号生成回路の変形例の構成を示すブロック図である。
[図 6]図 5のトリガーパルス力 制御信号を生成するための構成を示す回路図である。
[図 7]本発明の実施形態を示すものであり、表示装置の構成を示すブロック図である [図 8]従来技術を示すものであり、表示装置の構成を示すブロック図である。
圆 9]表示装置の画素の構成を示す回路図である。
[図 10]従来技術を示すものであり、カウンタ回路の第 1の構成を示すブロック図である
[図 11]図 10のカウンタ回路の動作を示すタイミングチャートである。
圆 12]従来技術を示すものであり、カウンタ回路の第 2の構成を示すブロック図である 符号の説明
1 カウンタ回路
2 制御信号生成回路
3 選択回路
4 カウンタ
5 VSYNC同期信号生成回路 (生成回路)
6 HSYNC同期信号生成回路 (生成回路)
21 液晶表示装置（表示装置）
28 タイミング信号生成回路
VSYNC HSYNC
信号 (入力パルス、パルス信号）
発明を実施するための最良の形態
[0027] 本発明の一実施形態について図 1ないし図 7に基づいて説明すると以下の通りで ある。
[0028] 図 7に、本実施の形態における液晶表示装置 21の構成を示す。この液晶表示装置 21は、図 8の液晶表示装置 31が備えるタイミング信号生成回路 38を、タイミング信号 生成回路 28に置き換えたものである。そして、本実施の形態におけるカウンタ回路は 、タイミング信号生成回路 28中に含まれており、図 8の液晶表示装置 31が備えるタイ ミング信号生成回路 38において、従来の図 10に示すカウンタ回路や図 12に示す力 ゥンタ回路を、図 1のカウンタ回路 1に置き換えたものである。なお、ここではカウンタ 回路 1が備えるカウンタを同期カウンタとするが、非同期カウンタでもよい。
[0029] 図 1のカウンタ回路 1は、選択回路 3とカウンタ 4とを備えている。また、このカウンタ 回路 1に、 VSYNC同期信号生成回路 (生成回路） 5および HSYNC同期信号生成 回路（生成回路） 6を加えて、カウンタ 4の出力を用いて液晶表示装置 21の表示の駆 動制御を行う制御信号生成回路 2が構成されて 、る。
[0030] 選択回路 3は、 2つの入力信号であるパルス信号としての信号 VSYNC 'HSYNC のいずれか一方を選択してカウンタ 4に入力する回路である。ここでは、選択回路 3 は表象的に示されているが、選択の方式は問わない。また、選択回路 3の入力信号 はこの場合のように 2つでなくてもよぐ一般に複数でよい。信号 VSYNC'HSYNC は、背景技術で述べたものと同じ信号であり、図 2にその波形を示す。信号 VSYNC は液晶表示装置 21の電源立ち上げ期間に Highと Lowとが周期的に切り替わり、表 示期間では Highに固定される。信号 HSYNCは、液晶表示装置 21の電源立ち上 げ期間および表示期間の両方を通じて Highと Lowとが周期的に切り替わる。
[0031] 選択回路 3が信号 VSYNCと信号 HSYNCとのいずれを選択して出力するのかは 、入力される選択回路制御信号 CTRによって制御される。選択回路制御信号 CTR としては、例えば図 7の制御回路 37で生成してタイミング信号生成回路 28に入力さ れたものを使用することができる。選択回路制御信号 CTRは、図 2に示すように、電 源立ち上げ期間に Highとなり、表示期間に Lowとなる。選択回路 3は、選択回路制 御信号 CTRが Highのときに信号 VSYNCを選択して出力し、選択回路制御信号 C TR力Lowのときに信号 HSYNCを選択して出力する。選択回路 3から出力されたパ ルス信号はカウンタ 4へ入力される。ここでは、選択回路制御信号 CTRが電源立ち 上げ期間に Highとなり、表示期間に Lowとなるので、選択回路 3は、電源立ち上げ 期間には信号 VSYNCを選択して出力し、表示期間には信号 HSYNCを選択して 出力する。
[0032] カウンタ 4は、ここでは Nビットの同期カウンタである。カウンタ 4は、選択回路 3から 出力されたノ ルス信号を、入力信号、および、内蔵するフリップフロップのクロック端 子へ入力される同期信号として、パルス数のカウントを行う。ここでは、カウンタ 4は、 図 2に示すように、電源立ち上げ期間に信号 VSYNCのパルス数をカウントし、表示 期間に信号 HSYNCのパルス数をカウントする。カウンタ 4の出力としては、図 1に [N 1 : 0]と記載したように、各ビットごとの出力を全て採用することができるが、後段の 回路で使用するビットの出力だけを取り出せばょ 、。
[0033] VSYNC同期信号生成回路 5は、カウンタ 4の信号 VSYNCのパルス数のカウント 出力を用いて、信号 VSYNCに同期した制御信号を生成する回路である。 VSYNC 同期信号生成回路 5は、電源立ち上げ期間にカウンタ 4の出力から制御信号を生成 すればよいので、選択回路 3に用いる選択回路制御信号 CTRを自身の制御信号と して、選択回路制御信号 CTRが Highとなる電源立ち上げ期間に制御信号を生成す る動作を行うようになって 、る。
[0034] HSYNC同期信号生成回路 6は、カウンタ 4が信号 HSYNCのパルス数のカウント 出力を用いて、信号 HSYNCに同期した制御信号を生成する回路である。 HSYNC 同期信号生成回路 6は、表示期間にカウンタ 4の出力から制御信号を生成すればよ いので、表示期間であることを示す有効表示信号 DEを自身の制御信号として、表示 期間に制御信号を生成する動作を行うようになっている。有効表示信号 DEは、図 2 に示すように、電源立ち上げ期間に Lowとなり、表示期間に Highとなる信号である。
[0035] 以上のカウンタ回路 1および制御信号生成回路 2の構成により、信号 VSYNC'HS YNCが 1つのカウンタ 4を共有して、電源立ち上げ期間には、背景技術において図 1 1で示したデイスチャージ信号 DIS、チャージ信号 CHA、ィネーブル信号 ENなどの 電源制御信号 (制御信号)を生成することができ、表示期間には、同じく図 11で示し たゲートスタートパルス GSPなどの表示駆動制御信号 (制御信号)を生成することが できる。なお、図 1には図示しなかったが、選択回路 3の入力信号としてドットクロック 信号を用いて、そのカウンタ出力力 表示駆動制御信号 (制御信号)としてのソース スタートパルスを生成することもできる。
[0036] このように、本実施形態の液晶表示装置 21では、選択回路 3が、カウンタ 4への入 力パルスを複数のパルス信号力 選択してカウンタ 4へ入力するので、該複数のパル ス信号間で 1つのカウンタ 4を共有することができる。従って、カウンタ 4のビット数が増 大することを抑制することができる。例えば、図 12で示す従来のカウンタ回路で 11ビ ットのカウンタが必要であったもの力 本実施の形態のカウンタ回路 1では 3ビットの力 ゥンタ 4で済む。これにより、当該カウンタ 4を備えるとともにカウンタ 4の出力を用いて 信号を生成する回路を構成したときに、この回路の規模は小さくて済む。
[0037] 以上により、カウンタの出力を用いて信号を生成する回路の規模を十分に小さくす ることのできるカウンタ回路を実現することができる。
[0038] 特に、液晶表示装置 21では、カウンタ 4への入力パルスとなる複数のパルス信号に 、表示の垂直周期を有する信号 VSYNCと、表示の水平周期を有する信号 HSYN Cとが含まれている。これにより、液晶表示装置 21の駆動を制御する制御信号を生 成するための信号 VSYNCと、信号 HSYNCとが、カウンタ 4を共有するパルス信号 となる。垂直周期は水平周期に比べて非常に大きいので、垂直周期を有する信号に 同期した制御信号と、水平周期を有する信号に同期した制御信号とを、水平周期の 信号だけを入力パルスとして 1つのカウンタでカウントした結果から生成しょうとすると 、垂直周期を数えるのに非常に多くのビットを要するカウンタが必要になってしまうが 、本実施形態では、入力パルスを表示の垂直周期を有する信号と、表示の水平周期 を有する信号とに分けているため、カウンタ 4のビット数を増大させずに済む効果が特 に大きい。
[0039] また、制御信号生成回路 2はカウンタ回路 1を備えているので、制御信号生成回路 2の規模を小さくすることができる。さらに、液晶表示装置 21は、制御信号生成回路 2 を備えて 、るので、制御信号生成回路 2以外のスペースを大きくすることができる。
[0040] ここで、図 11のタイミングの制御信号を生成する場合の、回路の面積削減効果の 具体例を挙げておく。なお、 VSYNC同期制御信号生成回路および HSYNC同期 制御信号生成回路については、従来と本実施形態とで同じものを用いるとする。
[0041] 第 1の従来技術として説明した図 10のカウンタ回路では、 VSYNC同期カウンタ 41 および HSYNC同期カウンタ 42のそれぞれを 3ビットのカウンタで構成することができ る。また、カウンタの出力からトリガーパルスを生成するとして、各カウンタにそれぞれ トリガーパルス生成回路が必要となる。従って、この場合には、 2つの 3ビットカウンタ と、 2つのトリガーノ ルス生成回路とを備える結果、カウンタ回路の面積は、図 8の液 晶表示装置 31における制御回路 37とタイミング信号生成回路 38とを合わせた回路 全体のレイアウト面積の約 10%にもなる。 [0042] 第 2の従来技術として説明した図 12のカウンタ回路では、カウンタは HSYNC同期 カウンタ 45の 1つである力 これには 11ビットのカウンタが用いられる。また、カウンタ の出力からトリガーパルスを発生させるとして、トリガーパルス生成回路が 1つ必要に なる。 11ビットカウンタの面積は 3ビットカウンタの面積の約 6倍であるので、この場合 のカウンタ回路の面積も非常に大きいことが分力る。
[0043] これに対して、本実施形態のカウンタ回路 1では、図 5から分力るように、 1つの選択 回路 3と、 3ビットカウンタで実現できるカウンタ 4と、トリガーノ ルスを生成するとして 1 つのトリガーパルス生成回路 7とが必要である。しかし、これらの面積が図 7の液晶表 示装置 21における制御回路 37とタイミング信号生成回路 28とを合わせた回路全体 のレイアウト面積に占める割合は、約 5%で済む。
[0044] 次に、上記の構成のカウンタ回路 1および制御信号生成回路 2における、選択回路 3の具体的な構成例にっ 、て述べる。
[0045] 図 3は、選択回路 3をスィッチ回路で構成した例である。この選択回路 3は、 2入力 の場合の例であり、 2つの CMOSのアナログスィッチ 3a ' 3bと 1つのインバータ 3cと で構成される。アナログスィッチ 3aは信号 VSYNCのカウンタ 4への入力を ON ' OF Fするスィッチであり、アナログスィッチ 3bは信号 HSYNCのカウンタ 4への入力 ON を · OFFするスィッチである。
[0046] アナログスィッチ 3a · 3bは、 Highおよび Lowの論理をとる選択回路制御信号 CTR によって ON ' OFFが制御される。アナログスィッチ 3aの nチャネル MOSトランジスタ 制御信号 CTRがそのまま入力される。アナログスィッチ 3aの pチャネル MOSトランジ 路制御信号 CTR力インバータ 3cによって論理を反転されたものが入力される。これ により、選択回路 3は、選択回路制御信号 CTRが Highのときにアナログスィッチ 3a が ON状態になるとともにアナログスィッチ 3bが OFF状態になって信号 VSYNCを選 択して出力し、選択回路制御信号 CTR力Lowのときにアナログスィッチ 3aが OFF状 態になるとともにアナログスィッチ 3bが ON状態になつて信号 HSYNCを選択して出 力する。 [0047] 図 4は、カウンタ回路 3を論理回路で構成した例である。このカウンタ回路 3は、 2入 力の場合の例であり、インバータ 3d· 3e' 3f · 3jおよび 2入力の NOR回路 3g' 3h' 3i 力も構成される。インバータ 3dには信号 VSYNCが入力され、インバータ 3eには選 択回路制御信号 CTRが入力され、インバータ 3fには信号 HSYNCが入力される。ィ ンバータ 3dの出力とインバータ 3eの出力とは、 NOR回路 3gに入力される。また、ィ ンバータ 3fの出力と選択回路制御信号 CTRとは、 NOR回路 3hに入力される。 NO R回路 3gの出力と NOR回路 3hの出力とは、 NOR回路 3iに入力される。 NOR回路 3 iの出力はインバータ ¾に入力される。インバータ ¾の出力は選択回路 3の出力となる 。これにより、選択回路制御信号 CTRが Highとなる電源立ち上げ期間には、選択回 路 3から信号 VSYNCが出力され、選択回路制御信号 CTRが Lowとなる表示期間 には、選択回路 3から信号 HSYNCが出力される。
[0048] 次に、図 5に、制御信号生成回路 2が、カウンタ 4の出力から各制御信号を生成す るためのトリガーパルスを生成する回路を含む構成を示す。同図に、カウンタ 4の出 力が入力されてトリガーパルスを生成するトリガーパルス生成回路 7を示す。カウンタ 4の各ビットの出力は、全てトリガーパルス生成回路 7の入力信号となり得る。図 5の 下部に、これらの N個の入力信号 bit[0]〜bit[N— 1]が入力される状態を示した。こ れらの入力信号は、ここではトリガーパルス生成回路 7内部の NAND回路 7aの入力 として扱われ、その NAND回路 7aの出力がインバータ 7bを通してトリガーパルス [tri gK]となる。カウンタ 4からの出力 bit[0]〜bit[N— 1]を全て用いた場合には、トリガー パルス trigKの種類は、 2N個（trigl〜trig2N)存在する力 制御信号の生成にはそ のうち所定のものだけを用いればよい。従って、カウンタ 4からの出力としては、 bit[0] 〜bit[N— 1]のうちの所定のものだけを用いればよい。同図のトリガーパルス生成回 路 7の場合には、 bit[0]〜bit[N— 1]のうちの所定のものが全て Highになったときに だけ NAND回路 7aの出力が Lowとなってトリガーパルス trigKが出力される。
[0049] 次に、図 6に、図 5のトリガーパルス生成回路 7の出力を用いて制御信号を生成する VSYNC同期信号生成回路 5および HSYNC同期信号生成回路 6の構成例を示す 。同図の構成例は、 NAND回路 11およびフリップフロップ 12を備えている。 NAND 回路 11は 2入力であり、一方の入力にトリガーパルス生成回路 7の出力したトリガー パルス trig 1が入力され、他方の入力に、 VSYNC同期信号生成回路 5を用いる場 合には選択回路制御信号 CTRが、 HSYNC同期信号生成回路 6を用いる場合には 有効表示信号 DEが入力される。これにより、電源立ち上げ期間に選択回路制御信 号 CTRが Highとなって、あるいは、表示期間に有効表示信号 DEが Highとなって、 トリガーパルス triglが入力されるたびに NAND回路 11の出力力Lowとなるので、こ の Lowの信号をアクティブ信号として、 VSYNC同期信号生成回路 5および HSYN C同期信号生成回路 6を所望の期間に動作させることができる。 NAND回路 11の出 力はフリップフロップ 12に入力される。フリップフロップ 12には、 Dフリップフロップ、セ ットリセットフリップフロップなど、生成したい信号に合わせて任意のものが使用可能 である。
[0050] また、図 6の構成ではフリップフロップ 12への入力信号に対するアクティブ化および 非アクティブィ匕を、選択回路制御信号 CTRあるいは有効表示信号 DEで制御するこ とにより、 VSYNC同期信号生成回路 5および HSYNC同期信号生成回路 6を所望 の期間に動作させて制御信号を生成するようにした。しかし、これに限らず、選択回 路制御信号 CTRあるいは有効表示信号 DEをフリップフロップのリセット信号として用 いることにより、 VSYNC同期信号生成回路 5および HSYNC同期信号生成回路 6を 所望の期間に動作させて制御信号を生成するようにすることもできる。例えば、選択 回路制御信号 CTRあるいは有効表示信号 DEを、所望の期間以外にはフリップフロ ップの出力を非アクティブとするために、当該所望の期間のレベルでフリップフロップ をリセットするようにすればよい。また、この他に、フリップフロップの出力信号と、選択 回路制御信号 CTRある 、は有効表示信号 DEとを論理回路で組み合わせて、フリツ プフリップの出力のアクティブィ匕および非アクティブ化を制御することにより、 VSYN C同期信号生成回路 5および HSYNC同期信号生成回路 6を所望の期間に動作さ せて制御信号を生成するようにすることも可能である。
[0051] 以上、本実施の形態を説明した。
[0052] なお、本実施形態においては、図 7の制御回路 37、タイミング信号生成回路 28、 電源回路 39、および、表示パネル 32を、多結晶シリコンの他、 CGシリコンでも好適 に製造することができる。また、本実施の形態では、表示装置を液晶表示装置として 説明したが、これに限らず、各種表示装置に広く適用可能であることは言うまでもな い。また、カウンタ回路および制御信号生成回路は表示装置に限らず、どのような装 置にも適用可能である。
[0053] また、本発明の制御信号生成回路は、前記カウンタ回路を備え、前記カウンタ回路 の出力を用いて表示装置の表示の駆動を制御する制御信号を生成してもよい。
[0054] 上記の発明によれば、装置の駆動を制御する制御信号を生成する回路の規模を 小さくすることができるという効果を奏する。
[0055] また、本発明の制御信号生成回路は、前記カウンタ回路の出力を用いて前記制御 信号を生成する生成回路を、前記選択回路によって選択され得る前記カウンタへの 入力パルスの種類に応じて備えて ヽてもよ 、。
[0056] 上記の発明によれば、各生成回路により、選択回路によって選択されたカウンタへ の入力パルスの種類に応じた制御信号を生成することができるという効果を奏する。
[0057] また、本発明の制御信号生成回路は、前記カウンタ回路の各ビットの出力のうちの 所定のものを用いてトリガーパルスを生成するトリガーパルス生成回路を備えており、 前記トリガーパルス生成回路によって生成された前記トリガーパルスを用いて前記制 御信号を生成してもよい。
[0058] 上記の発明によれば、カウンタ回路の各ビットの出力のうちの所定のものを用いてト リガ一パルスを生成するので、用いたビットの出力に応じた間隔で出力されるトリガー パルスが得られる。これにより、制御信号生成回路は、前記間隔に応じた制御信号を 生成することができる。従って、種々の制御信号を容易に生成することができるという 効果を奏する。
[0059] また、本発明の制御信号生成回路は、前記トリガーパルス生成回路は、前記カウン タ回路に備えられた前記カウンタの各ビットの出力のうちの所定のものを全入力とす る NAND回路を備えており、前記 NAND回路の出力またはその論理反転信号を前 記トリガーパルスとしてもょ 、。
[0060] 上記の発明によれば、 NAND回路は、入力として選んだビットの出力が全て High となった場合にのみ Lowを出力するので、それ力Lowまたはその反転の Highのトリ ガーパルスとなる。これにより、入力として選ぶビットの出力の種類により、トリガーパ ルスの間隔を容易に変更することができる。従って、トリガーパルス生成回路を容易 に実現することができると 、う効果を奏する。
[0061] また、本発明の制御信号生成回路は、前記トリガーパルス生成回路によって生成さ れた前記トリガーパルスを用いて前記制御信号を生成する生成回路を、前記選択回 路によって選択され得る前記カウンタへの入力パルスの種類に応じて備えていてもよ い。
[0062] 上記の発明によれば、各生成回路により、選択回路によって選択されたカウンタへ の入力パルスの種類に応じた制御信号を生成することができるという効果を奏する。
[0063] また、本発明の制御信号生成回路は、各前記生成回路は、前記トリガーパルスと、 各前記生成回路に対応した種類の前記カウンタへの入力パルスが前記選択回路に よって選択されていることを示す信号とを入力とする 2入力の NAND回路と、前記 N AND回路の出力を入力とするフリップフロップとを備えて 、てもよ！/、。
[0064] 上記の発明によれば、各生成回路においては、当該生成回路に対応した種類の力 ゥンタへの入力パルスが選択回路によって選択されているときに、トリガーパルスが入 力されたときにのみ、 NAND回路力 フリップフロップへアクティブな信号が入力され るようにすることができる。従って、各生成回路を所望の期間に動作させることができ るという効果を奏する。
[0065] また、本発明の制御信号生成回路は、前記装置は表示装置であり、前記複数のパ ルス信号に、表示の垂直周期を有する信号と、表示の水平周期を有する信号とが含 まれていてもよい。
[0066] 上記の発明によれば、表示装置の駆動を制御する制御信号を生成するために、表 示の垂直周期を有する信号と、表示の水平周期を有する信号とが、カウンタを共有 するパルス信号となる。垂直周期は水平周期に比べて非常に大きいので、垂直周期 を有する信号に同期した制御信号と、水平周期を有する信号に同期した制御信号と を、水平周期の信号だけを入力パルスとして 1つのカウンタでカウントした結果力 生 成しようとすると、垂直周期を数えるのに非常に多くのビットを要するカウンタが必要 になってしまうが、本発明では、入力パルスを表示の垂直周期を有する信号と、表示 の水平周期を有する信号とに分けているため、カウンタのビット数を増大させずに済 むという効果を奏する。
[0067] また、本発明の制御信号生成回路は、前記装置の電源立ち上げ期間には、前記力 ゥンタ回路の前記選択回路は、前記複数のパルス信号から前記表示の垂直周期を 有する信号を選択して前記カウンタへ入力し、前記装置の表示期間には、前記カウ ンタ回路の前記選択回路は、前記複数のパルス信号から前記表示の水平周期を有 する信号を選択して前記カウンタへ入力してもよ 、。
[0068] 上記の発明によれば、電源立ち上げ期間には表示の垂直周期を有する信号に同 期した制御信号を生成することができ、表示期間には表示の水平周期を有する信号 に同期した制御信号を生成することができるという効果を奏する。
[0069] また、本発明の表示装置は、前記制御信号生成回路を備え、前記カウンタ回路の 出力を用いて前記カウンタ回路を備える装置の駆動を制御する制御信号を生成して ちょい。
[0070] 上記の発明によれば、前記制御信号生成回路により生成した制御信号により表示 装置の駆動制御を行うので、表示装置の制御信号生成回路以外のスペースを大きく することができると!/、う効果を奏する。
[0071] 本発明は上述した各実施形態に限定されるものではなぐ請求項に示した範囲で 種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適 宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。 産業上の利用の可能性
[0072] 本発明は、液晶表示装置に好適に使用することができる。

Claims

請求の範囲
[1] カウンタと、前記カウンタへの入力パルスを複数のパルス信号力 選択して前記力 ゥンタへ入力する選択回路とを備えていることを特徴とするカウンタ回路。
[2] 請求項 1に記載のカウンタ回路を備え、前記カウンタ回路の出力を用いて前記カウ ンタ回路を備える装置の駆動を制御する制御信号を生成することを特徴とする制御 信号生成回路。
[3] 前記カウンタ回路の出力を用いて前記制御信号を生成する生成回路を、前記選択 回路によって選択され得る前記カウンタへの入力パルスの種類に応じて備えているこ とを特徴とする請求項 2に記載の制御信号生成回路。
[4] 前記カウンタ回路の各ビットの出力のうちの所定のものを用いてトリガーパルスを生 成するトリガーパルス生成回路を備えており、前記トリガーパルス生成回路によって 生成された前記トリガーパルスを用いて前記制御信号を生成することを特徴とする請 求項 2に記載の制御信号生成回路。
[5] 前記トリガーパルス生成回路は、前記カウンタ回路に備えられた前記カウンタの各 ビットの出力のうちの所定のものを全入力とする NAND回路を備えており、前記 NA
ND回路の出力またはその論理反転信号を前記トリガーパルスとすることを特徴とす る請求項 4に記載の制御信号生成回路。
[6] 前記トリガーパルス生成回路によって生成された前記トリガーパルスを用いて前記 制御信号を生成する生成回路を、前記選択回路によって選択され得る前記カウンタ への入力パルスの種類に応じて備えて 、ることを特徴とする請求項 4または 5に記載 の制御信号生成回路。
[7] 各前記生成回路は、
前記トリガーパルスと、各前記生成回路に対応した種類の前記カウンタへの入力パ ルスが前記選択回路によって選択されていることを示す信号とを入力とする 2入力の
NAND回路と、
前記 NAND回路の出力を入力とするフリップフロップとを備えていることを特徴とす る請求項 6に記載の制御信号生成回路。
[8] 前記装置は表示装置であり、前記複数のパルス信号に、表示の垂直周期を有する 信号と、表示の水平周期を有する信号とが含まれて！/ヽることを特徴とする請求項 2な V、し 7の 、ずれか 1項に記載の制御信号生成回路。
[9] 前記装置の電源立ち上げ期間には、前記カウンタ回路の前記選択回路は、前記 複数のパルス信号力 前記表示の垂直周期を有する信号を選択して前記カウンタへ 入力し、
前記装置の表示期間には、前記カウンタ回路の前記選択回路は、前記複数のパ ルス信号力 前記表示の水平周期を有する信号を選択して前記カウンタへ入力する ことを特徴とする請求項 8に記載の制御信号生成回路。
[10] 請求項 2な 、し 9の ヽずれか 1項に記載の制御信号生成回路を備え、前記制御信 号生成回路により生成した前記制御信号により、表示の駆動制御を行うことを特徴と する表示装置。
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