KR102509591B1 - 플랫 패널의 구동장치 및 그 구동방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 플랫 패널의 구동장치는 영상 신호와 클럭 신호를 입력 받고, 상기 영상 신호를 픽셀 데이터로 변환하여 출력하는 구동회로, 상기 영상 신호와 상기 클럭 신호를 이용하여 수직 동기 신호(Vertical Synchronization signal; VSYNC), 수평 동기 신호(Horizontal Synchronization signal; HSYNC) 및 소스 체인지 인에이블 신호(Source change enable signal)를 생성 후 출력하는 타이밍 컨트롤러, 상기 픽셀 데이터를 입력 받는 입력단자와 상기 플랫 패널과 연결된 출력단자를 포함하는 출력버퍼 및 상기 타이밍 컨트롤러 및 상기 출력버퍼와 연결되며 기 설정된 구간동안 상기 출력버퍼에 인가되는 바이어스 전류를 기 설정된 값만큼 감소하도록 제어하는 버퍼 제어부를 포함한다.

Description

플랫 패널의 구동장치 및 그 구동방법{DRIVING DEVICE OF FLAT PANEL DISPLAY AND DRVING METHOD THEREOF}
본 발명은 플랫 패널의 구동장치 및 그 구동방법에 관한 것으로 보다 상세하게는 수평 및 수직 동기 신호를 이용하여 전력 소모를 감소시키는 플랫 패널의 구동장치 및 그 구동방법에 관한 것이다.
오늘날, 각종 전자 제품(예: 노트북, 휴대 전화, 텔레비전 등)에는 사용자가 장치 상태를 확인하고 정보를 얻는 것을 용이하게 하기 위한 디스플레이 장치가 장착되어있다. 플랫 패널 디스플레이(FPD: flat panel display)는 저소비 전력 및 소형화 등의 장점을 가지므로 기존의 CRT (Cathode Ray Tube)를 대체하고 있다.
플랫 패널 디스플레이(flat panel display)는 구현방식에 따라 발광형(Emitter)과 비발광형(Non-Emitter)으로 나뉜다. 렌즈에서 투사한 영상이 스크린에 맺히는 Projection 타입과 달리 스크린에서 직접적으로 빛을 내는 방식의 플랫 패널 디스플레이는 '발광형 소자(물질)'를 사용한 방식인가 아닌가에 따라서, 즉 다시 말해 별도의 백라이트(Back light)가 필요한가 아닌가에 따라 발광형과 비발광형으로 나뉜다.
발광형(Emitter)은 발광다이오드 형식의 유기물을 발광소자로 사용하여 제조하는 OLED방식과 플라즈마에 고전압을 걸어 빛을 내게 하는 PDP방식이 있고, 비발광형(Non-Emitter)으로는 백라이트의 빛을 조절해 통과시키는 방식의 LCD가 대표적인 방식이다.
이처럼 플랫 패널 디스플레이는 액정 표시 장치(LCD), 플라즈마 디스플레이 패널(PDP: plasma display panel), 유기 발광 표시 장치(OLED:organic light emitting display) 및 전계 방출 표시 장치(FED: field emission display) 등과 같이 패널의 형상에 따라 명명된다.
다양한 유형의 플랫 패널 디스플레이에서 복수의 스캔(게이트) 신호 및 데이터(소스)신호가 이미지를 디스플레이 하는데 사용된다. 플랫 패널 디스플레이의 크기 및 해상도가 증가함에 따라 구동 장치가 패널을 구동할 때 필요한 구동 부하가 증가하고, 충/방전 시간이 상대적으로 단축된다. 따라서, 구동 장치를 설계 할 때, 대형 디스플레이 패널의 요구 사항을 만족시키고 해상도를 높이기 위해서는 구동 장치의 구동 능력을 고려해야 한다.
구동 장치는 픽셀 데이터 신호의 천이 기간(픽셀 커패시터가 충전/방전되는 기간)에만 충분한 구동 능력을 필요로 한다. 픽셀 커패시터의 충전/방전이 완료된 구간 또는 픽셀 데이터의 갱신이 요구되지 않는 구간인 경우, 구동 장치에서 여분의 전력이 낭비된다.
본 발명은 전술한 문제점을 해결하고자 안출된 것으로 전력 소모를 줄인 플랫 패널의 구동장치 및 그 구동방법을 제공하는 데 목적이 있다.
본 발명의 일 실시예에 따른 플랫 패널의 구동장치는 영상 신호와 클럭 신호를 입력 받고, 상기 영상 신호를 픽셀 데이터로 변환하여 출력하는 구동회로, 상기 영상 신호와 상기 클럭 신호를 이용하여 수직 동기 신호(Vertical Synchronization signal; VSYNC), 수평 동기 신호(Horizontal Synchronization signal; HSYNC) 및 소스 체인지 인에이블 신호(Source change enable signal)를 생성 후 출력하는 타이밍 컨트롤러, 상기 픽셀 데이터를 입력 받는 입력단자와 상기 플랫 패널과 연결된 출력단자를 포함하는 출력버퍼 및 상기 타이밍 컨트롤러 및 상기 출력버퍼와 연결되며 기 설정된 구간동안 상기 출력버퍼에 인가되는 바이어스 전류를 기 설정된 값만큼 감소하도록 제어하는 버퍼 제어부를 포함한다.
상기 기 설정된 구간은 현재 수평 동기 신호를 기준으로 상기 플랫 패널의 픽셀 커패시터 충전이 완료된 시점부터 그 다음 수평 동기 신호까지의 구간인 것을 특징으로 한다.
상기 기 설정된 구간은 상기 수직 동기 신호의 포치(porch)구간인 것을 특징으로 한다.
상기 버퍼 제어부는 상기 바이어스 전류가 변경되는 시간을 고려하여 설정된 구간 동안 제어하며 상기 설정된 구간의 시점은 상기 수직 동기 신호의 프론트 포치(Vertical Front Porch) 구간 내에서 선택되고 상기 설정된 구간의 종점은 상기 수직 동기 신호의 백 포치(Vertical Back Porch) 구간 내에서 선택된 것을 특징으로 한다.
상기 기 설정된 구간은 현재 수평 동기 신호를 기준으로 상기 패널의 픽셀 커패시터의 충전이 완료된 시점부터 그 다음 수평 동기 신호까지의 구간 및 상기 수직 동기 신호의 포치(porch)구간이다.
상기 다음 수평 동기 신호까지의 구간의 경우 상기 버퍼 제어부가 감소된 바이어스 전류를 상기 다음 수평 동기 신호보다 기 설정된 마진만큼 먼저 본래의 값으로 돌아가도록 제어하며, 상기 수직 동기 신호의 포치 구간의 경우 상기 수직 동기 신호의 프론트 포치(Vertical Front Porch) 구간 내에서 선택된 지점을 시점으로 하고 상기 수직 동기 신호의 백 포치(Vertical Back Porch) 구간 내에서 선택된 지점을 종점으로 하는 것을 특징으로 한다.
상기 버퍼 제어부는 그 다음 수평 동기 신호까지의 구간과 상기 수직 동기 신호의 포치(porch)구간에 대해 서로 다른 값을 이용하여 상기 바이어스 전류가 감소되도록 제어하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 2 MUX 구조 패널의 구동장치는 상기 영상 신호를 픽셀 데이터로 변환하여 출력하는 구동회로, 상기 영상 신호와 상기 클럭 신호를 이용하여 수직 동기 신호(Vertical Synchronization signal; VSYNC), 수평 동기 신호(Horizontal Synchronization signal; HSYNC), 소스 체인지 인에이블 신호(Source change enable signal) 및 디스플레이 인에이블 신호(display enable signal)를 생성 후 출력하는 타이밍 컨트롤러, 상기 픽셀 데이터를 입력 받는 입력단자와 상기 패널과 연결된 출력단자를 포함하는 출력버퍼 및 상기 타이밍 컨트롤러 및 상기 출력버퍼와 연결되며 기 설정된 구간동안 상기 출력버퍼에 인가되는 바이어스 전류를 기 설정된 값만큼 감소하도록 제어하는 버퍼 제어부를 포함한다.
상기 기 설정된 구간은 현재 수평 동기 신호를 기준으로 상기 패널의 제2 스위치 제어 신호(CLB)가 상승(rising)하는 시점부터 그 다음 수평 동기 신호 까지의 구간인 것을 특징으로 한다.
상기 기 설정된 구간은 상기 수직 동기 신호의 포치(porch)구간인 것을 특징으로 한다.
상기 버퍼 제어부는 상기 바이어스 전류가 변경되는 시간을 고려하여 설정된 구간 동안 제어하며 상기 설정된 구간의 시점은 상기 수직 동기 신호의 프론트 포치(Vertical Front Porch) 구간 내에서 선택되고 상기 설정된 구간의 종점은 상기 수직 동기 신호의 백 포치(Vertical Back Porch) 구간 내에서 선택된 것을 특징으로 한다.
상기 기 설정된 구간은 현재 수평 동기 신호를 기준으로 상기 패널의 제2 스위치 제어 신호(CLB)가 상승(rising)하는 시점부터 그 다음 수평 동기 신호 까지의 구간 및 상기 수직 동기 신호의 포치(porch)구간이다.
상기 다음 수평 동기 신호까지의 구간의 경우 상기 버퍼 제어부가 감소된 바이어스 전류를 상기 다음 수평 동기 신호보다 기 설정된 마진만큼 먼저 본래의 값으로 돌아가도록 제어하며, 상기 수직 동기 신호의 포치 구간의 경우 특징상기 수직 동기 신호의 프론트 포치(Vertical Front Porch) 구간 내에서 선택된 지점을 시점으로 하고 상기 수직 동기 신호의 백 포치(Vertical Back Porch) 구간 내에서 선택된 지점을 종점으로 하는 것을 특징으로 한다.
상기 버퍼 제어부는 그 다음 수평 동기 신호까지의 구간과 상기 수직 동기 신호의 포치(porch)구간에 대해 서로 다른 값을 이용하여 상기 바이어스 전류가 감소되도록 제어하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 따른 플랫 패널의 구동 방법은 구동회로, 타이밍 컨트롤러, 출력버퍼 및 버퍼 제어부를 포함하는 구동장치에 의한 것으로서 상기 구동장치가 영상 신호 및 클럭 신호를 입력 받는 입력 단계, 상기 타이밍 컨트롤러가 상기 영상 신호 및 상기 클럭 신호에 따라 수직 동기 신호, 수평 동기 신호, 디스플레이 인에이블 신호 및 소스 체인지 인에이블 신호를 출력하는 신호 출력 단계, 상기 구동회로가 상기 출력버퍼에 상기 영상 신호에 대한 픽셀 데이터를 출력하는 영상 출력 단계 및 상기 버퍼 제어부가 상기 수직 동기 신호의 포치 구간 및 상기 수평 동기 신호에 대해 기 설정된 구간 동안 상기 출력버퍼에 인가되는 바이어스 전류를 기 설정된 값만큼 감소시키는 전류 제어 단계를 포함한다.
상기 전류 제어 단계에서 상기 버퍼 제어부가 상기 바이어스 전류를 감소하도록 제어함에 있어서 상기 수평 동기 신호에 대해 기 설정된 구간은 현재 수평 동기 신호를 기준으로 상기 패널의 픽셀 커패시터의 충전이 완료된 시점부터 그 다음 수평 동기 신호까지의 구간이며, 상기 바이어스 전류를 기 설정된 값만큼 감소시킨 후 상기 다음 수평 동기 신호보다 기 설정된 마진만큼 먼저 본래의 값으로 돌아가도록 제어하는 것을 특징으로 한다.
상기 전류 제어 단계에서 상기 버퍼 제어부가 상기 바이어스 전류를 감소하도록 제어함에 있어서, 상기 수직 동기 신호의 포치 구간의 경우 상기 수직 동기 신호의 프론트 포치(Vertical Front Porch) 구간 내에서 선택된 지점을 시점으로 하고 상기 수직 동기 신호의 백 포치(Vertical Back Porch) 구간 내에서 선택된 지점을 종점으로 하는 것을 특징으로 한다.
상기 전류 제어 단계에서 상기 버퍼 제어부가 상기 바이어스 전류를 감소하도록 제어함에 있어서, 상기 버퍼 제어부는 상기 수직 동기 신호의 포치 구간과 상기 수평 동기 신호에 대해 기 설정된 구간에 대해 서로 다른 값을 이용하여 상기 바이어스 전류가 감소되도록 제어하는 것을 특징으로 한다.
본 발명의 일 실시예에 따른 플랫 패널의 구동장치 및 구동방법은 유효 픽셀 데이터가 패널에 제공되지 않는 구간에서 바이어스 전류를 감소하도록 제어함으로써 화질에 영향 없이 전력 소모를 줄일 수 있다.
또한 본 발명은 플랫 패널 구동장치의 전력 소모를 최소화 하는 동시에 소스 앰프의 바이어스 전류 제어에 따른 소요되는 시간을 고려하여 마진을 둠으로써 화질에 미치는 영향을 최소화 할 수 있다.
도 1은 화면 해상도와 슬루 타임(slew time)의 관계를 설명하기 위한 도면이다.
도 2는 슬루타임(slew time)과 소스 앰프의 바이어스 전류와의 관계를 설명하기 위한 도면이다.
도 3은 화면 디스플레이에 있어 각 동기신호와 그에 따른 포치구간을 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시예에 따른 플랫 패널의 구동장치를 도시한 도면이다.
도 5는 본 발명의 일 실시예에 따라 수평 동기 신호를 기준으로 바이어스 전류 제어 구간을 설명하기 위한 도면이다.
도 6은 본 발명의 다른 실시예에 따라 수평 동기 신호, 수직 동기 신호 및 디스플레이 인에이블 신호를 이용한 바이어스 전류의 제어를 설명하기 위한 도면이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 상세한 설명에 구체적으로 설명하고자 한다. 그러나 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 제 1, 제 2등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다. "및/또는" 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다.
일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않아야 한다.
이하 첨부된 도면을 참조하여 본 발명의 일실시예에 따른 플랫 패널의 구동장치 및 그 구동방법을 상세하게 설명하기로 한다.
도 1은 화면 해상도와 슬루 타임(slew time)의 관계를 설명하기 위한 도면이다.
도 1을 참조하면, 패널의 해상도가 FHD++(Full High-Definition++)로 커짐에 따라 1 수평 주기(1 horizontal period)는 8.6usec에서 6.58usec로 감소하게 된다. 1 수평 주기가 감소된 만큼 소스 출력(SOURCE OUTPUT)에서 슬루 타임(slew time)도 감소가 필요하다. 화면 해상도가 증가하더라도 화면재생빈도(refresh rate)는 일정하게 유지되므로 같은 시간에 더 많은 픽셀을 화면에 출력하기 위해서이다.
화면재생빈도는 1초에 그리는 프레임의 수를 의미한다. 1 수평 주기란 화면에 한 행(row)을 출력하는 데 걸리는 시간을 말하며 '1H'로 표시한다. 슬루 타임(slew time)이란 슬루잉 타임(slewing time)이라고도 하며 상기 소스 출력의 한 지점(예를 들면 로우)에서 다른 지점(예를 들면 하이)으로 변경되는 데 걸리는 시간을 의미한다.
도 2는 슬루타임(slew time)과 소스 앰프의 바이어스 전류와의 관계를 설명하기 위한 도면이다.
도 2를 참조하면, A는 소스 앰프로 들어가는 바이어스 전류(Ibias)의 크기가 작은 경우이고 B는 큰 경우이다. A는 슬루 타임이 큰 반면, B는 작다.
Figure 112018074773865-pat00001
수학식 1과 같이 슬루 타임의 길이는 상기 소스 앰프의 바이어스 전류(Ibias)의 크기와 반비례한다. 슬루 타임을 감소시키기 위해서는 상기 바이어스 전류를 증가시켜야 한다. 소스 앰프의 바이어스 전류의 증가는 구동장치의 소비 전류 증가로 이어지기 때문에 소스 앰프의 바이어스 전류는 상기 구동장치의 소비 전력을 결정하는 지배적인 요인이 된다.
도 3은 화면 디스플레이에 있어 각 동기신호와 그에 따른 포치구간을 설명하기 위한 도면이다.
도 3을 참조하면, 한 프레임은 수직 동기 신호(Vertical Synchronization; VSYNC)와 수직 백 포치(Vertical back porch; VBP), 복수의 행(LCD Rows) 및 수직 프론트 포치(Vertical front porch)로 구성된다. 수직 백 포치(VBP)는 수직 동기 신호(VSYNC) 뒤에 위치하고, 수직 프론트 포치(VFP)는 그 다음 수직 동기 신호(VSYNC)의 앞에 위치하게 된다. 라인이란 화면에서 복수의 픽셀을 포함하는 하나의 행(Row)을 의미하며, FHD++(1080*2520)의 경우 1080개의 픽셀을 포함하는 2520개의 라인이 있다.
수직 동기 신호(VSYNC)는 화면의 한 프레임의 시작을 알리는 신호이다. 수직 동기 신호(VSYNC) 사이에는 복수의 수평 동기 신호(Horizontal Synchronization; HSYNC)가 있다. 수평 동기 신호(HSYNC)는 프레임 내에서 한 라인의 시작을 알리는 신호이다.
하나의 라인(또는 1 row)은 수평 동기 신호(HSYNC), 수평 백 포치(Horizontal back porch; HBP), 복수의 열(LCD Columns) 및 수평 프론트 포치(Horizontal front porch; HFP)로 구성된다. 상기 복수의 열은 복수의 픽셀을 의미하며, FHD++(1080*2520)의 경우 한 라인에 1080개 픽셀이 있다.
수직 동기 신호(VSYNC)의 경우와 같이 수평 백 포치(HBP)와 수평 프론트 포치(HFP)는 수평 동기 신호(HSYNC)를 기준으로 그 뒤(이후 시점)에 오면 수평 백 포치(HBP)지가 되고 앞에 오면(이전 시점) 수평 프론트 포치(HFP)가 된다.
백 포치 구간(VBP) 및 프론트 포치 구간(VFP)은 동일한 프레임의 영상 신호가 전송 될 때 패널의 사양에 따라 요구되는 전면 및 후면의 준비 시간을 의미한다. 그러므로 각 포치(porch)구간은 각 동기 신호와 마찬가지로 비 표시 영역(non-display area)이다. 포치 구간에서 소스 앰프의 바이어스 전류의 값을 조절하여도 화질에는 영향을 미치지 않는다. 포치 구간의 길이는 패널(10)의 사양에 따라 다르다.
도 4는 본 발명의 일 실시예에 따른 플랫 패널의 구동장치를 도시한 도면이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 플랫 패널의 구동장치(100)는 패널에 출력될 영상에 대한 영상 신호와 클럭 신호를 입력 받는다. 구동장치(100)는 출력버퍼(110), 구동회로(120), 타이밍 컨트롤러(130) 및 버퍼 제어부(140)를 포함한다.
출력 버퍼(110)는 패널(10)을 구동하기 위한 복수의 소스 앰프(Source Amp)를 포함한다. 출력 버퍼(110)에 포함되는 소스 앰프의 수는 한 라인에 포함되는 픽셀의 수에 의해 결정된다.
상기 복수의 소스 앰프는 인에이블 상태(또는 턴 온 상태)로 유지되어, 패널(10)을 신속하게 충/방전하기에 충분한 구동력을 용이하게 제공할 수 있다. 출력 버퍼(110)는 구동회로(120)로부터 전달받은 픽셀 데이터에 따라 패널(10)의 픽셀로드(pixel load)를 충전 또는 방전시킴으로써 패널(10)이 영상을 표시하도록 해준다.
패널(10)은 플랫 패널을 의미한다. 패널(10)은 상기 플랫 패널 디스플레이의 여러 방식(LCD, OLED 등)에 따른 패널을 모두 포함한다.
구동회로(120)는 영상 신호에 대한 픽셀 데이터를 출력버퍼(110)로 출력한다. 구체적으로 구동회로(120)는 디지털 형태의 영상 신호를 아날로그 형태의 픽셀 데이터로 변환하여 타이밍 컨트롤러(130)로부터 전달받은 신호에 따라 상기 픽셀 데이터를 출력버퍼(110)로 전달한다.
타이밍 컨트롤러(130)는 영상 신호와 클럭 신호를 이용하여 소스 체인지 인에이블 신호(source change enable signal; SCE), 디스플레이 인에이블 신호(display enable signal), 수직 동기 신호(VSYNC) 및 수평 동기 신호(HSYNC)를 생성 후 이를 구동회로(120) 및 버퍼 제어부(140)로 출력한다.
소스 체인지 인에이블 신호는 수평 동기 신호(HSYNC)내에서 출력버퍼(110)의 입력이 되는 신호를 변경하며 디스플레이 인에이블 신호는 수직 동기 신호내에서 패널(10)의 디스플레이 여부를 결정하는 신호이다.
수직 동기 신호(VSYNC)는 구동회로(120)에 이전 프레임의 영상 신호의 전송이 완료되었음을 의미하며, 그에 따라 구동회로(120)는 다음 프레임의 픽셀 데이터를 전송할 준비를 한다.
각 동기 신호 및 그에 대한 포치 구간에 대해서는 영상 신호에 유효한 데이터가 포함되어 있지 않다. 그러므로 구동회로(120)는 해당 구간 동안 패널(10)에 출력을 필요로 하는 유효 픽셀 데이터를 제공하지 않는다.
출력버퍼(110)에 포함된 복수의 소스 앰프는 패널(10)을 신속하게 충/방전할 수 있도록 인에이블 상태(또는 턴 온 상태)로 유지된다. 그러나 상기 구동회로(120)가 유효한 픽셀 데이터를 제공하지 않는 구간에서는 픽셀 데이터가 업데이트 되는 것은 불필요하므로, 출력버퍼(110)가 패널(10)을 구동할 수 있도록 파워가 유지되는 것은 에너지 낭비에 해당한다.
상기와 같이 출력버퍼(110)에 의해 에너지가 낭비되는 구간에 대해 버퍼 제어부(140)는 입력 받은 신호를 이용하여 출력버퍼(110)의 바이어스 전류(Ibias)를 제어한다.
버퍼 제어부(140)는 상기 바이어스 전류의 제어구간 결정을 위해 카운터를 사용할 수 있으며, 타이밍 컨트롤러(130)로부터 입력 받은 신호를 이용하여 상기 제어구간을 계산할 수 있다.
구체적으로 버퍼 제어부(140)는 현재 수평 동기 신호(HSYNC)를 기준으로 패널(10)의 픽셀 커패시터의 충전이 완료된 시점부터 그 다음 수평 동기 신호(HSYNC)까지의 구간에 대해 출력버퍼(110)로 인가되는 상기 바이어스 전류(Ibias)를 기 설정된 값만큼 감소시킨다.
2:1 MUX(2 to 1 Multiplexer) 구조의 패널(10)을 기준으로 예를 들면, 버퍼 제어부(140)는 제2 스위치 제어 신호(CLB)가 상승(rising)하는 시점부터 그 다음 수평 동기 신호(HYSNC)까지의 구간에 대해 출력버퍼(110)로 인가되는 상기 바이어스 전류(Ibias)를 기 설정된 값만큼 감소시킨다.
버퍼 제어부(140)가 상기 바이어스 전류(Ibias)를 0으로 변경하는 것이 아니라 기 설정된 값만큼만 감소시키는 이유는 화질에 미치는 영향을 최소화 하기 위함이다. 바이어스 전류가 감소하였다가 본래 값으로 돌아가는 데에도 시간이 소요된다. 이에 대한 고려 없이 0이 되도록 감소시키는 경우 그 다음 라인이 정상적으로 출력되지 못할 수 있다.
상기 바이어스 전류를 감소시키는 구체적인 정도는 패널(10)의 사양과 해상도 등을 고려하여 적절하게 설정되거나 변경될 수 있다.
본 발명의 다른 실시예에 의하면, 다른 멀티 플렉서(Multiplexer)를 갖는 구조의 패널(10)의 경우 버퍼 제어부(140)는 수평 동기 신호(HSYNC)내에서 마지막 스위치 제어 신호가 하이(High)로 상승(rising)하는 시점부터 그 다음 수평 동기 신호(HSYNC)까지의 구간 동안 상기 바이어스 전류(Ibias)가 기 설정된 값만큼 감소하도록 제어할 수 있다.
즉, 다른 멀티플렉서(Multiplexer)를 갖는 구조의 패널(10)일지라도 마지막 스위치 제어 신호가 하이(high)가 되는 시점부터는 패널(10) 내부의 스위치가 OFF되어 소스 앰프가 플로팅(floating)된 것과 동일하므로 버퍼 제어부(140)는 상기 시점부터 그 다음 수평 동기 신호(HSYNC)전까지 상기 바이어스 전류(Ibias)를 제어할 수 있다.
상기 구간은 구동시키는 패널(10)에 따라 그보다 짧은 구간이 될 수도 있다. 소스 앰프의 바이어스 전류가 변경되는 데 걸리는 시간을 고려하여 마진(margin)을 두기 위함이다. 이러한 마진(margin)을 둠으로써 상기 바이어스 전류(Ibias) 제어에 따른 화질의 영향을 최소화 할 수 있다.
상기 마진의 적용과 관련, 상기 바이어스 전류(Ibias) 제어 구간의 시점과 종점은 패널(10)의 사양과 해상도 등을 고려하여 개별적으로 변경될 수 있다.
버퍼 제어부(140)는 수평 동기 신호(HSYNC)뿐만 아니라 수직 동기 신호(VSYNC)의 포치 구간에 대해서도 상기 바이어스 전류(Ibias)가 기 설정된 값만큼 감소하도록 제어한다. 이 경우 버퍼 제어부(140)는 상기 바이어스 전류(Ibias)를 수평 동기 신호와 수직 동기 신호에 대해 서로 다른 값으로 제어할 수 있다.
상기와 같이 본 발명에 따른 플랫 패널의 구동장치(100)는 구동회로(120)가 유효 픽셀 데이터를 제공하지 않는 구간에서 바이어스 전류를 감소하도록 제어함으로써 화질에 영향 없이 전력 소모를 줄일 수 있다.
일 실시예에 따르면, 플랫 패널의 구동장치(100)에 의한 플랫 패널의 구동방법이 수행될 수 있다.
일 실시예에 따른 플랫 패널의 구동장치(100)는 영상 신호 및 클럭 신호를 입력 받을 수 있다. 이때, 타이밍 컨트롤러(130)가 상기 영상 신호 및 상기 클럭 신호에 따라 수직 동기 신호, 수평 동기 신호, 디스플레이 인에이블 신호 및 소스 체인지 인에이블 신호를 출력할 수 있다.
이때, 일실시예에 따른 플랫 패널의 구동장치(100)는 상기 수평 동기 신호에 대해서는 현재 수평 동기 신호(HSYNC)를 기준으로 패널(10)의 픽셀 커패시터의 충전이 완료된 시점부터 상기 바이어스 전류를 기 설정된 값만큼 감소시킨 후 그 다음 수평 동기 신호(HSYNC)보다 기 설정된 마진만큼 먼저 본래의 값으로 돌아가도록 제어할 수 있다.
다른 일 실시예에 따른 플랫 패널의 구동장치(100)는 상기 수직 동기 신호의 포치 구간의 경우 상기 바이어스 전류를 기 설정된 값만큼 감소시킨 후 상기 디스플레이 인에이블 신호의 변경 시점보다 1 수평 주기 먼저 본래의 값으로 돌아가도록 제어할 수 있다.
일실시예에 따른 플랫 패널의 구동장치(100)는 상기 구동회로(120)가 상기 출력버퍼(110)에 상기 영상 신호에 대한 픽셀 데이터를 출력하고, 상기 버퍼 제어부(140)가 상기 수직 동기 신호의 포치 구간 및 상기 수평 동기 신호에 대해 기 설정된 구간 동안 상기 출력버퍼(110)에 인가되는 바이어스 전류를 기 설정된 값만큼 감소시킬 수 있다. 상기 기 설정된 구간은 현재 수평 동기 신호(HSYNC)를 기준으로 패널(10)의 픽셀 커패시터의 충전이 완료된 시점부터 그 다음 수평 동기 신호(HSYNC)까지의 구간이다.
도 5는 본 발명의 일 실시예에 따라 수평 동기 신호를 기준으로 바이어스 전류 제어 구간을 설명하기 위한 도면이다.
도 5를 참조하면, 패널(10)은 2:1 MUX(2 to 1 Multiplexer)구조이며 스위치 제어 신호는 제1 스위치 제어 신호(CLA), 제2 스위치 제어 신호(CLB)가 있다. 소스 체인지 인에이블 신호(cla_en)는 출력 버퍼(110)의 입력이 되는 데이터를 변경해주기 위한 신호이다.
상기 제1 스위치 제어 신호(CLA), 제2 스위치 제어 신호(CLB)가 모두 하이(high)인 경우 패널(10) 내부의 스위치는 OFF가 된다. 따라서 소스 앰프가 플로팅(floating)된 것과 동일하므로 바이어스 전류(Ibias)를 조절하더라도 패널(10)의 화질에는 영향을 미치지 않는다.
이를 고려하면 버퍼 제어부(140)는 제2 스위치 제어 신호(CLB)가 상승(rising)하는 시점부터 그 다음 수평 동기 신호(HYSNC)까지의 구간에 대해 출력버퍼(110)로 인가되는 바이어스 전류(Ibias)를 기 설정된 값만큼 감소시킨다.
상기 구간은 최대로 전류 제어를 할 수 있는 구간을 의미하며 소스 앰프의 바이어스 전류가 변경되는 데 걸리는 시간을 고려하여 마진(margin)을 적용하는 경우, 상기 바이어스 전류(Ibias) 제어 구간의 시점과 종점이 개별적으로 설정될 수 있다.
CA는 소스 앰프의 바이어스 전류 제어 여부를 나타낸다. 도 5에서 도시된 바와 같이 버퍼 제어부(140)는 소스 앰프의 바이어스 전류가 변경되는 데 걸리는 시간을 고려하여 설정된 시점(start)부터 종점(end)까지의 구간에 대해 상기 바이어스 전류(Ibias)를 기 설정된 값만큼 감소시킬 수 있다.
도 6은 본 발명의 다른 실시예에 따라 수평 동기 신호, 수직 동기 신호 및 디스플레이 인에이블 신호를 이용한 바이어스 전류의 제어를 설명하기 위한 도면이다.
본 발명에 다른 실시예에 의하면 수평 동기 신호(HSYNC) 및 수직 동기 신호(VSYNC)에 대한 특정구간에 대해서 출력 버퍼(110)의 바이어스 전류를 감소된 값으로 유지되도록 제어함으로써 전력 소모를 최소화 할 수 있다.
도 6을 참조하면, 각 수평 동기 신호(HSYNC)에 대한 특정 구간마다 출력버퍼(110)의 바이어스 전류를 기 설정된 값만큼 감소하도록 제어하고 수직 동기 신호(VSYNC)에 대한 특정 구간에 대해서도 동일하게 제어한다. 이 경우 수평 동기 신호(HSYNC)와 수직 동기 신호(VSYNC)에 대한 각 제어 구간에 대해 서로 다른 값으로 제어 할 수 있다.
예를 들면, 버퍼 제어부(140)는 수평 동기 신호(HSYNC)에 대한 특정 구간에 대해서는 상기 바이어스 전류의 값이 4로 감소하도록 제어하고 수직 동기 신호(VSYNC)에 대한 특정 구간에 대해서는 상기 바이어스 전류의 값이 1로 감소하도록 서로 다른 값을 이용하여 제어할 수 있다.
상기 수평 동기 신호(HSYNC)에 대한 특정 구간은 도 4 내지 5에서 설명한 바와 동일하다.
버퍼 제어부(140)는 전류 제어를 위해 디스플레이 인에이블(S2) 신호를 참조하여 S3 신호를 생성한다. 상기 S3 신호는 전류 제어 인에이블 신호로 사용된다.
상기 S3 신호가 로우(low)가 되는 구간은 수직 동기 신호(VSYNC)에 대한 특정 구간과 동일하다. 구체적으로 상기 수직 동기 신호(VSYNC)에 대한 특정 구간은 디스플레이 인에이블 신호(S2)가 로우(low)가 되는 지점(Y1)보다 한 라인 후의 시점인 X1부터 하이(high)가 되는 시점(Y2)보다 한 라인 앞선 시점인 X2까지의 구간을 포함한다.
도 6은 한 라인을 기준으로 도시된 것이며 감소된 값으로 제어된 바이어스 전류가 변경되는 시간을 고려하여 제어 구간의 시점(X1)과 종점(X2)은 각각 개별적으로 설정될 수 있다.
구체적으로 상기 시점(X1)은 수직 동기 신호(VSYNC)의 프론트 포치(VFP) 구간(예를 들면 16수평 주기)내에서 선택될 수 있고 상기 종점(X2)은 백포치(VBP) 구간(예를 들면 16수평 주기) 내에서 선택될 수 있다. 수직 동기 신호(VSYNC)의 포치 구간 길이는 패널(10)마다 상이할 수 있으므로 그에 따라 제어 구간의 시점과 종점이 변경될 수 있다.
상기와 같이 버퍼 제어부(140)는 바이어스 전류가 변경되는 시간을 고려하여 제어함으로써 소스 앰프의 바이어스 전류 제어에 따른 화질에 미치는 영향 없이 다음 프레임을 정상적으로 출력할 수 있다.
또한 버퍼 제어부(140)에 의해 제어되는 출력 버퍼(110)의 바이어스 전류(최종CA)는 수평 동기 신호(HSYNC) 및 수직 동기 신호(VSYNC)를 기준으로 하여 각각 서로 다른 값으로 제어되도록 하여 전력 소모를 줄일 뿐만 아니라 바이어스 전류 제어함으로써 화질에 미치는 영향을 최소화할 수 있다.
본 발명은 특정 기능들 및 그의 관계들의 성능을 나타내는 방법 단계들의 목적을 가지고 위에서 설명되었다. 이러한 기능적 구성 요소들 및 방법 단계들의 경계들 및 순서는 설명의 편의를 위해 여기에서 임의로 정의되었다.
상기 특정 기능들 및 관계들이 적절히 수행되는 한 대안적인 경계들 및 순서들이 정의될 수 있다. 임의의 그러한 대안적인 경계들 및 순서들은 그러므로 상기 청구된 발명의 범위 및 사상 내에 있다.
추가로, 이러한 기능적 구성 요소들의 경계들은 설명의 편의를 위해 임의로 정의되었다. 어떠한 중요한 기능들이 적절히 수행되는 한 대안적인 경계들이 정의될 수 있다. 마찬가지로, 흐름도 블록들은 또한 어떠한 중요한 기능성을 나타내기 위해 여기에서 임의로 정의되었을 수 있다.
확장된 사용을 위해, 상기 흐름도 블록 경계들 및 순서는 정의되었을 수 있으며 여전히 어떠한 중요한 기능을 수행한다. 기능적 구성 요소들 및 흐름도 블록들 및 순서들 둘 다의 대안적인 정의들은 그러므로 청구된 본 발명의 범위 및 사상 내에 있다.
본 발명은 또한 하나 이상의 실시 예들의 용어로, 적어도 부분적으로 설명되었을 수 있다. 본 발명의 실시 예는 본 발명, 그 측면, 그 특징, 그 개념, 및/또는 그 예를 나타내기 위해 여기에서 사용된다. 본 발명을 구현하는 장치, 제조의 물건, 머신, 및/또는 프로세스의 물리적인 실시 예는 여기에 설명된 하나 이상의 실시 예들을 참조하여 설명된 하나 이상의 측면들, 특징들, 개념들, 예들 등을 포함할 수 있다.
더구나, 전체 도면에서, 실시 예들은 상기 동일한 또는 상이한 참조 번호들을 사용할 수 있는 상기 동일하게 또는 유사하게 명명된 기능들, 단계들, 모듈들 등을 통합할 수 있으며, 그와 같이, 상기 기능들, 단계들, 모듈들 등은 상기 동일한 또는 유사한 기능들, 단계들, 모듈들 등 또는 다른 것들일 수 있다.
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시 예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
따라서, 본 발명의 사상은 설명된 실시 예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.
10 : 패널
100 : 구동장치
110 : 출력버퍼
120 : 구동회로
130 : 타이밍 컨트롤러
140 : 버퍼 제어부

Claims (16)

  1. 영상 신호와 클럭 신호를 입력 받는 플랫 패널의 구동장치에 있어서,
    상기 영상 신호를 픽셀 데이터로 변환하여 출력하는 구동회로;
    상기 영상 신호와 상기 클럭 신호를 이용하여 수직 동기 신호(Vertical Synchronization signal; VSYNC), 수평 동기 신호(Horizontal Synchronization signal; HSYNC), 소스 체인지 인에이블 신호(Source change enable signal) 및 디스플레이 인에이블 신호(display enable signal)를 생성 후 출력하는 타이밍 컨트롤러;
    상기 픽셀 데이터를 입력 받는 입력단자와 상기 플랫 패널과 연결된 출력단자를 포함하는 출력버퍼; 및
    상기 타이밍 컨트롤러 및 상기 출력버퍼와 연결되며, 상기 출력버퍼가 턴-온 상태에서 기 설정된 포치(Porch) 구간 동안 상기 출력버퍼에 인가되는 바이어스 전류를 기 설정된 값만큼 감소하도록 제어하는 버퍼 제어부를 포함하는 플랫 패널의 구동장치.
  2. 제1 항에 있어서,
    상기 기 설정된 포치(Porch) 구간은 현재 수평 동기 신호를 기준으로 상기 플랫 패널의 픽셀 커패시터 충전이 완료된 시점부터 그 다음 수평 동기 신호까지의 구간인 것을 특징으로 하는 플랫 패널의 구동장치.
  3. 제1 항에 있어서,
    상기 기 설정된 포치(Porch) 구간은 상기 수직 동기 신호의 포치(porch)구간 내인 것을 특징으로 하는 플랫 패널의 구동장치.
  4. 제3 항에 있어서,
    상기 버퍼 제어부는 상기 바이어스 전류가 변경되는 시간을 고려하여 설정된 포치(Porch) 구간 동안 제어하며
    상기 설정된 포치(Porch) 구간의 시점은 상기 수직 동기 신호의 프론트 포치(Vertical Front Porch) 구간 내에서 선택되고
    상기 설정된 포치(Porch) 구간의 종점은 상기 수직 동기 신호의 백 포치(Vertical Back Porch) 구간 내에서 선택된 것을 특징으로 하는 플랫 패널의 구동장치.
  5. 제1 항에 있어서,
    상기 기 설정된 포치(Porch) 구간은 현재 수평 동기 신호를 기준으로 상기 패널의 픽셀 커패시터의 충전이 완료된 시점부터 그 다음 수평 동기 신호까지의 구간 및 상기 수직 동기 신호의 포치(porch)구간이며,
    상기 다음 수평 동기 신호까지의 구간의 경우
    상기 버퍼 제어부가 감소된 바이어스 전류를 상기 다음 수평 동기 신호보다 기 설정된 마진만큼 먼저 본래의 값으로 돌아가도록 제어하며,
    상기 수직 동기 신호의 포치 구간의 경우
    상기 수직 동기 신호의 프론트 포치(Vertical Front Porch) 구간 내에서 선택된 지점을 시점으로 하고 상기 수직 동기 신호의 백 포치(Vertical Back Porch) 구간 내에서 선택된 지점을 종점으로 하는 것을 특징으로 하는 플랫 패널의 구동장치.
  6. 제5 항에 있어서
    상기 버퍼 제어부는 그 다음 수평 동기 신호까지의 구간과 상기 수직 동기 신호의 포치(porch)구간에 대해 서로 다른 값을 이용하여 상기 바이어스 전류가 감소되도록 제어하는 것을 특징으로 하는 플랫 패널의 구동장치.
  7. 영상 신호와 클럭 신호를 입력 받는 2 MUX(2 to 1 Multiplexer)구조 패널의 구동장치에 있어서,
    상기 영상 신호를 픽셀 데이터로 변환하여 출력하는 구동회로;
    상기 영상 신호와 상기 클럭 신호를 이용하여 수직 동기 신호(Vertical Synchronization signal; VSYNC), 수평 동기 신호(Horizontal Synchronization signal; HSYNC), 소스 체인지 인에이블 신호(Source change enable signal) 및 디스플레이 인에이블 신호(display enable signal)를 생성 후 출력하는 타이밍 컨트롤러;
    상기 픽셀 데이터를 입력 받는 입력단자와 상기 패널과 연결된 출력단자를 포함하는 출력버퍼; 및
    상기 타이밍 컨트롤러 및 상기 출력버퍼와 연결되며, 상기 출력버퍼가 턴-온 상태에서 기 설정된 포치(Porch) 구간 동안 상기 출력버퍼에 인가되는 바이어스 전류를 기 설정된 값만큼 감소하도록 제어하는 버퍼 제어부를 포함하는 2 MUX 구조 패널의 구동장치.
  8. 제7 항에 있어서,
    상기 기 설정된 포치(Porch) 구간은 현재 수평 동기 신호를 기준으로 상기 패널의 제2 스위치 제어 신호(CLB)가 상승(rising)하는 시점부터 그 다음 수평 동기 신호까지의 구간인 것을 특징으로 하는 2 MUX 구조 패널의 구동장치.
  9. 제7 항에 있어서,
    상기 기 설정된 포치(Porch) 구간은 상기 수직 동기 신호의 포치(porch)구간 내인 것을 특징으로 하는 2 MUX 구조 패널의 구동장치.
  10. 제9 항에 있어서,
    상기 버퍼 제어부는 상기 바이어스 전류가 변경되는 시간을 고려하여 설정된 포치(Porch) 구간 동안 제어하며
    상기 설정된 포치(Porch) 구간의 시점은 상기 수직 동기 신호의 프론트 포치(Vertical Front Porch) 구간 내에서 선택되고
    상기 설정된 포치(Porch) 구간의 종점은 상기 수직 동기 신호의 백 포치(Vertical Back Porch) 구간 내에서 선택된 것을 특징으로 하는 2 MUX 구조 패널의 구동장치.
  11. 제7 항에 있어서,
    상기 기 설정된 포치(Porch) 구간은 현재 수평 동기 신호를 기준으로 상기 패널의 제2 스위치 제어 신호(CLB)가 상승(rising)하는 시점부터 그 다음 수평 동기 신호 까지의 구간 및 상기 수직 동기 신호의 포치(porch)구간이며,
    상기 다음 수평 동기 신호까지의 구간의 경우
    상기 버퍼 제어부가 감소된 바이어스 전류를 상기 다음 수평 동기 신호 보다 기 설정된 마진만큼 먼저 본래의 값으로 돌아가도록 제어하며,
    상기 수직 동기 신호의 포치 구간의 경우
    상기 수직 동기 신호의 프론트 포치(Vertical Front Porch) 구간 내에서 선택된 지점을 시점으로 하고 상기 수직 동기 신호의 백 포치(Vertical Back Porch) 구간 내에서 선택된 지점을 종점으로 하는 것을 특징으로 하는 2 MUX 구조 패널의 구동장치.
  12. 제11 항에 있어서,
    상기 버퍼 제어부는 그 다음 수평 동기 신호까지의 구간과 상기 수직 동기 신호의 포치(porch)구간에 대해 서로 다른 값을 이용하여 상기 바이어스 전류가 감소되도록 제어하는 것을 특징으로 하는 2 MUX 구조 패널의 구동장치.
  13. 플랫 패널의 구동장치에 의한 플랫 패널의 구동방법에 있어서,
    상기 구동장치가 영상 신호 및 클럭 신호를 입력 받는 입력 단계;
    타이밍 컨트롤러가 상기 영상 신호 및 상기 클럭 신호에 따라 수직 동기 신호, 수평 동기 신호, 디스플레이 인에이블 신호 및 소스 체인지 인에이블 신호를 출력하는 신호 출력 단계;
    구동회로가 출력버퍼에 상기 영상 신호에 대한 픽셀 데이터를 출력하는 영상 출력 단계 및
    버퍼 제어부가 상기 출력버퍼가 턴-온 상태에서 상기 수직 동기 신호의 포치 구간 및 상기 수평 동기 신호의 포치 구간 내의 기 설정된 포치 구간 동안 상기 출력버퍼에 인가되는 바이어스 전류를 기 설정된 값만큼 감소시키는 전류 제어 단계를 포함하는 플랫 패널의 구동방법.
  14. 제13 항에 있어서,
    상기 전류 제어 단계에서 상기 버퍼 제어부가 상기 바이어스 전류를 감소하도록 제어함에 있어서,
    상기 수평 동기 신호에 대해 기 설정된 포치(Porch) 구간은 현재 수평 동기 신호를 기준으로 상기 패널의 픽셀 커패시터의 충전이 완료된 시점부터 그 다음 수평 동기 신호까지의 구간이며,
    상기 바이어스 전류를 기 설정된 값만큼 감소시킨 후 상기 다음 수평 동기 신호보다 기 설정된 마진만큼 먼저 본래의 값으로 돌아가도록 제어하는 것을 특징으로 하는 플랫 패널의 구동방법.
  15. 제13 항에 있어서,
    상기 전류 제어 단계에서 상기 버퍼 제어부가 상기 바이어스 전류를 감소하도록 제어함에 있어서,
    상기 수직 동기 신호의 포치 구간의 경우
    상기 수직 동기 신호의 프론트 포치(Vertical Front Porch) 구간 내에서 선택된 지점을 시점으로 하고 상기 수직 동기 신호의 백 포치(Vertical Back Porch) 구간 내에서 선택된 지점을 종점으로 하는 것을 특징으로 하는 플랫 패널의 구동방법.
  16. 제15 항에 있어서,
    상기 전류 제어 단계에서 상기 버퍼 제어부가 상기 바이어스 전류를 감소하도록 제어함에 있어서,
    상기 버퍼 제어부는 상기 수직 동기 신호의 포치 구간 및 상기 수평 동기 신호의 포치 구간에서 기 설정된 포치(Porch) 구간 동안 서로 다른 값을 이용하여 상기 바이어스 전류가 감소되도록 제어하는 것을 특징으로 하는 플랫 패널의 구동방법.
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