JP5601292B2 - デジタル位相同期回路および物理量検出センサ - Google Patents
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Description
請求項4記載の発明によれば、位相補正部の第1減算器が遅延サンプリング値x(n−1)(立上りゼロクロス時は負数)を、AD変換器の現サンプリング値x(n)(立上りゼロクロス時は正数)から減算すると、減算値x(n)−x(n−1)を算出できる。そして、第1除算器がAD変換部の現サンプリング値x(n)を第1減算器の減算値(x(n)−x(n−1))によって除算すると、x(n)/(x(n)−x(n−1))を算出できる。この値は、AD変換部のゼロクロス前後のサンプリング値の振幅比分に相当する値となり、現サンプリングタイミングおよび遅延サンプリングタイミング間の時間に対する現サンプリングタイミングからゼロクロスタイミングの時間の比に対応する。
1減算器、第1除算器および第1乗算器の何れか少なくとも何れか一つの演算を停止する期間を設定する。
以下、本発明の物理量検出センサを振動型角速度センサに適用した第1実施形態について図面を参照しながら説明する。車両内では、舵角、車輪速、加速度の各センサの情報から、各車輪の駆動トルク、ブレーキ力を適切に制御することにより車両のスピンやドリフトを抑制する。したがって、振動型角速度センサ10は、車両性能を向上させる上で重要なセンサとなる。
Fc = 2mv×Ω(×は外積を示す) …(1)
で表される。信号検出回路12は、基準方向の振動信号を波形整形する回路を示している。振動子11には電極が構成されており、信号検出回路12は、基準方向に振動した振動子11の電極の容量変化をCV変換回路により電圧値として検出することで基準方向の振動信号(以下モニタ信号)を検出し、フィルタ、アンプなどを通じて出力する。
位相同期回路13は、AD変換器16、位相補正部17、クロック生成部18、位相比較部19、加減算部としての加算器20、調整出力部としてのループフィルタ21、制御発振部としてのDCO(Digital Controlled Oscillator)22、分周部としての分周器23を接続して構成されている。この位相同期回路13は、AD変換器16によりモニタ信号をサンプリングしたサンプリング値に応じてPLL出力クロックをAGC14に出力する。
位相補正部17は、AD変換器16のサンプリング値のゼロクロス前後の値を線形近似しゼロクロスタイミングの位相補正値を算出し、他方では、クロック生成部18がAD変換器16のサンプリング値の符号情報に応じて符号クロックを生成し、位相比較部19がクロック生成部18の符号クロックCLK1と分周器23の分周クロックCLK2の位相差を算出する。これにより、AD変換器16の入力サンプリング値の符号が切替わるタイミングと分周器23の分周クロックのタイミングとの位相差を検出できる。
図9は、本発明の第2実施形態を示すもので、前述実施形態と異なるところは、位相補正部の構成を変更したところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる部分について説明する。
図10は、本発明の第3実施形態を示すもので、前述実施形態と異なるところは、位相比較部のアップダウンカウンタの構成を変更したところにある。
図11は、本発明の第4実施形態を示すもので、前述実施形態と異なるところは、位相比較部のアップダウンカウンタについて、2つのアップカウンタを組み合わせて構成したところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる部分について説明する。
図12は、本発明の第5実施形態を示すもので、前述の第4実施形態と異なるところは、2つのアップカウンタを別構成したところにある。
図12は、第4実施形態の位相比較部45に代わる位相比較部53の電気的構成を示している。図12に示すアップダウンカウンタ54は第4実施形態のアップダウンカウンタ47に代えて構成されている。アップダウンカウンタ54は、反転ゲート49および減算器52と共に、2つのアップカウンタ55aおよび55bを備える。すなわち、第4実施形態のアップカウンタ48aおよびアップカウンタ48bに代えて、本実施形態では、アップカウンタ55aおよび55bを具備する。
図13(a)〜図13(c)および図14は、本発明の第6実施形態を示すもので、第1実施形態と異なるところは、位相補正部の減算器25(第1減算器に相当)および除算器26(第1除算器に相当)が演算許可/演算停止の切換可能に構成されているところにある。特に、減算器25および除算器26が、立上りゼロクロス検出回路29が検出する立上りゼロクロス検出信号の無効期間(ロウ期間)にて演算停止するところを特徴としている。前述実施形態と同一または類似部分については同一符号または類似符号を付して説明を省略し、以下、異なる部分について説明を行う。
(第7実施形態)
図15および図16は、本発明の第7実施形態を示すもので、第1実施形態と異なるところは、位相補正部の減算器25(第1減算器に相当)および除算器26(第1除算器に相当)が演算停止対象とされており、演算許可/演算停止の切換可能に構成されているところにある。特に、減算器25および除算器26が、クロック生成部18が生成する符号クロックCLK1のロウ期間(符号情報の負期間)にて演算停止するところを特徴としている。前述実施形態と同一または類似部分については同一符号または類似符号を付して説明を省略し、以下、異なる部分について説明を行う。
図17は、本発明の第8実施形態を示すもので、前述実施形態と異なるところは、第2実施形態で説明した加算器40(第2加算器に相当)および除算器41(第2除算器に相当)を演算停止対象とし、第6実施形態または第7実施形態の特徴を適用したところにある。前述実施形態と同一または類似部分については同一または類似の符号を付して説明を省略し、以下、異なる部分について説明を行う。
本発明は、前記した実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。
振動型角速度センサ10としては、セラミック音叉型、シリコン音叉型、容量式等の何れに適用しても良い。
アップダウンカウンタ36、44、47、54は、それぞれダウンカウントしてからカウント転換タイミングにてアップカウントを開始する形態を示したが、アップカウントしてからカウント転換タイミングにてダウンカウントを開始する形態に適用しても良い。
Claims (16)
- 入力調整値に応じて調整したN逓倍周波数信号を発振出力する制御発振部と、
前記制御発振部のN逓倍周波数信号をN分周した分周クロックを出力する分周部と、
AD変換器のサンプリング値のゼロクロス前後のデジタル値を線形近似しゼロクロスタイミングの位相補正値を算出する位相補正部と、
前記AD変換器のサンプリング値の符号情報に応じて符号クロックを生成するクロック生成部と、
前記クロック生成部の符号クロックと前記分周部の分周クロックとの位相差を算出する位相比較部と、
前記位相比較部の位相算出値に前記位相補正部の位相補正値を加減算する加減算部と、
前記加減算部の出力値に応じた調整量を前記制御発振部の入力調整値として出力する調整出力部と、を備え、
前記位相比較部は、
前記クロック生成部の符号クロックによるカウント開始タイミングから一方向にカウントクロックによるカウントを開始し、前記分周部の分周クロックによるカウント転換タイミングにて前記一方向とは逆方向にカウントクロックによるカウントを逆転し、前記クロック生成部の符号クロックによるカウント終了タイミングまでカウントするアップダウンカウンタを備え、
前記クロック生成部の符号クロックと前記分周部の分周クロックの位相差を算出するときには、前記アップダウンカウンタによってカウント終了タイミングで得られたカウント値を前記位相算出値として出力することを特徴とするデジタル位相同期回路。 - 前記位相比較部は、
前記クロック生成部の符号クロックと前記分周部の分周クロックとの周波数および位相が互いに同一となるときのカウント値を基準出力する構成であり、
前記アップダウンカウンタは、前記クロック生成部の符号クロックの立上りタイミングから所定のカウントクロックに応じてダウンカウントし、当該ダウンカウントされてから前記分周部の分周クロックによる立下りタイミングを受け付けると当該立下りタイミングから前記カウントクロックに応じてアップカウントすることを特徴とする請求項1記載のデジタル位相同期回路。 - 前記アップダウンカウンタは、2つの同じカウンタを組み合わせてカウントすることを特徴とする請求項1または2記載のデジタル位相同期回路。
- 前記位相補正部は、
アナログ値をサンプリングした前記AD変換器のサンプリング値を1サンプリングクロック分遅延させる第1遅延器と、
前記第1遅延器の遅延サンプリング値を前記AD変換器の現サンプリング値から減算する第1減算器と、
前記AD変換部の現サンプリング値を前記第1減算器の減算値により除算する第1除算器と、
前記AD変換器のサンプリング周期に相当する前記カウントクロックのカウント値を−2倍した定数値を前記第1除算器の除算値と乗算する第1乗算器とを備えたことを特徴とする請求項1ないし3の何れかに記載のデジタル位相同期回路。 - 前記位相補正部の第1減算器、第1除算器および第1乗算器は、その少なくとも何れか一つが演算許可/演算停止の切換機能を有することを特徴とする請求項4記載のデジタル位相同期回路。
- 前記位相補正部の第1減算器、第1除算器および第1乗算器の少なくとも何れか一つの演算を停止するときに、演算停止対象となる演算器の入力を固定値に設定する固定値設定器を備えたことを特徴とする請求項5記載のデジタル位相同期回路。
- 前記位相補正部の第1減算器、第1除算器および第1乗算器がクロックに同期してデータを保持する構成であるときには、
前記第1減算器、第1除算器および第1乗算器の少なくとも何れか一つの演算を停止する間、演算停止対象となる演算器の動作クロックを停止することを特徴とする請求項5または6記載のデジタル位相同期回路。 - AD変換器のサンプリング値がゼロクロスしたタイミングを検出するゼロクロス検出部を備え、
前記ゼロクロス検出部により検出されたゼロクロスタイミングの信号を用いて前記位相補正部の第1減算器、第1除算器および第1乗算器の少なくとも何れか一つの演算を停止する期間を設定することを特徴とする請求項5ないし7の何れかに記載のデジタル位相同期回路。 - 前記クロック生成部の符号クロックを用いて前記位相補正部の第1減算器、第1除算器および第1乗算器の少なくとも何れか一つの演算を停止する期間を設定することを特徴とする請求項5ないし7の何れかに記載のデジタル位相同期回路。
- 前記位相補正部は、
アナログ値をサンプリングした前記AD変換器のサンプリング値の絶対値を演算する絶対値演算器と、
前記絶対値演算器の演算値を1サンプリングクロック分遅延させる第2遅延器と、
前記第2遅延器の遅延サンプリング値と前記絶対値演算器の演算値とを加算する第2加算器と、
前記絶対値演算器の演算値を前記第2加算器の加算値により除算する第2除算器と、
前記AD変換器のサンプリング周期に相当する前記カウントクロックのカウント値を−2倍した定数値を前記第2除算器の除算値と乗算する第2乗算器とを備えたことを特徴とする請求項1ないし3の何れかに記載のデジタル位相同期回路。 - 前記位相補正部の第2加算器、第2除算器、第2乗算器は、その少なくとも何れか一つが演算許可/演算停止の切換機能を有することを特徴とする請求項10記載のデジタル位相同期回路。
- 前記位相補正部の第2加算器、第2除算器および第2乗算器の少なくとも何れか一つの演算を停止するときに、演算停止対象となる演算器の入力を固定値に設定する固定値設定器を備えたことを特徴とする請求項11記載のデジタル位相同期回路。
- 前記位相補正部の第2加算器、第2除算器および第2乗算器がクロックに同期してデータを保持するデータ保持回路であるときには、
前記第2加算器、第2除算器および第2乗算器の少なくとも何れか一つの演算を停止する間、演算停止対象となる演算器の入力クロックを停止することを特徴とする請求項11または12記載のデジタル位相同期回路。 - AD変換器のサンプリング値がゼロクロスしたタイミングを検出するゼロクロス検出部を備え、
前記ゼロクロス検出部により検出されたゼロクロスタイミングの信号を用いて前記位相補正部の第2加算器、第2除算器および第2乗算器の少なくとも何れか一つの演算を停止する期間を設定することを特徴とする請求項11ないし13の何れかに記載のデジタル位相同期回路。 - 前記クロック生成部の符号クロックを用いて前記位相補正部の第2加算器、第2除算器および第2乗算器の少なくとも何れか一つの演算を停止する期間を設定することを特徴とする請求項11ないし13の何れかに記載のデジタル位相同期回路。
- 駆動信号が与えられることにより基準方向に振動する振動子を備え当該振動子に与えられる物理量に応じてセンサ信号を出力する角速度検出部を具備する物理量検出センサであって、
入力信号の振幅を一定となるように制御し前記振動子に駆動信号を印加するAGCと、
前記基準方向の振動信号を検出する信号検出部と、
前記信号検出部の検出信号を入力しこの入力信号を位相同期して駆動信号出力部の入力信号として出力する請求項1ないし15の何れかに記載のデジタル位相同期回路と、を備えたことを特徴とする物理量検出センサ。
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