JPH09161408A

JPH09161408A - ビット同期回路

Info

Publication number: JPH09161408A
Application number: JP7320623A
Authority: JP
Inventors: Masaru Umezawa; 勝梅澤
Original assignee: Pioneer Electronic Corp
Current assignee: Pioneer Corp
Priority date: 1995-12-08
Filing date: 1995-12-08
Publication date: 1997-06-20

Abstract

(57)【要約】【課題】回路規模が小なるビット同期回路を提供する
ことを目的とする。【解決手段】記録媒体から読取られた読取信号を固定
クロックにてサンプリングして、この読取信号のレベル
に対応した読取サンプル値を得て、上記固定クロックの
位相とチャネルデータ仮位相との位相差を検出すると共
に、求められたチャネルデータに基づいて上記仮位相に
対する位相誤差を検出し、これら位相差、位相誤差、及
び上記チャネルデータ仮位相の前後に存在する読取サン
プル値各々に基づいた補間演算によりチャネルデータ存
在点における読取信号のレベルを求め、これを上記チャ
ネルデータとする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタルデータ
再生装置に採用されるビット同期回路に関する。

【０００２】

【従来の技術】パーシャルレスポンスとビタビ復号を組
み合わせたディジタルデータの復調方式としてＰＲＭＬ
方式が知られている。かかるＰＲＭＬ方式を採用して、
記録ディスクから読み取られた読取信号から、ビット同
期をとってディジタルデータの復調を行うＰＲＭＬ復調
器用のビット同期回路が、電子情報通信学会論文誌（'
92/11 Vol.J75-C-11 No.11）に掲載の論文 ”ディジタ
ル信号処理によるＰＲＭＬ用ビット同期回路”にて述べ
られている。

【０００３】かかるビット同期回路においては、ＰＲ−
IV（パーシャルレスポンス・クラスIV）なる記録再生系
を想定している。かかるＰＲ−IVによる記録再生系で
は、記録ディスクから読み取られたアナログの読取信号
の信号レベルは、所定周期毎に−１、０、＋１なる３値
（以下、チャネルデータと称する）の内のいずれかの値
となる。

【０００４】図１は、かかるＰＲ−IV方式による記録再
生系にて得られる読取信号のアイパターンを示す図であ
る。図１の曲線にて示されるが如く、読取信号の信号レ
ベルは連続変化して行くが、チャネルデータの周期毎
に、その信号レベルは−１、０、＋１なる３値（三角点
にて示す）の内のいずれかになる。尚、図１において
は、チャネルデータが存在する位相を０としている。

【０００５】図２は、上記論文誌において示されている
ＰＲＭＬ復調器の構成を示す図である。図２において、
Ａ／Ｄ変換器１は、記録ディスクから読み取られたアナ
ログの読取信号を、固定クロックのタイミング毎にサン
プリングしてディジタルのサンプル値に変換する。この
際、かかる固定クロックの周波数は、上記チャネルデー
タの周波数の２倍である。

【０００６】等化器２は、ＦＩＲ（Finite Impulse Res
ponse）ディジタルフィルタからなり、かかるサンプル
値のチャネル応答特性を上記ＰＲ−IVに適合するように
波形等化を行い、この波形等化したサンプル値を補間器
３及びＤＦＤＰＬＬ（判定帰還形ディジタルフェーズロ
ックドループ）４からなるビット同期回路１０に供給す
る。

【０００７】ビット同期回路１０は、上記等化器２にて
波形等化されたサンプル値に基づいてチャネルデータを
求め、これをビタビ復号器２０に供給する。ここで、上
記固定クロックは、チャネルデータの位相とは非同期な
クロックであるため、この固定クロックにてサンプリン
グして得られたサンプル値は、必ずしもチャネルデータ
とは等しくならない。そこで、ビット同期回路１０にお
いては、かかるサンプル値に基づいてチャネルデータが
存在するデータ存在点位相を検出し、このデータ存在点
位相におけるチャネルデータの値を、上記サンプル値を
用いた補間演算により求めるのである。

【０００８】ビタビ復号器２０は、かかるチャネルデー
タの系列に基づいて、最も確からしい２値のディジタル
データを復号し、これを復調ディジタルデータとして出
力する。次に、ビット同期回路１０の内部動作について
説明する。図３は、かかるビット同期回路１０における
ＤＦＤＰＬＬ４の内部構成を示す図である。

【０００９】図３において、データ存在点位相検出回路
４１は、上記等化器２にて波形等化された連続する２サ
ンプル値から、読取信号の瞬時ゼロ交差点位相θ^dを求
め、これを位相同期ループ回路４２に供給する。例え
ば、図４に示されるが如きサンプル値Ｓ₁〜Ｓ₃が供給さ
れた場合、データ存在点位相検出回路４１は、連続する
２サンプル間においてその値がゼロ交差している読取サ
ンプル値Ｓ₁、Ｓ₂間の信号波形を破線の如く直線近似
し、この直線近似した波形が０レベルと交差する時点の
位相が瞬時ゼロ交差点位相θ^dとなる。

【００１０】かかる瞬時ゼロ交差点位相θ^dは次式から
求まる。

【数１】θ^d＝（π・Ｓ₂）／（Ｓ₂−Ｓ₁）位相同期ループ回路４２は、かかる瞬時ゼロ交差点位相
θ^dに基づいて、チャネルデータが実際に存在する点の
位相、すなわち、データ存在点位相θを求める。

【００１１】ここで、図１に示されるように、チャネル
データ存在点以外の位相、すなわち、チャネルデータの
値が＋１から−１（あるいは−１から＋１）に遷移する
際の位相πにおいても読取信号の信号レベルが０とな
る。従って、このゼロ交差位相に基づいてデータ存在点
位相θを推定するためには、かかる位相πの時点を省い
て、正しいデータ存在点位相θのみを選別しなければな
らない。

【００１２】位相修正制御回路４３は、読取サンプル値
から誤ったデータ存在点位相を検出して位相修正信号を
発生し、これを位相同期ループ回路４２に供給する。位
相同期ループ回路４２は、かかる位相修正信号に応じて
正しい瞬時ゼロ交差点位相θ ^dの入力を抜き取る。位相
同期ループ回路４２は、データ存在点位相θと、上記抜
き取られた正しい瞬時ゼロ交差点位相θ^dとの位相差が
最小となるように制御される。

【００１３】ビット同期回路１０における補間器３は、
かかるデータ存在点位相θの前後に存在するサンプル値
を用いた補間演算により、このデータ存在点位相θにお
けるチャネルデータの値を求める。以上の如く、かかる
ビット同期回路１０においては、先ず、連続する２サン
プル間においてその値がゼロ交差する際の位相を求め、
このゼロ交差位相に基づいてデータ存在点位相θを制御
し、次に、このデータ存在点位相θの前後に存在するサ
ンプル値を用いた補間演算によりかかるデータ存在点に
おけるチャネルデータの値を求めているのである。

【００１４】しかしながら、上述したように、かかるビ
ット同期回路１０においては、２サンプル間においてそ
の値がゼロ交差する位相を求めるというデータ存在点位
相検出回路４１、並びに、データ存在点におけるチャネ
ルデータの値を求める補間器３が必要となり、その回路
規模が大になるという問題が発生する。又、上記論文に
述べられているように、データ存在点以外にもデータが
ゼロ交差する点が存在するので、位相修正制御回路４３
が必要になり、更に、回路規模が増大するのである。

【００１５】

【発明が解決しようとする課題】本発明は、かかる問題
を解決すべくなされたものであり、回路規模が小なるビ
ット同期回路を提供することを目的とする。

【００１６】

【課題を解決するための手段】本発明は、記録媒体から
読取られた読取信号からチャネルデータを求めるビット
同期回路であって、前記読取信号を固定クロックにて順
次サンプリングして前記読取信号のレベルに対応した読
取サンプル値を得るＡ／Ｄ変換器と、チャネルデータ仮
位相と前記固定クロックの位相との位相差を検出してこ
の位相差に対応した位相データを得る位相検出手段と、
前記チャネルデータに基づいて前記チャネルデータ仮位
相に対する位相誤差を検出してこの位相誤差に対応した
位相誤差データを得る位相誤差検出手段と、前記位相デ
ータ、前記位相誤差データ、及び前記チャネルデータ仮
位相の前後に存在する前記読取サンプル値各々に基づい
た補間演算により前記チャネルデータの存在点における
前記読取信号のレベルを求めこれを前記チャネルデータ
として出力する補間演算手段とからなる。

【００１７】

【発明の実施の形態】記録媒体から読取られた読取信号
を固定クロックにてサンプリングして、この読取信号の
レベルに対応した読取サンプル値を得て、上記固定クロ
ックの位相とチャネルデータ仮位相との位相差を検出す
ると共に、求められたチャネルデータに基づいて上記仮
位相に対する位相誤差を検出し、これら位相差、位相誤
差、及び上記チャネルデータ仮位相の前後に存在する読
取サンプル値各々に基づいた補間演算によりチャネルデ
ータ存在点における読取信号のレベルを求め、これを上
記チャネルデータとする。

【００１８】

【実施例】以下、本発明の実施例について説明する。図
５は、本発明によるビット同期回路を備えたＰＲＭＬ復
調器の構成を示す図である。図５において、Ａ／Ｄ変換
器１は、光ディスク、磁気ディスク及び磁気テープの如
き記録媒体から読み取られたアナログの読取信号を、固
定クロックのタイミング毎にサンプリングすることによ
り、かかる読取信号のレベルに対応したディジタルの読
取サンプル値を得る。等化器２は、ＦＩＲ（Finite Imp
ulse Response）ディジタルフィルタからなり、かかる
読取サンプル値のチャネル応答特性をＰＲ−IV（パーシ
ャルレスポンス・クラスIV）に適合するように波形等化
を行い、この波形等化した読取サンプル値を補間器３０
及びＤＰＬＬ（ディジタルフェーズロックドループ）４
０からなるビット同期回路１００に供給する。

【００１９】かかるビット同期回路１００における補間
器３０は、後述するＤＰＬＬ４０から供給される位相デ
ータ、位相誤差データ、及びチャネルデータが存在する
であろうチャネルデータ仮位相の前後に存在する連続し
た２つの読取サンプル値（上記等化器２から供給され
る）各々を用いた補間演算により、チャネルデータ存在
点位相における読取信号のレベルを求め、これを上記チ
ャネルデータとしてビタビ復号器２０及びＤＰＬＬ４０
夫々に供給する。

【００２０】ＤＰＬＬ４０は、上記チャネルデータに基
づいて位相誤差を抽出し、この位相誤差が最小となるよ
うに、内部ディジタルＶＣＯ（後述する）の位相制御を
行い、制御された位相データを補間器３０に供給する。
更に、ＤＰＬＬ４０は、かかる位相データに基づいて、
上記チャネルデータに位相同期したチャネルクロックを
発生し、これをビタビ復号器２０に供給する。

【００２１】ビタビ復号器２０は、ビット同期回路１０
０から供給されたチャネルデータを上記チャネルクロッ
ク毎に取り込んで、この取り込んだチャネルデータの系
列に基づいて最も確からしい２値のディジタルデータを
復号し、これを復調ディジタルデータとして出力する。
図６は、かかるビット同期回路１００の内部構成を示す
図である。

【００２２】図６において、補間器３０におけるフリッ
プフロップ３１は、上述した固定クロックのタイミング
毎に、上記等化器２にて波形等化された読取サンプル値
を取り込み、これを補間演算回路３３に供給する。補間
演算回路３３は、かかる等化器２にて波形等化された読
取サンプル値をＳ_n、上記フリップフロップ３１によっ
て１固定クロック分だけ遅延されて供給される読取サン
プル値をＳ_n-1として、

【数２】Ｓ_n＋（Ｓ_n-1−Ｓ_n）・（θ_n／θ_B）なる直線近似補間演算を行うことにより、チャネルデー
タ存在点における読取信号のレベルを求める。

【００２３】この際、かかる補間演算回路３３は、ＤＰ
ＬＬ４０からオーバーフロー信号ＯＦＬが供給されてい
る期間中においてのみかかる直線補間演算を実施し、そ
の演算結果をフリップフロップ３２に供給する。尚、上
記演算式におけるθ_n及びθ_Bとは、後述するＤＰＬＬ４
０から供給される第１及び第２位相データ夫々に対応し
たものである。フリップフロップ３２は、この直線近似
補間演算結果を、ＤＰＬＬ４０から供給されるチャネル
クロックのタイミング毎に取り込んでこれをチャネルデ
ータとして出力する。

【００２４】ＤＰＬＬ４０におけるサンプル抽出回路４
６１は、かかるチャネルデータの中から、その絶対値が
所定値よりも小さい０レベル付近のチャネルデータを抽
出し、この抽出チャネルデータを極性反転回路４６２に
供給する。更に、サンプル抽出回路４６１は、この抽出
チャネルデータの前後のチャネルデータの値に基づい
て、そのレベルの変化遷移が上昇傾向にあるか、あるい
は下降傾向にあるかを検出し、この検出結果を示す傾斜
信号を極性反転回路４６２に供給する。

【００２５】図７は、かかるサンプル抽出回路４６１の
内部構成を示す図である。図７において、絶対値回路４
１０は、チャネルデータの絶対値を求め、これを比較器
４１１に供給する。比較器４１１は、かかる絶対値と所
定値Ｖ_THとを大小比較し、この絶対値が所定値Ｖ_THより
小であるときのみイネーブル信号を発生してこれをフリ
ップフロップ４１２及び４１３の各々に供給する。フリ
ップフロップ４１２は、かかるイネーブル信号の供給時
に、チャネルクロックのタイミングに応じてチャネルデ
ータを取り込み、これを抽出チャネルデータとして極性
反転回路４６２に供給する。一方、Ｄフリップフロップ
４１４は、逐次、チャネルクロックのタイミングに応じ
てチャネルデータを取り込み、これを比較器４１５に供
給する。比較器４１５は、チャネルデータの値と、フリ
ップフロップ４１４によって１チャネルクロック分だけ
遅延されて供給されるチャネルデータの値とを大小比較
し、この比較結果を示す信号をフリップフロップ４１３
に供給する。例えば、フリップフロップ４１４によって
１チャネルクロック分だけ遅延されたチャネルデータの
方が大なる場合、これは、チャネルデータの変化遷移が
下降傾向にあることを示すので、この際、比較器４１５
は、論理値１の信号をフリップフロップ４１３に供給す
る。又、この遅延されたチャネルデータの方が小なる場
合、これは、チャネルデータの変化遷移が上昇傾向にあ
ることを示すので、この際、比較器４１５は、論理値０
の信号をフリップフロップ４１３に供給するのである。
フリップフロップ４１３は、比較器４１１からイネーブ
ル信号が供給された場合にのみ、上記比較器４１５から
供給される信号をチャネルクロックのタイミングに応じ
て取り込み、これを傾斜信号として極性反転回路４６２
に供給する。

【００２６】極性反転回路４６２は、かかる傾斜信号に
応じて、上記抽出チャネルデータの極性を反転させたも
の、又は、この抽出チャネルデータそのものを位相誤差
データとしてループフィルタ４６３に供給する。例え
ば、チャネルデータの変化遷移が下降傾向にあることを
示す論理値１の傾斜信号が供給された場合、極性反転回
路４６２は、上記抽出チャネルデータの極性を反転させ
たものを位相誤差データとしてループフィルタ４６３に
供給する一方、チャネルデータの変化遷移が上昇傾向に
あることを示す論理値０の傾斜信号が供給された場合、
極性反転回路４６２は、上記抽出チャネルデータをその
まま位相誤差データとしてループフィルタ４６３に供給
するのである。

【００２７】図８は、かかるループフィルタ４６３の内
部構成を示す図である。図８において、ビットシフト回
路４３２は、かかる位相誤差データの全データビットを
所定数だけビットシフトすることにより、位相誤差の大
きさを調整し、かかる位相誤差に比例した大きさの位相
誤差比例データ信号を加算器４３５に供給する。一方、
加算器４３１は、かかる位相誤差データと、Ｄフリップ
フロップ４３３から供給されたデータ信号とを加算して
得られた加算結果を位相誤差の積分要素とする。加算器
４３１は、この位相誤差積分要素に対応した位相誤差積
分データ信号をビットシフト回路４３４に供給する。Ｄ
フリップフロップ４３３は、チャネルクロックのタイミ
ングにて上記位相誤差積分データ信号を取り込み、これ
を上記データ信号として加算器４３１に供給するのであ
る。ビットシフト回路４３４は、上記位相誤差積分デー
タ信号の全データビットを所定数だけビットシフトする
ことにより、この位相誤差積分データ信号が示すデータ
値の大きさを調整し、この調整した位相誤差積分データ
信号を加算器４３５に供給する。加算器４３５は、上記
ビットシフト回路４３２から供給された位相誤差比例デ
ータ信号と、上記ビットシフト回路４３４から供給され
た位相誤差積分データ信号とを加算して得られた加算結
果を平滑位相誤差データとして加算器４４に供給する。

【００２８】これらサンプル抽出回路４６１、極性反転
回路４６２及びループフィルタ４６３なる構成にて、上
記補間器３０にて得られたチャネルデータの位相と、正
しいチャネルデータ存在点位相との位相誤差を検出する
という位相誤差検出回路４６を形成している。かかる位
相誤差検出回路４６においては、補間器３０にて得られ
たチャネルデータが正しいチャネルデータ存在点位相に
基づいて補間演算されたものであるならば、そのデータ
が取り得る値は、図１に示されるが如き−１、０、＋１
なる３値の内のいずれかになるということに着目して、
このチャネルデータの中から、その絶対値が所定値より
も小さい０レベル付近のチャネルデータ、つまり、理想
的には０レベルとなるべきチャネルデータを抽出し、こ
れを正しいチャネルデータ存在点位相に対する位相誤差
データとするのである。

【００２９】加算器４４は、かかる位相誤差データの平
滑値である平滑位相誤差データと、ＰＬＬ自走周波数設
定値とを加算して得られた加算結果を第２位相データθ
_Bとし、これをディジタルＶＣＯ（電圧制御発信器）４
５、及び補間器３０の各々に供給する。ディジタルＶＣ
Ｏ４５は、加算器４５１、フリップフロップ４５２、４
５３、及びナンドゲート４５４から構成されている。こ
こで、かかる加算器４５１及びフリップフロップ４５３
は、この加算器４５１の加算結果を被加算値として用い
るといういわゆる累算加算器を形成しており、この累算
値がディジタルＶＣＯ４５自身の発振出力となる。つま
り、かかる累算加算器の加算動作によれば、時間経過に
つれその累算値が上昇していくが、この累算値が加算器
４５１の演算限界、すなわちオーバーフロー値に達する
と、その累算値は０に戻り再び上昇して行く。かかる動
作が繰り返されることにより、この累算値は鋸歯状に発
振するのである。この際、かかるディジタルＶＣＯ４５
の発振周波数が上記チャネルデータの周波数と同一とな
るように、上記ＰＬＬ自走周波数設定値が設定されてい
るのである。

【００３０】図６におけるディジタルＶＣＯ４５におい
ては、上記加算器４４から順次供給されてくる第２位相
データθ_Bを、固定クロックのタイミング毎に取り込ん
で累算加算して、この累算値を第１位相データθ_nとし
て上記補間器３０に供給する。加算器４５１は、この累
算値がオーバーフローしている期間中において、論理値
１のオーバーフロー信号ＯＦＬを発生してこれを上記補
間器３０に供給する。尚、かかるオーバーフロー信号Ｏ
ＦＬは、その累算値がオーバーフローしていない期間中
は論理値０となっている。フリップフロップ４５２は、
固定クロックのタイミング毎にかかるオーバーフロー信
号ＯＦＬを取り込んで、これをナンドゲート４５４に供
給する。ナンドゲート４５４は、かかるフリップフロッ
プ４５２により１固定クロック分だけ遅延されて供給さ
れてくるオーバーフロー信号ＯＦＬが論理値１である期
間中は、上記固定クロックをチャネルクロックとして出
力する一方、かかるオーバーフロー信号ＯＦＬが論理値
０である期間中は、このチャネルクロックを論理値１に
固定する。

【００３１】図９は、かかる構成からなるビット同期回
路１００による動作波形の一例を示す図である。尚、か
かる図９においては、固定クロックの周波数をチャネル
データの周波数の３／２倍に設定した場合の一例を示し
ており、かかる固定クロック毎に読取信号の信号レベル
に対応した読取サンプル値Ｓ₁〜Ｓ₁₀が得られているも
のとする。

【００３２】ここで、ＤＰＬＬ４０においては、ディジ
タルＶＣＯ４５の発振出力、すなわち、加算器４５１の
累算値としての第１位相データθ_nが、固定クロック毎
に、図９の破線にて示されるが如き鋸歯状波形ｒ上の値
を取って発振するように、前述したＰＬＬ自走周波数設
定値を決定している。ここで、かかる鋸歯状波形ｒの発
振周波数は、チャネルデータの周波数と同一である。従
って、加算器４５１から出力されるオーバーフロー信号
ＯＦＬは、図９に示されるが如く、かかる固定クロック
の１／３の周波数となり、かつ、その１周期内において
論理値１となる期間と論理値０となる期間との比が２：
１となる。

【００３３】又、かかるＤＰＬＬ４０では、上記鋸歯状
波形ｒのレベルが０となる時点を、仮に、チャネルデー
タが存在するであろうチャネルデータ仮位相と想定して
いる。従って、上記第１位相データθ_nとは、チャネル
データ仮位相と、固定クロックによるサンプリングタイ
ミングとの位相差に対応した位相データなのである。
又、上記第２位相データθ_Bは、第１位相データθ_nと１
時点前の位相データとの位相差となる。

【００３４】ここで、補間器３０は、かかるオーバーフ
ロー信号ＯＦＬが論理値１の期間中に限り、連続した２
つの読取サンプル値（読取サンプル値Ｓ_n及びＳ_n-1）を
用いて、これら２つの読取サンプル値間に存在するチャ
ネルデータ存在点位相における読取信号のレベルを、

【数３】Ｓ_n＋（Ｓ_n-1−Ｓ_n）・（θ_n／θ_B）なる直線補間演算により求め、これをチャネルデータと
するのである。

【００３５】例えば、図９においては、読取サンプル値
Ｓ₁及びＳ₂を用いた上記直線補間演算によりチャネルデ
ータＤ₁、読取サンプル値Ｓ₃及びＳ₄を用いた上記直線
補間演算によりチャネルデータＤ₂、読取サンプル値Ｓ₄
及びＳ₅を用いた補間演算によりチャネルデータＤ₃、読
取サンプル値Ｓ₆及びＳ₇を用いた上記直線補間演算によ
り、チャネルデータＤ₄、読取サンプル値Ｓ₇及びＳ₈を
用いた上記直線補間演算により、チャネルデータＤ₅、
読取サンプル値Ｓ₉及びＳ₁₀を用いた補間演算により、
チャネルデータＤ₆が得られる。

【００３６】この際、図９に示されるが如く、読取サン
プル値Ｓ₂びＳ₃間、読取サンプル値Ｓ₅びＳ₆間、読取サ
ンプル値Ｓ₈びＳ₉間の各々には、チャネルデータが存在
していない。つまり、上記実施例においては、固定クロ
ックの周波数をチャネルデータの周波数の３／２倍に設
定してあるので、かかる固定クロック３周期分あたり、
１周期の間にはチャネルデータが存在しないのである。
そこで、この間、補間演算回路３３における上記直線補
間演算を停止せんとして、図９に示されるが如きオーバ
ーフロー信号ＯＦＬを補間演算回路３３に供給するので
ある。

【００３７】ナンドゲート４５４は、フリップフロップ
４５２によって１固定クロック分だけ遅延された上記オ
ーバーフロー信号ＯＦＬの論理値が１である期間中は、
供給された固定クロックを上述した如きチャネルクロッ
クとして出力する一方、かかるオーバーフロー信号ＯＦ
Ｌが論理値０である期間中は、このチャネルクロックを
論理値１に固定する。この際、かかるナンドゲート４５
４から出力されるチャネルクロックの立ち上がりエッジ
周期は、図９にて示されるが如く一定とはならない。

【００３８】フリップフロップ３２は、図９に示される
が如く、かかるチャネルクロックの立ち上がりエッジ毎
に、チャネルデータＤ₁〜Ｄ₆各々を順次出力して行く。
サンプル抽出回路４６１は、これらチャネルデータＤ₁
〜Ｄ₆の中から、その絶対値が所定値Ｖ_THよりも小とな
っているチャネルデータＤ₁、Ｄ₃、及びＤ₅を抽出し、
これらを抽出チャネルデータとして図９に示されるよう
に出力する。この際、かかるチャネルデータＤ₁及びＤ₅
各々の時点におけるチャネルデータのレベル遷移は上昇
傾向にあり、又、チャネルデータＤ₃が得られる時点に
おけるレベル遷移は下向傾向にあるので、極性反転回路
４６２は、これらチャネルデータＤ ₁、Ｄ₃、及びＤ₅の
内、チャネルデータＤ₃のみ極性反転させたものを位相
データとして出力する。ループフィルタ４６３は、チャ
ネルデータＤ₁、−Ｄ₃、及びＤ ₅の平滑値を求める。加
算器４４は、この位相データの平滑値と、ＰＬＬ自走周
波数設定値とを加算することにより、上述の第２位相デ
ータθ_Bを求め、これをディジタルＶＣＯ４５、及び補
間演算回路３３の各々に供給する。

【００３９】ここで、フリップフロップ３２から出力さ
れたチャネルデータが、正しいチャネルデータ存在点位
相に基づいて補間演算されたものであるのならば、その
値は、＋１、０、−１のいずれかになる。よって、かか
るチャネルデータの中から、その絶対値が所定値（１よ
りも小なる値）よりも小なるものを抽出すれば、この抽
出チャネルデータの値は０となるはずである。ところ
が、図９に示されるが如く、この抽出チャネルデータの
値が０とならない場合には、補間演算回路３３は、この
抽出チャネルデータの値に応じた分だけずれたチャネル
データ仮位相にて、チャネルデータを求めていることに
なる。

【００４０】そこで、位相誤差検出回路４６にて、かか
る抽出チャネルデータからチャネルデータ仮位相に対す
る位相誤差を抽出し、この位相誤差が小となるように帰
還制御しているのである。かかる動作により、フリップ
フロップ３２から出力されるチャネルデータは、その値
が＋１、０、−１のいずれかになるように収束して行く
のである。

【００４１】又、上記図６に示されるＤＰＬＬ４０にお
いては、そのＰＬＬ自走周波数設定値として所定の固定
値を加算器４４に供給する構成としているが、図１０に
示されるが如く、読取サンプル値からチャネルクロック
周波数を周波数検出器４６４にて検出し、この検出周波
数に応じた値を上記ＰＬＬ自走周波数設定値として加算
器４４に供給する構成としても良い。かかる構成によれ
ば、通常速度再生、２倍速再生、及び４倍速再生の如き
可変速再生を行うＣＤ−ＲＯＭプレーヤからの読取信号
に対しても、これら各再生速度に追従したＶＣＯ制御が
為される。ここで、かかるＣＤ−ＲＯＭに記録されてい
る記録信号として、最大反転間隔Ｔ_MAX＝１２ＴなるＲ
ＬＬ符号が用いられている場合を例に、周波数検出器４
６４の動作を説明する。

【００４２】周波数検出器４６４は、先ず、上記読取サ
ンプル値のＭＳＢを監視して、連続する０又は１の最大
ランレングスを検出する。例えば、１８が検出された
時、これはチャネルクロックにおける１２Ｔに相当する
と予測されるので、この際、自走周波数設定値Ｆは、

【数４】Ｆ＝（１２／１８）・θ_MAX＝（１２／１８）・２⁸ 〜１７１同様に、連続する０又は１の最大ランレングスとして、
１６、２０、２２が検出された場合には、夫々、１９
２、１５４、１４０が自走周波数設定値Ｆの値となるの
である。尚、かかる演算を逐次実施せず、検出されるこ
とが予想される最大ランレングスの全てに対して、上記
演算にて予め自走周波数設定値Ｆを求めておき、これら
を対応づけてメモリに記憶させておき、検出された最大
ランレングスに対応した自走周波数設定値Ｆの値をかか
るメモリから読み出すような構成としても良い。尚、か
かる図１０に示される実施例においては、読取サンプル
値に基づいて周波数を検出しているが、Ａ／Ｄ変換器１
による変換前のアナログの読取信号から直接、周波数検
出を行っても良い。

【００４３】又、図５、図６及び図１０に示されている
位相誤差検出回路４６においては、補間器３０からチャ
ネルデータが供給され次第、位相検出動作を行うような
構成となっているが、図１１に示される構成であっても
構わない。図１１において、周波数誤差検出回路４６５
は、供給されたチャネルデータに基づいて周波数誤差を
検出し、この検出した周波数誤差値をセレクタ４６６に
供給する。セレクタ４６６は、先ず、周波数誤差検出回
路４６５にて検出された周波数誤差値をループフィルタ
４６３に供給する。かかる動作により、ＤＰＬＬ４０及
び補間器は周波数サーボ系となる。かかる周波数サーボ
動作により、周波数誤差値が所定値よりも小となった
ら、セレクタ４６６は、前述した如きサンプル抽出回路
４６１及び極性反転回路４６２にて検出された位相デー
タをループフィルタ４６３に供給するという動作に切り
替える。すなわち、最初、周波数データを用いた粗調サ
ーボを実施することにより、ある程度チャネルデータの
供給が安定してきてから、前述した如き位相データを用
いたサーボに切り替えるのである。尚、かかる周波数誤
差の検出は、例えば、求められたチャネルデータの最大
反転間隔Ｔ_MAXを監視したり、又は、同期パターンの出
現周期を測定することにより検出することが出来る。

【００４４】尚、上記実施例における補間演算回路３３
においては、チャネルデータ存在点の前後に存在する２
つの読取サンプル値を用いた直線補間によって近似的に
チャネルデータを求めているが、かかる構成に限定され
るものではない。例えば、チャネルデータ存在点の前後
に存在する３つ以上の複数の読取サンプル値を用いた補
間演算によってチャネルデータを求めても良いのであ
る。

【００４５】

【発明の効果】以上の如く、本発明によるビット同期回
路においては、記録媒体から読取られた読取信号を固定
クロックにてサンプリングして、この読取信号のレベル
に対応した読取サンプル値を得る。ここで、上記固定ク
ロックの位相とチャネルデータ存在点のチャネルデータ
仮位相との位相差を検出すると共に、チャネルデータに
基づいて上記チャネルデータ仮位相に対する位相誤差を
検出し、これら位相差及び位相誤差、及び、上記チャネ
ルデータ仮位相の前後に存在する読取サンプル値各々に
基づいた補間演算によりチャネルデータ存在点における
読取信号のレベルを求めこれを上記チャネルデータとす
る構成としている。

【００４６】従って、本発明によるビット同期回路によ
れば、読取サンプル値から直接、チャネルデータ存在点
位相を求めようとするビット同期回路に比してその構成
を簡略化することが出来て好ましいのである。

【図面の簡単な説明】

【図１】ＰＲ−IV方式による記録再生系にて得られる読
取信号のアイパターンを示す図である。

【図２】ＰＲＭＬ復調器の構成を示す図である。

【図３】ＤＦＤＰＬＬ４の構成を示す図である。

【図４】瞬時ゼロ交差点位相θ^dの検出動作を説明する
為の図である。

【図５】本発明によるビット同期回路１００が採用され
たＰＲＭＬ復調器の構成を示す図である。

【図６】本発明によるビット同期回路１００の構成を示
す図である。

【図７】サンプル抽出回路４６１の構成を示す図であ
る。

【図８】ループフィルタ４６３の構成を示す図である。

【図９】本発明によるビット同期回路１００の動作波形
の一例を示す図である。

【図１０】本発明によるビット同期回路１００の他の構
成例を示す図である。

【図１１】位相誤差抽出回路４６の他の構成例を示す図
である。

【主要部分の符号の説明】

３０補間器３３補間演算回路４０ＤＰＬＬ４５ディジタルＶＣＯ４６位相誤差抽出回路

Claims

【特許請求の範囲】

【請求項１】記録媒体から読取られた読取信号からチ
ャネルデータを求めるビット同期回路であって、前記読取信号を固定クロックにて順次サンプリングして
前記読取信号のレベルに対応した読取サンプル値を得る
Ａ／Ｄ変換器と、チャネルデータ仮位相と前記固定クロックの位相との位
相差を検出してこの位相差に対応した位相データを得る
位相検出手段と、前記チャネルデータに基づいて前記チャネルデータ仮位
相に対する位相誤差を検出してこの位相誤差に対応した
位相誤差データを得る位相誤差検出手段と、前記位相データ、前記位相誤差データ、及び前記チャネ
ルデータ仮位相の前後に存在する前記読取サンプル値各
々に基づいた補間演算により前記チャネルデータの存在
点における前記読取信号のレベルを求めこれを前記チャ
ネルデータとして出力する補間演算手段とからなること
を特徴とするビット同期回路。
【請求項２】前記位相検出手段は、前記チャネルデー
タの周波数と同一周波数にて鋸歯状にその出力値が発振
するＶＣＯを備えており、前記固定クロックのタイミン
グにて取り込んだ前記ＶＣＯの発振出力の値を前記位相
データとすることを特徴とする請求項１記載のビット同
期回路。
【請求項３】前記ＶＣＯは、前記出力値の累算加算を
行う加算器と、前記加算器がオーバーフローする毎にチ
ャネルクロックを発生する手段とからなり、前記補間演
算手段は、前記チャネルクロックのタイミングにて前記
チャネルデータを出力することを特徴とする請求項１及
び２記載のビット同期回路。
【請求項４】前記位相誤差検出手段は、前記チャネル
データの中から０レベル付近のチャネルデータを抽出
し、この抽出したチャネルデータの平滑値を前記位相誤
差データとすることを特徴とする請求項１記載のビット
同期回路。
【請求項５】前記位相誤差検出手段は、前記チャネル
クロックのタイミング毎に前記位相誤差データの検出を
為すことを特徴とする請求項１、３及び４記載のビット
同期回路。