JP2001035095A - ディジタル信号再生装置 - Google Patents
ディジタル信号再生装置Info
- Publication number
- JP2001035095A JP2001035095A JP20595899A JP20595899A JP2001035095A JP 2001035095 A JP2001035095 A JP 2001035095A JP 20595899 A JP20595899 A JP 20595899A JP 20595899 A JP20595899 A JP 20595899A JP 2001035095 A JP2001035095 A JP 2001035095A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- phase
- data
- resampling
- error
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10009—Improvement or modification of read or write signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
- H04L7/002—Arrangements for synchronising receiver with transmitter correction of synchronization errors correction by interpolation
- H04L7/0025—Arrangements for synchronising receiver with transmitter correction of synchronization errors correction by interpolation interpolation of clock signal
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 従来は、位相誤差に信頼性が低く、記録信号
の反転間隔が長ければ長いほど、ビットスリップが生じ
易く、同期信号付近で位相揺れが生じてビットスリップ
などが起きると、ビットエラーレートなどは著しく悪化
する。 【解決手段】 ディジタル再生信号を所望のビットレー
トでリサンプリング演算してリサンプリングデータを生
成し出力するリサンプリングＤＰＬＬは、補間器１４１
と、リサンプリングデータを生成出力すると共に、入力
データ値からゼロクロス点を示す０ポイント情報と位相
誤差信号を生成して出力する位相検出器１４２と、位相
誤差信号と０ポイント情報とを入力信号として受け、位
相誤差信号のうちの有効な成分だけを選択して、設定し
た範囲以外の反転間隔の直後に発生する位相誤差信号を
無効化して新しい位相誤差信号を生成して出力するエラ
ー選択回路１４３と、ループフィルタ１４４と、タイミ
ング発生器１４５とより構成される。
の反転間隔が長ければ長いほど、ビットスリップが生じ
易く、同期信号付近で位相揺れが生じてビットスリップ
などが起きると、ビットエラーレートなどは著しく悪化
する。 【解決手段】 ディジタル再生信号を所望のビットレー
トでリサンプリング演算してリサンプリングデータを生
成し出力するリサンプリングＤＰＬＬは、補間器１４１
と、リサンプリングデータを生成出力すると共に、入力
データ値からゼロクロス点を示す０ポイント情報と位相
誤差信号を生成して出力する位相検出器１４２と、位相
誤差信号と０ポイント情報とを入力信号として受け、位
相誤差信号のうちの有効な成分だけを選択して、設定し
た範囲以外の反転間隔の直後に発生する位相誤差信号を
無効化して新しい位相誤差信号を生成して出力するエラ
ー選択回路１４３と、ループフィルタ１４４と、タイミ
ング発生器１４５とより構成される。
Description
【０００１】
【発明の属する技術分野】本発明はディジタル信号再生
装置に係り、特に光ディスク等の記録媒体から再生され
た、ランレングス制限符号を所望のビットレートでリサ
ンプリング演算してリサンプリングデータを生成してイ
コライザへ出力するリサンブリング演算位相同期ループ
回路を備えたディジタル信号再生装置に関する。
装置に係り、特に光ディスク等の記録媒体から再生され
た、ランレングス制限符号を所望のビットレートでリサ
ンプリング演算してリサンプリングデータを生成してイ
コライザへ出力するリサンブリング演算位相同期ループ
回路を備えたディジタル信号再生装置に関する。
【０００２】
【従来の技術】図１０は従来のディジタル信号再生装置
の一例のブロック図を示す。同図において、光ディスク
等の記録媒体５１に記録されている、情報信号がディジ
タル変調されてなるディジタル信号は、図示しない再生
手段により再生され、前置増幅器５２で前置増幅され、
図示しないＡ／Ｄ変換器でサンプリングされた後、ＡＴ
Ｃ回路５３で直流成分（ＤＣ成分）が阻止され、ＡＧＣ
回路５４で振幅が一定になるように自動利得制御（ＡＧ
Ｃ）される。ＰＬＬ回路５５はＡＧＣ回路５４から入力
される入力信号を所望のビットレートでリサンプリング
したディジタルデータを生成して適応イコライザ（クロ
ストークキャンセラ（ＣＴＣ））５６に供給する。
の一例のブロック図を示す。同図において、光ディスク
等の記録媒体５１に記録されている、情報信号がディジ
タル変調されてなるディジタル信号は、図示しない再生
手段により再生され、前置増幅器５２で前置増幅され、
図示しないＡ／Ｄ変換器でサンプリングされた後、ＡＴ
Ｃ回路５３で直流成分（ＤＣ成分）が阻止され、ＡＧＣ
回路５４で振幅が一定になるように自動利得制御（ＡＧ
Ｃ）される。ＰＬＬ回路５５はＡＧＣ回路５４から入力
される入力信号を所望のビットレートでリサンプリング
したディジタルデータを生成して適応イコライザ（クロ
ストークキャンセラ（ＣＴＣ））５６に供給する。
【０００３】適応イコライザ５６は、入力信号に対して
例えばパーシャルレスポンス（ＰＲ）特性を付与して、
波形等化を行う。適応イコライザ５６の出力信号は、復
号回路５７に供給され、ここで例えば公知のビタビ復号
された後、ＥＣＣ回路５８に供給され、復号データ列中
の誤り訂正符号を用いて、その誤り訂正符号の生成要素
の符号誤りが訂正され、誤りの低減された復号データが
出力される。
例えばパーシャルレスポンス（ＰＲ）特性を付与して、
波形等化を行う。適応イコライザ５６の出力信号は、復
号回路５７に供給され、ここで例えば公知のビタビ復号
された後、ＥＣＣ回路５８に供給され、復号データ列中
の誤り訂正符号を用いて、その誤り訂正符号の生成要素
の符号誤りが訂正され、誤りの低減された復号データが
出力される。
【０００４】
【発明が解決しようとする課題】しかるに、上記の図１
０に示した従来のディジタル信号再生装置では、特に記
録媒体５１がランレングス制限符号が記録されている光
ディスクである場合は、以下の問題がある。
０に示した従来のディジタル信号再生装置では、特に記
録媒体５１がランレングス制限符号が記録されている光
ディスクである場合は、以下の問題がある。
【０００５】第１の問題は、ディジタル信号再生装置が
高域減衰特性のため、反転間隔の短い信号のレベルが小
さく、記録信号に存在しない反転間隔が生じることもあ
り、そのサンプル点から得られる位相誤差に信頼性が低
いということである。これは、記録媒体５１の記録密度
が高密度化されればされるほど、影響が大きくなる。誤
った位相誤差がフィードバックされると、当然エラレー
トは悪くなる。
高域減衰特性のため、反転間隔の短い信号のレベルが小
さく、記録信号に存在しない反転間隔が生じることもあ
り、そのサンプル点から得られる位相誤差に信頼性が低
いということである。これは、記録媒体５１の記録密度
が高密度化されればされるほど、影響が大きくなる。誤
った位相誤差がフィードバックされると、当然エラレー
トは悪くなる。
【０００６】第２の問題は、記録されているランレング
ス制限符号の反転間隔が長ければ長いほど位相誤差が累
積するため、ビットスリップが生じ易くなるということ
である。ビットスリップが生じると、位相誤差は全く異
なる値を示すため、自分で位相揺れを誘発する可能性が
高い。つまり、あまり反転間隔の長い信号付近の位相誤
差も信頼性が低い。この現象は、特に周波数引き込みの
段階で影響を及ぼし、最悪の場合には、引き込めない状
態も起こる。
ス制限符号の反転間隔が長ければ長いほど位相誤差が累
積するため、ビットスリップが生じ易くなるということ
である。ビットスリップが生じると、位相誤差は全く異
なる値を示すため、自分で位相揺れを誘発する可能性が
高い。つまり、あまり反転間隔の長い信号付近の位相誤
差も信頼性が低い。この現象は、特に周波数引き込みの
段階で影響を及ぼし、最悪の場合には、引き込めない状
態も起こる。
【０００７】第３の問題は、ＤＶＤ（Digital Versatil
e Disc）などでは、誤り訂正符号（ＥＣＣ）などに用い
る同期信号には、信号のランレングス制限内に存在しな
いパターン（３Ｔ〜１１Ｔまでのランレングス制限に対
して１４Ｔ；Ｔはチャンネルクロック周期）が選ばれて
おり、検出し易くしているが、反転間隔が長くなればな
るほど、信号のＤＣ成分が大きくなるため、正しい反転
位置からずれやすくなるということである。つまり、正
しい位相誤差が得られず、フィードバック制御により、
自ら位相揺れを生じてしまいがちとなる。
e Disc）などでは、誤り訂正符号（ＥＣＣ）などに用い
る同期信号には、信号のランレングス制限内に存在しな
いパターン（３Ｔ〜１１Ｔまでのランレングス制限に対
して１４Ｔ；Ｔはチャンネルクロック周期）が選ばれて
おり、検出し易くしているが、反転間隔が長くなればな
るほど、信号のＤＣ成分が大きくなるため、正しい反転
位置からずれやすくなるということである。つまり、正
しい位相誤差が得られず、フィードバック制御により、
自ら位相揺れを生じてしまいがちとなる。
【０００８】同期信号付近で位相揺れが生じてビットス
リップなどが起きると、その同期信号ブロックすべてが
誤ったデータとして検出されるため、バーストエラーと
なり、ビットエラーレートなどは著しく悪化する。これ
が頻繁に発生するようでは、システムとしては致命的で
ある。
リップなどが起きると、その同期信号ブロックすべてが
誤ったデータとして検出されるため、バーストエラーと
なり、ビットエラーレートなどは著しく悪化する。これ
が頻繁に発生するようでは、システムとしては致命的で
ある。
【０００９】本発明は以上の点に鑑みなされたもので、
自ら位相揺れ、ビットスリップなどを誘発せず、安定し
た位相の追従を行いながら、確実に記録媒体の記録情報
を再生し得るディジタル信号再生装置を提供することを
目的とする。
自ら位相揺れ、ビットスリップなどを誘発せず、安定し
た位相の追従を行いながら、確実に記録媒体の記録情報
を再生し得るディジタル信号再生装置を提供することを
目的とする。
【００１０】また、本発明の他の目的は、高密度記録さ
れた記録媒体の記録情報をパーシャルレスポンス等化を
用いて正確に再生し得るディジタル信号再生装置を提供
することにある。
れた記録媒体の記録情報をパーシャルレスポンス等化を
用いて正確に再生し得るディジタル信号再生装置を提供
することにある。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
め、第１の発明は、再生信号中から再生したランレング
ス制限符号をディジタル信号に変換して得たディジタル
再生信号を、所望のビットレートでリサンプリング演算
してリサンプリングデータを生成してイコライザへ出力
すると共に、ビットクロックを生成し、更にリサンプリ
ングデータのゼロクロスを検出して０ポイント情報を出
力するリサンプリング演算位相同期ループ回路と、リサ
ンプリング演算位相同期ループ回路によりリサンプリン
グされた信号をパーシャルレスポンス等化するイコライ
ザとを有し、リサンプリング演算位相同期ループ回路
を、補間器と、位相検出器と、エラー選択回路と、ルー
プフィルタと、タイミング発生器からなる一巡のループ
回路としたことを特徴とする。
め、第１の発明は、再生信号中から再生したランレング
ス制限符号をディジタル信号に変換して得たディジタル
再生信号を、所望のビットレートでリサンプリング演算
してリサンプリングデータを生成してイコライザへ出力
すると共に、ビットクロックを生成し、更にリサンプリ
ングデータのゼロクロスを検出して０ポイント情報を出
力するリサンプリング演算位相同期ループ回路と、リサ
ンプリング演算位相同期ループ回路によりリサンプリン
グされた信号をパーシャルレスポンス等化するイコライ
ザとを有し、リサンプリング演算位相同期ループ回路
を、補間器と、位相検出器と、エラー選択回路と、ルー
プフィルタと、タイミング発生器からなる一巡のループ
回路としたことを特徴とする。
【００１２】ここで、上記の補間器は、上記のディジタ
ル再生信号に対し、データ点位相情報とビットクロック
に基づき位相点データのデータ値を補間により推定して
出力する。上記の位相検出器は、補間器から入力された
データ値である位相０°のリサンプリングデータから位
相１８０°のリサンプリングデータを生成し出力すると
共に、入力データ値からゼロクロス点を検出し、このゼ
ロクロス点を示す０ポイント情報とゼロクロス点でのデ
ータ値を利用した位相誤差信号とを出力する。上記のエ
ラー選択回路は、位相誤差信号と０ポイント情報とを入
力信号として受け、位相誤差信号のうちの有効な成分だ
けを選択して、設定した範囲以外の反転間隔の直後に発
生する位相誤差信号を無効化して新しい位相誤差信号を
生成して出力する。上記のループフィルタは、エラー選
択回路から出力される新しい位相誤差信号を積分する。
そして、上記のタイミング発生器は、ループフィルタの
出力信号を受け、次のデータ点位相の推定を行ってデー
タ点位相情報を得ると共に、ビットクロックを生成して
補間器へ出力する。
ル再生信号に対し、データ点位相情報とビットクロック
に基づき位相点データのデータ値を補間により推定して
出力する。上記の位相検出器は、補間器から入力された
データ値である位相０°のリサンプリングデータから位
相１８０°のリサンプリングデータを生成し出力すると
共に、入力データ値からゼロクロス点を検出し、このゼ
ロクロス点を示す０ポイント情報とゼロクロス点でのデ
ータ値を利用した位相誤差信号とを出力する。上記のエ
ラー選択回路は、位相誤差信号と０ポイント情報とを入
力信号として受け、位相誤差信号のうちの有効な成分だ
けを選択して、設定した範囲以外の反転間隔の直後に発
生する位相誤差信号を無効化して新しい位相誤差信号を
生成して出力する。上記のループフィルタは、エラー選
択回路から出力される新しい位相誤差信号を積分する。
そして、上記のタイミング発生器は、ループフィルタの
出力信号を受け、次のデータ点位相の推定を行ってデー
タ点位相情報を得ると共に、ビットクロックを生成して
補間器へ出力する。
【００１３】この第１の発明では、エラー選択回路によ
り位相誤差信号のうちの有効な成分だけを選択して、設
定した範囲以外の反転間隔の後に発生する位相誤差信号
を無効化して新しい位相誤差信号を生成して出力するよ
うにしているため、確からしくない位相誤差に基づくリ
サンプリング動作を行わないようにできる。
り位相誤差信号のうちの有効な成分だけを選択して、設
定した範囲以外の反転間隔の後に発生する位相誤差信号
を無効化して新しい位相誤差信号を生成して出力するよ
うにしているため、確からしくない位相誤差に基づくリ
サンプリング動作を行わないようにできる。
【００１４】また、上記の目的を達成するため、第２の
発明は、第１の発明におけるエラー選択回路に代えて、
エラー選択回路を、位相誤差信号と０ポイント情報とを
入力信号として受け、位相誤差信号のうちの有効な成分
だけを選択して、設定した範囲以外の反転間隔の直前直
後の両方に発生する位相誤差信号を無効化して新しい位
相誤差信号を生成して出力する構成としたものである。
発明は、第１の発明におけるエラー選択回路に代えて、
エラー選択回路を、位相誤差信号と０ポイント情報とを
入力信号として受け、位相誤差信号のうちの有効な成分
だけを選択して、設定した範囲以外の反転間隔の直前直
後の両方に発生する位相誤差信号を無効化して新しい位
相誤差信号を生成して出力する構成としたものである。
【００１５】この第２の発明では、エラー選択回路によ
り位相誤差信号のうちの有効な成分だけを選択して、設
定した範囲以外の反転間隔の前後に発生する位相誤差信
号を無効化して新しい位相誤差信号を生成して出力する
ようにしているため、確からしくない位相誤差に基づく
リサンプリング動作を行わないようにできる。
り位相誤差信号のうちの有効な成分だけを選択して、設
定した範囲以外の反転間隔の前後に発生する位相誤差信
号を無効化して新しい位相誤差信号を生成して出力する
ようにしているため、確からしくない位相誤差に基づく
リサンプリング動作を行わないようにできる。
【００１６】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。図１は本発明になるディジタル
信号再生装置の一実施の形態のブロック図を示す。同図
において、光ディスクから公知の光ヘッドにより再生さ
れた信号は、Ａ／Ｄ変換器１１に供給され、ここでマス
タークロックでサンプリングされてディジタル信号に変
換されて、次段のＡＧＣ・ＡＴＣ回路１２に供給され、
ここで振幅が一定に制御される自動振幅制御（ＡＧＣ）
及び２値コンパレートの閾値を適切に直流（ＤＣ）制御
する自動閾値制御（ＡＴＣ）が行われる。
て図面と共に説明する。図１は本発明になるディジタル
信号再生装置の一実施の形態のブロック図を示す。同図
において、光ディスクから公知の光ヘッドにより再生さ
れた信号は、Ａ／Ｄ変換器１１に供給され、ここでマス
タークロックでサンプリングされてディジタル信号に変
換されて、次段のＡＧＣ・ＡＴＣ回路１２に供給され、
ここで振幅が一定に制御される自動振幅制御（ＡＧＣ）
及び２値コンパレートの閾値を適切に直流（ＤＣ）制御
する自動閾値制御（ＡＴＣ）が行われる。
【００１７】ＡＧＣ・ＡＴＣ回路１２の出力信号は、後
述する減算回路１３を通してリサンプリングＤＰＬＬ１
４に供給される。リサンプリングＤＰＬＬ１４は、自分
自身のブロックの中でループが完結しているディジタル
ＰＬＬ（位相同期ループ）回路で、入力信号を所望のビ
ットレートでリサンプリング（間引き補間）演算して生
成したリサンプリングデータ（すなわち、リサンプリン
グデータの位相０°、１８０°のうち、１８０°のリサ
ンプリングデータ）を、イコライザ１６内のトランスバ
ーサルフィルタとエラー演算器１５にそれぞれ供給す
る。
述する減算回路１３を通してリサンプリングＤＰＬＬ１
４に供給される。リサンプリングＤＰＬＬ１４は、自分
自身のブロックの中でループが完結しているディジタル
ＰＬＬ（位相同期ループ）回路で、入力信号を所望のビ
ットレートでリサンプリング（間引き補間）演算して生
成したリサンプリングデータ（すなわち、リサンプリン
グデータの位相０°、１８０°のうち、１８０°のリサ
ンプリングデータ）を、イコライザ１６内のトランスバ
ーサルフィルタとエラー演算器１５にそれぞれ供給す
る。
【００１８】また、リサンプリングＤＰＬＬ１４は、位
相０°のリサンプリングデータのゼロクロスを検出して
おり、それにより得られる０ポイント情報をイコライザ
１６内のタップ遅延回路とエラー演算器１５にそれぞれ
供給する。なお、上記０ポイント情報は、ビットサンプ
リングのデータが、ゼロレベルとクロスするポイントを
ビットクロック単位で示している。更に、リサンプリン
グＤＰＬＬ１４は、この０ポイント情報が示すゼロクロ
スポイントに相当する位相１８０°のリサンプリングデ
ータの値に基づいて、それが０になるように、リサンプ
リングのタイミング、つまり周波数及び位相をロックさ
せる。
相０°のリサンプリングデータのゼロクロスを検出して
おり、それにより得られる０ポイント情報をイコライザ
１６内のタップ遅延回路とエラー演算器１５にそれぞれ
供給する。なお、上記０ポイント情報は、ビットサンプ
リングのデータが、ゼロレベルとクロスするポイントを
ビットクロック単位で示している。更に、リサンプリン
グＤＰＬＬ１４は、この０ポイント情報が示すゼロクロ
スポイントに相当する位相１８０°のリサンプリングデ
ータの値に基づいて、それが０になるように、リサンプ
リングのタイミング、つまり周波数及び位相をロックさ
せる。
【００１９】リサンプリングＤＰＬＬ１４は、例えば図
２のブロック図に示す如き構成とされている。同図にお
いて、補間器１４１は図１の減算回路１３からの入力デ
ィジタル信号と後述のタイミング発生器１４５からの信
号とを入力信号として受け、タイミング発生器１４５か
ら入力されるデータ点位相情報とビットクロックから位
相点データのデータ値を補間により推定して出力する。
この補間器１４１の出力データ値は位相検出器１４２に
供給される。
２のブロック図に示す如き構成とされている。同図にお
いて、補間器１４１は図１の減算回路１３からの入力デ
ィジタル信号と後述のタイミング発生器１４５からの信
号とを入力信号として受け、タイミング発生器１４５か
ら入力されるデータ点位相情報とビットクロックから位
相点データのデータ値を補間により推定して出力する。
この補間器１４１の出力データ値は位相検出器１４２に
供給される。
【００２０】位相検出器１４２は、入力データ値、つま
り、位相０°のリサンプリングデータから位相１８０°
のリサンプリングデータを生成し、出力する。例えば、
１ビット前のデータＤt-1と現時点でのデータＤｔに対
して（Ｄt-1＋Ｄt）／２を演算することにより、位相１
８０°のリサンプリングデータが得られる。更に、位相
検出器１４２は入力データ値、つまり位相０°のサンプ
リングデータからゼロクロス点を検出し、ゼロクロス点
でのデータ値を利用して位相誤差として出力する。例え
ば、１ビット前のデータＤt-1と現時点でのデータＤtと
からゼロクロス点を検出し、Ｄt-1の極性に（Ｄt-1＋Ｄ
t）／２を乗ずることにより、位相誤差が得られる。
り、位相０°のリサンプリングデータから位相１８０°
のリサンプリングデータを生成し、出力する。例えば、
１ビット前のデータＤt-1と現時点でのデータＤｔに対
して（Ｄt-1＋Ｄt）／２を演算することにより、位相１
８０°のリサンプリングデータが得られる。更に、位相
検出器１４２は入力データ値、つまり位相０°のサンプ
リングデータからゼロクロス点を検出し、ゼロクロス点
でのデータ値を利用して位相誤差として出力する。例え
ば、１ビット前のデータＤt-1と現時点でのデータＤtと
からゼロクロス点を検出し、Ｄt-1の極性に（Ｄt-1＋Ｄ
t）／２を乗ずることにより、位相誤差が得られる。
【００２１】従来は位相検出器からは位相誤差のみを出
力するようにしているが、この実施の形態では、位相検
出器１４２からゼロクロス点を示す０ポイント情報も出
力するようにしている。この０ポイント情報は、リサン
プリングＤＰＬＬ１４がロックすべきゼロクロス点に相
当する、前述の位相１８０°のサンプルポイントが存在
するタイミングを示す。
力するようにしているが、この実施の形態では、位相検
出器１４２からゼロクロス点を示す０ポイント情報も出
力するようにしている。この０ポイント情報は、リサン
プリングＤＰＬＬ１４がロックすべきゼロクロス点に相
当する、前述の位相１８０°のサンプルポイントが存在
するタイミングを示す。
【００２２】位相検出器１４２から出力された位相誤差
信号と０ポイント情報は、エラー選択回路１４３に供給
される。エラー選択回路１４３は上記の０ポイント情報
のタイミングのビットサンプリング間隔をカウントし、
そのカウント値Ｔｃｏｕｎｔが設定した範囲（最大値Ｔ
ｃｍａｘ、最小値Ｔｃｍｉｎ）に存在しない場合には、
その直後あるいは直前と直後に出力される位相誤差信号
を無効化した、新しい位相誤差信号を生成してループフ
ィルタ１４４に供給する。すなわち、設定した範囲以外
の反転間隔の直後、又は反転間隔の直前直後の両方に発
生する位相誤差信号を無効化して新しい位相誤差信号を
生成してループフィルタ１４４に供給する。
信号と０ポイント情報は、エラー選択回路１４３に供給
される。エラー選択回路１４３は上記の０ポイント情報
のタイミングのビットサンプリング間隔をカウントし、
そのカウント値Ｔｃｏｕｎｔが設定した範囲（最大値Ｔ
ｃｍａｘ、最小値Ｔｃｍｉｎ）に存在しない場合には、
その直後あるいは直前と直後に出力される位相誤差信号
を無効化した、新しい位相誤差信号を生成してループフ
ィルタ１４４に供給する。すなわち、設定した範囲以外
の反転間隔の直後、又は反転間隔の直前直後の両方に発
生する位相誤差信号を無効化して新しい位相誤差信号を
生成してループフィルタ１４４に供給する。
【００２３】ループフィルタ１４４で積分された位相誤
差信号は、タイミング発生器１４５に供給され、ここで
ループフィルタ１４４の出力の次のデータ点位相の推定
が行われ、このデータ点位相情報と、同じく生成された
ビットクロックが補間器１４１に供給される。
差信号は、タイミング発生器１４５に供給され、ここで
ループフィルタ１４４の出力の次のデータ点位相の推定
が行われ、このデータ点位相情報と、同じく生成された
ビットクロックが補間器１４１に供給される。
【００２４】再び図１に戻って説明するに、エラー演算
器１５は、リサンプリングＤＰＬＬ１４の出力信号から
０ポイント情報に基づいてＤＣオフセット情報のみを抽
出し、積分処理したものをＤＣずれ成分として、減算回
路１３に供給する。減算回路１３はＡＧＣ・ＡＴＣ回路
１２の出力信号からＤＣ成分を取り除いてリサンプリン
グＤＰＬＬ１４に供給する。リサンプリングＤＰＬＬ１
４は、減算回路１３からの入力信号を所望のビットレー
トでリサンプリング（間引き補間）演算して生成したリ
サンプリングデータを、イコライザ１６に供給する。
器１５は、リサンプリングＤＰＬＬ１４の出力信号から
０ポイント情報に基づいてＤＣオフセット情報のみを抽
出し、積分処理したものをＤＣずれ成分として、減算回
路１３に供給する。減算回路１３はＡＧＣ・ＡＴＣ回路
１２の出力信号からＤＣ成分を取り除いてリサンプリン
グＤＰＬＬ１４に供給する。リサンプリングＤＰＬＬ１
４は、減算回路１３からの入力信号を所望のビットレー
トでリサンプリング（間引き補間）演算して生成したリ
サンプリングデータを、イコライザ１６に供給する。
【００２５】イコライザ１６は、リサンプリングＤＰＬ
Ｌ１４の出力信号に対してパーシャルレスポンス（Ｐ
Ｒ）特性を付与して波形等化した後、ビタビ復号回路
（図示せず）に供給して、ビタビ復号させる。このビタ
ビ復号の回路構成は公知であり、例えば等化後再生波形
のサンプル値からブランチメトリックを計算するブラン
チメトリック演算回路と、そのブランチメトリックを１
クロック毎に累積加算してパスメトリックを計算するす
るパスメトリック演算回路と、パスメトリックが最小と
なる、最も確からしいデータ系列を選択する信号を記憶
するパスメモリとよりなる。このパスメモリは、複数の
候補系列を格納しており、パスメトリック演算回路から
の選択信号に従って選択した候補系列を復号データ系列
として出力する。
Ｌ１４の出力信号に対してパーシャルレスポンス（Ｐ
Ｒ）特性を付与して波形等化した後、ビタビ復号回路
（図示せず）に供給して、ビタビ復号させる。このビタ
ビ復号の回路構成は公知であり、例えば等化後再生波形
のサンプル値からブランチメトリックを計算するブラン
チメトリック演算回路と、そのブランチメトリックを１
クロック毎に累積加算してパスメトリックを計算するす
るパスメトリック演算回路と、パスメトリックが最小と
なる、最も確からしいデータ系列を選択する信号を記憶
するパスメモリとよりなる。このパスメモリは、複数の
候補系列を格納しており、パスメトリック演算回路から
の選択信号に従って選択した候補系列を復号データ系列
として出力する。
【００２６】次に、本発明の要部をなすリサンプリング
ＤＰＬＬ１４の構成と動作について、更に詳細に説明す
る。図３はリサンプリングＤＰＬＬ１４を構成するエラ
ー選択回路１４３の一実施の形態のブロック図を示す。
同図に示すように、エラー選択回路１４３は、位相検出
器１４２から出力される０ポイント情報の時間間隔に応
じたビットサンプリング間隔のカウント値Ｔｃｏｕｎｔ
を得るＴカウント回路２１と、このカウント値Ｔｃｏｕ
ｎｔが最大値Ｔｃｍａｘと最小値Ｔｃｍｉｎとの間の設
定範囲内にあるか否かに応じて異なる論理値のエラー選
択制御信号を出力するエラー選択制御信号発生器２２
と、固定の値０を発生する０発生器２４と、エラー選択
制御信号により位相検出器１４２からの位相誤差信号と
０発生器２４からの固定の値０のいずれかを選択して新
しい位相誤差信号として出力するスイッチ回路２３とよ
り構成されている。
ＤＰＬＬ１４の構成と動作について、更に詳細に説明す
る。図３はリサンプリングＤＰＬＬ１４を構成するエラ
ー選択回路１４３の一実施の形態のブロック図を示す。
同図に示すように、エラー選択回路１４３は、位相検出
器１４２から出力される０ポイント情報の時間間隔に応
じたビットサンプリング間隔のカウント値Ｔｃｏｕｎｔ
を得るＴカウント回路２１と、このカウント値Ｔｃｏｕ
ｎｔが最大値Ｔｃｍａｘと最小値Ｔｃｍｉｎとの間の設
定範囲内にあるか否かに応じて異なる論理値のエラー選
択制御信号を出力するエラー選択制御信号発生器２２
と、固定の値０を発生する０発生器２４と、エラー選択
制御信号により位相検出器１４２からの位相誤差信号と
０発生器２４からの固定の値０のいずれかを選択して新
しい位相誤差信号として出力するスイッチ回路２３とよ
り構成されている。
【００２７】また、上記のＴカウント回路２１は、図４
のブロック図に示すように、スイッチ回路２１１と、１
発生器２１２と、加算器２１３と、０発生器２１４と、
Ｄ型フリップフロップ（Ｄ−ＦＦ）２１５とより構成さ
れており、Ｄ−ＦＦ２１５のイネーブル端子には位相検
出器１４２からビットクロックＢＣＬＫが入力され、ク
ロック端子ＣＬＫには再生装置に設けられた発振器から
のマスタークロックＭＣＬＫが入力されるようになされ
ている。Ｄ−ＦＦ２１５の出力信号は、カウント値Ｔｃ
ｏｕｎｔとして出力される一方、加算器２１３にフィー
ドバックされる。
のブロック図に示すように、スイッチ回路２１１と、１
発生器２１２と、加算器２１３と、０発生器２１４と、
Ｄ型フリップフロップ（Ｄ−ＦＦ）２１５とより構成さ
れており、Ｄ−ＦＦ２１５のイネーブル端子には位相検
出器１４２からビットクロックＢＣＬＫが入力され、ク
ロック端子ＣＬＫには再生装置に設けられた発振器から
のマスタークロックＭＣＬＫが入力されるようになされ
ている。Ｄ−ＦＦ２１５の出力信号は、カウント値Ｔｃ
ｏｕｎｔとして出力される一方、加算器２１３にフィー
ドバックされる。
【００２８】更に、エラー選択制御信号発生器２２は、
図５に示すように、カウント値Ｔｃｏｕｎｔが、Ｔｃｍ
ｉｎ≦Ｔｃｏｕｎｔ＜Ｔｍａｘの不等式を満足する場
合、すなわち、設定範囲内にカウント値Ｔｃｏｕｎｔが
存在するときは論理”１”、それ以外のときには論理”
０”のエラー選択制御信号を出力する構成とされてい
る。
図５に示すように、カウント値Ｔｃｏｕｎｔが、Ｔｃｍ
ｉｎ≦Ｔｃｏｕｎｔ＜Ｔｍａｘの不等式を満足する場
合、すなわち、設定範囲内にカウント値Ｔｃｏｕｎｔが
存在するときは論理”１”、それ以外のときには論理”
０”のエラー選択制御信号を出力する構成とされてい
る。
【００２９】次に、この実施の形態の動作について、図
６のタイムチャートを併せ参照して説明する。エラー選
択回路１４３をオフとしたときのリサンプリングＤＰＬ
Ｌ１４の出力信号が図６（Ａ）に実線で示すような信号
の、×又は○で示す位相１８０°のリサンプリングデー
タである場合を例にとると、図２の位相検出器１４２か
らは図６（Ｂ）に模式的に示す如き位相誤差信号が取り
出されて、エラー選択回路１４３に入力される。なお、
図６（Ｂ）中、Ｅ１〜Ｅ６は位相誤差値を示す。
６のタイムチャートを併せ参照して説明する。エラー選
択回路１４３をオフとしたときのリサンプリングＤＰＬ
Ｌ１４の出力信号が図６（Ａ）に実線で示すような信号
の、×又は○で示す位相１８０°のリサンプリングデー
タである場合を例にとると、図２の位相検出器１４２か
らは図６（Ｂ）に模式的に示す如き位相誤差信号が取り
出されて、エラー選択回路１４３に入力される。なお、
図６（Ｂ）中、Ｅ１〜Ｅ６は位相誤差値を示す。
【００３０】一方、Ｔカウント回路２１内の図４に示す
Ｄ−ＦＦ２１５は、イネーブル端子ＥＮに入力されるビ
ットクロックＢＣＬＫがアクティブの期間、スイッチ回
路２１１からデータ端子Ｄに入力される信号をマスタク
ロックＭＣＬＫによりラッチする。ここで、スイッチ回
路２１１は端子ａに入力される０発生器２１４からの固
定の０値と、端子ｂに入力される加算器２１３の出力信
号とを入力として受け、位相検出器１４２からの０ポイ
ント情報が”１”のとき（このときは、ゼロクロスポイ
ントを示しており、リサンプリングによって形成された
サンプルポイントが存在するタイミングを示す）のみ、
端子ａに入力される”０”を選択し、０ポイント情報
が”０”のときは、Ｄ−ＦＦ２１５の出力値と１発生器
２１２の出力とを加算器２１３で加算した値を選択す
る。
Ｄ−ＦＦ２１５は、イネーブル端子ＥＮに入力されるビ
ットクロックＢＣＬＫがアクティブの期間、スイッチ回
路２１１からデータ端子Ｄに入力される信号をマスタク
ロックＭＣＬＫによりラッチする。ここで、スイッチ回
路２１１は端子ａに入力される０発生器２１４からの固
定の０値と、端子ｂに入力される加算器２１３の出力信
号とを入力として受け、位相検出器１４２からの０ポイ
ント情報が”１”のとき（このときは、ゼロクロスポイ
ントを示しており、リサンプリングによって形成された
サンプルポイントが存在するタイミングを示す）のみ、
端子ａに入力される”０”を選択し、０ポイント情報
が”０”のときは、Ｄ−ＦＦ２１５の出力値と１発生器
２１２の出力とを加算器２１３で加算した値を選択す
る。
【００３１】従って、Ｄ−ＦＦ２１５は、０ポイント情
報が”１”のとき（図６（Ａ）に丸印で示すゼロクロス
ポイントに相当するデータが入力されたとき）は、０を
ラッチし、図６（Ａ）に×印で示すそれ以外のサンプル
が入力されるときには加算器２１３の出力値をラッチ
し、１ビットクロック分遅れて図６（Ｃ）に示すカウン
ト値Ｔｃｏｕｎｔを出力する。このカウント値Ｔｃｏｕ
ｎｔは、ゼロクロスサンプルが入力されると０にリセッ
トされ、次のゼロクロスサンプルが入力されるまで、ビ
ットクロック周期で、すなわち、サンプルデータ入力毎
に１ずつカウントアップする値であり、隣り合う２つの
０ポイント情報の時間間隔におけるビットクロック数
（ゼロクロスサンプル以外のサンプル数）を示してい
る。
報が”１”のとき（図６（Ａ）に丸印で示すゼロクロス
ポイントに相当するデータが入力されたとき）は、０を
ラッチし、図６（Ａ）に×印で示すそれ以外のサンプル
が入力されるときには加算器２１３の出力値をラッチ
し、１ビットクロック分遅れて図６（Ｃ）に示すカウン
ト値Ｔｃｏｕｎｔを出力する。このカウント値Ｔｃｏｕ
ｎｔは、ゼロクロスサンプルが入力されると０にリセッ
トされ、次のゼロクロスサンプルが入力されるまで、ビ
ットクロック周期で、すなわち、サンプルデータ入力毎
に１ずつカウントアップする値であり、隣り合う２つの
０ポイント情報の時間間隔におけるビットクロック数
（ゼロクロスサンプル以外のサンプル数）を示してい
る。
【００３２】エラー選択制御信号発生器２２は、上記の
カウント値ＴｃｏｕｎｔがＴｃｍｉｎ≦Ｔｃｏｕｎｔ＜
Ｔｍａｘの不等式を満足する場合、論理”１”、それ以
外のときには論理”０”のエラー選択制御信号を出力す
る構成とされているので、最大値Ｔｍａｘが「９」、最
小値Ｔｍｉｎが「３」に設定されている場合は、図６
（Ｄ）に示すエラー選択制御信号を出力する。
カウント値ＴｃｏｕｎｔがＴｃｍｉｎ≦Ｔｃｏｕｎｔ＜
Ｔｍａｘの不等式を満足する場合、論理”１”、それ以
外のときには論理”０”のエラー選択制御信号を出力す
る構成とされているので、最大値Ｔｍａｘが「９」、最
小値Ｔｍｉｎが「３」に設定されている場合は、図６
（Ｄ）に示すエラー選択制御信号を出力する。
【００３３】スイッチ回路２３はこのエラー選択制御信
号をスイッチング信号として受けると共に、端子２３ａ
に位相検出器１４２から図６（Ｂ）に模式的に示した位
相誤差信号が入力され、端子２３ｂに０発生器２４から
論理”０”が入力され、エラー選択制御信号が”１”の
とき、すなわち、カウント値Ｔｃｏｕｎｔが設定した最
大値と最小値の範囲内にあるときには、端子２３ａに入
力される位相誤差信号を選択し、エラー選択制御信号
が”０”のとき、すなわち、カウント値Ｔｃｏｕｎｔが
設定した最大値と最小値の範囲内に無いときには、端子
２３ｂに入力される”０”を選択して出力する。従っ
て、このスイッチ回路２３からは、図６（Ｅ）に模式的
に示す如き信号が新しい位相誤差信号として出力され、
図２のループフィルタ１４４及びタイミング発生器１４
５をそれぞれ通して補間器１４１に入力される。
号をスイッチング信号として受けると共に、端子２３ａ
に位相検出器１４２から図６（Ｂ）に模式的に示した位
相誤差信号が入力され、端子２３ｂに０発生器２４から
論理”０”が入力され、エラー選択制御信号が”１”の
とき、すなわち、カウント値Ｔｃｏｕｎｔが設定した最
大値と最小値の範囲内にあるときには、端子２３ａに入
力される位相誤差信号を選択し、エラー選択制御信号
が”０”のとき、すなわち、カウント値Ｔｃｏｕｎｔが
設定した最大値と最小値の範囲内に無いときには、端子
２３ｂに入力される”０”を選択して出力する。従っ
て、このスイッチ回路２３からは、図６（Ｅ）に模式的
に示す如き信号が新しい位相誤差信号として出力され、
図２のループフィルタ１４４及びタイミング発生器１４
５をそれぞれ通して補間器１４１に入力される。
【００３４】このように、エラー選択回路１４３から
は、隣り合う２つのゼロクロスポイントの時間間隔が、
設定した最大値と最小値の範囲内のビットクロック時間
間隔であるときには、位相検出器１４２の出力位相誤差
信号はほぼ正確な位相誤差を示しているものと判断して
位相検出器１４２の出力位相誤差信号を出力し、設定し
た最大値と最小値の範囲外のビットクロック時間間隔で
あるときには、位相検出器１４２の出力位相誤差信号は
確からしくないので無効化し、”０”を出力する。
は、隣り合う２つのゼロクロスポイントの時間間隔が、
設定した最大値と最小値の範囲内のビットクロック時間
間隔であるときには、位相検出器１４２の出力位相誤差
信号はほぼ正確な位相誤差を示しているものと判断して
位相検出器１４２の出力位相誤差信号を出力し、設定し
た最大値と最小値の範囲外のビットクロック時間間隔で
あるときには、位相検出器１４２の出力位相誤差信号は
確からしくないので無効化し、”０”を出力する。
【００３５】これにより、リサンプリングＤＰＬＬ１４
の出力信号は、図６（Ｆ）に示すようになり、黒丸がほ
ぼ正しい位相誤差を示しているものとして出力されるゼ
ロクロスサンプルであり、白三角印が無効化された結果
の位相誤差出力タイミングのサンプルを示しており、×
印がそれ以外のサンプルデータを示している。この結
果、自ら位相揺れ、ビットスリップなどを誘発せず、安
定した位相の追従を行いながら、確実に記録媒体の記録
情報を再生できる。
の出力信号は、図６（Ｆ）に示すようになり、黒丸がほ
ぼ正しい位相誤差を示しているものとして出力されるゼ
ロクロスサンプルであり、白三角印が無効化された結果
の位相誤差出力タイミングのサンプルを示しており、×
印がそれ以外のサンプルデータを示している。この結
果、自ら位相揺れ、ビットスリップなどを誘発せず、安
定した位相の追従を行いながら、確実に記録媒体の記録
情報を再生できる。
【００３６】図７はエラー選択回路１４３をオンにした
ときと、オフにしたときのエラーレート計測結果を示
し、縦軸がビットエラーレート（ＢＥＲ）、横軸が時間
を示す。ビットエラーレートの計測は、例えば、既知の
データを光ディスクから再生して図１の再生装置を通
し、更にビタビ復号して得られた復号データと既知の記
録データとを比較することにより行える。
ときと、オフにしたときのエラーレート計測結果を示
し、縦軸がビットエラーレート（ＢＥＲ）、横軸が時間
を示す。ビットエラーレートの計測は、例えば、既知の
データを光ディスクから再生して図１の再生装置を通
し、更にビタビ復号して得られた復号データと既知の記
録データとを比較することにより行える。
【００３７】図７にＩで示すように、エラー選択回路１
４３をオンにした状態のＢＥＲは、極めて小さく安定し
ているのに対し、エラー選択回路１４３をオフにした状
態（従来のディジタル信号再生装置と同じ状態）のＢＥ
Ｒは、II及びIIIで示すように、時折著しく劣化してい
る。これは、１４Ｔの反転間隔を有する同期信号付近で
ビットスリップが生じたために、その同期信号ブロック
全体に対して誤りが増加したことによる。このようなバ
ーストエラーは、後段のビタビ復号器や誤り訂正回路を
用いても訂正しきれず、システムとして障害となる。
４３をオンにした状態のＢＥＲは、極めて小さく安定し
ているのに対し、エラー選択回路１４３をオフにした状
態（従来のディジタル信号再生装置と同じ状態）のＢＥ
Ｒは、II及びIIIで示すように、時折著しく劣化してい
る。これは、１４Ｔの反転間隔を有する同期信号付近で
ビットスリップが生じたために、その同期信号ブロック
全体に対して誤りが増加したことによる。このようなバ
ーストエラーは、後段のビタビ復号器や誤り訂正回路を
用いても訂正しきれず、システムとして障害となる。
【００３８】このように、本実施の形態によれば、ＢＥ
Ｒが小なる値に安定しており、位相揺れ、ビットスリッ
プなどを誘発せず、安定した位相の追従を行いながら、
確実に記録媒体の記録情報を再生できることがわかる。
Ｒが小なる値に安定しており、位相揺れ、ビットスリッ
プなどを誘発せず、安定した位相の追従を行いながら、
確実に記録媒体の記録情報を再生できることがわかる。
【００３９】次に、エラー選択回路１４３の他の実施の
形態について説明する。図８は本発明の要部のエラー選
択回路の他の実施の形態の回路系統図を示す。同図中、
図３と同一構成部分には同一符号を付し、その説明を省
略する。図８において、エラー選択制御信号発生器２２
とスイッチ回路２３の間に、第１のＤ−ＦＦ２６及び２
入力ＡＮＤ回路２７が設けられており、また位相検出器
１４２の出力位相誤差信号のスイッチ回路２３への信号
経路中に、第２のＤ−ＦＦ２８とスイッチ回路２９及び
０発生器３０が設けられている。この実施の形態は、位
相誤差信号のうち有効な成分だけを選択して、設定した
範囲以外の反転間隔の前後に発生する不正確な位相誤差
信号を無効化したものである。
形態について説明する。図８は本発明の要部のエラー選
択回路の他の実施の形態の回路系統図を示す。同図中、
図３と同一構成部分には同一符号を付し、その説明を省
略する。図８において、エラー選択制御信号発生器２２
とスイッチ回路２３の間に、第１のＤ−ＦＦ２６及び２
入力ＡＮＤ回路２７が設けられており、また位相検出器
１４２の出力位相誤差信号のスイッチ回路２３への信号
経路中に、第２のＤ−ＦＦ２８とスイッチ回路２９及び
０発生器３０が設けられている。この実施の形態は、位
相誤差信号のうち有効な成分だけを選択して、設定した
範囲以外の反転間隔の前後に発生する不正確な位相誤差
信号を無効化したものである。
【００４０】次に、この実施の形態の動作について図８
と図９のタイムチャートを併せ参照して説明する。図９
（Ａ）〜（Ｄ）は図６（Ａ）〜（Ｄ）と同一の信号であ
り、その説明は省略する。図８に示すＤ−ＦＦ２６はイ
ネーブル端子ＥＮに０ポイント情報が入力され、クロッ
ク端子ＣＬＫにマスタークロックＭＣＬＫが入力され、
位相検出器１４２から論理”１”の０ポイント情報（こ
のときは、ゼロクロスポイントを示しており、リサンプ
リングによって形成されたサンプルポイントが存在する
タイミングを示す）が入力される毎に、エラー選択制御
信号発生器２３からデータ入力端子に入力されるエラー
選択制御信号をラッチする。従って、０ポイント情報が
図９（Ｅ）に示す波形であるときには、Ｄ−ＦＦ２６の
出力端子からは図９（Ｆ）に示す信号が取り出される。
と図９のタイムチャートを併せ参照して説明する。図９
（Ａ）〜（Ｄ）は図６（Ａ）〜（Ｄ）と同一の信号であ
り、その説明は省略する。図８に示すＤ−ＦＦ２６はイ
ネーブル端子ＥＮに０ポイント情報が入力され、クロッ
ク端子ＣＬＫにマスタークロックＭＣＬＫが入力され、
位相検出器１４２から論理”１”の０ポイント情報（こ
のときは、ゼロクロスポイントを示しており、リサンプ
リングによって形成されたサンプルポイントが存在する
タイミングを示す）が入力される毎に、エラー選択制御
信号発生器２３からデータ入力端子に入力されるエラー
選択制御信号をラッチする。従って、０ポイント情報が
図９（Ｅ）に示す波形であるときには、Ｄ−ＦＦ２６の
出力端子からは図９（Ｆ）に示す信号が取り出される。
【００４１】ＡＮＤ回路２７は、このＤ−ＦＦ２６の出
力信号とエラー選択制御信号発生器２２からのエラー選
択制御信号とを入力として受け、これらの論理積演算を
して図９（Ｇ）に示す信号を最終的なエラー選択制御信
号としてスイッチ回路２３にスイッチング信号として供
給する。
力信号とエラー選択制御信号発生器２２からのエラー選
択制御信号とを入力として受け、これらの論理積演算を
して図９（Ｇ）に示す信号を最終的なエラー選択制御信
号としてスイッチ回路２３にスイッチング信号として供
給する。
【００４２】ここで、Ｄ−ＦＦ２６の出力信号は、エラ
ー選択制御信号発生器２２の出力エラー選択制御信号
を、次のゼロクロスポイント入力時点まで遅延させた信
号であるから、ＡＮＤ回路２７の出力信号は、隣り合う
３つのゼロクロスポイントのうち、１番目と２番目のゼ
ロクロスポイントの時間間隔が、設定した最大値と最小
値の範囲内であるかどうかを示す１つ前の（過去の）エ
ラー選択制御信号と、２番目と３番目のゼロクロスポイ
ントの時間間隔が、設定した最大値と最小値の範囲内で
あるかどうかを示す現在のエラー選択制御信号とが共に
論理”１”であるときのみ論理”１”となる。
ー選択制御信号発生器２２の出力エラー選択制御信号
を、次のゼロクロスポイント入力時点まで遅延させた信
号であるから、ＡＮＤ回路２７の出力信号は、隣り合う
３つのゼロクロスポイントのうち、１番目と２番目のゼ
ロクロスポイントの時間間隔が、設定した最大値と最小
値の範囲内であるかどうかを示す１つ前の（過去の）エ
ラー選択制御信号と、２番目と３番目のゼロクロスポイ
ントの時間間隔が、設定した最大値と最小値の範囲内で
あるかどうかを示す現在のエラー選択制御信号とが共に
論理”１”であるときのみ論理”１”となる。
【００４３】一方、Ｄ−ＦＦ２８はイネーブル端子ＥＮ
に０ポイント情報が入力され、クロック端子ＣＬＫにマ
スタークロックＭＣＬＫが入力され、論理”１”の０ポ
イント情報が入力される毎に、位相検出器１４２から出
力された図９（Ｂ）に模式的に示す位相誤差信号をラッ
チする。このＤ−ＦＦ２８はＤ−ＦＦ２６の出力信号と
の時間合わせのために位相誤差信号を、次のゼロクロス
ポイントまで遅延させるものであるが、Ｄ−ＦＦ２８の
出力信号は、次に論理”１”の０ポイント情報が入力さ
れるまでの期間保持され続けてしまう。
に０ポイント情報が入力され、クロック端子ＣＬＫにマ
スタークロックＭＣＬＫが入力され、論理”１”の０ポ
イント情報が入力される毎に、位相検出器１４２から出
力された図９（Ｂ）に模式的に示す位相誤差信号をラッ
チする。このＤ−ＦＦ２８はＤ−ＦＦ２６の出力信号と
の時間合わせのために位相誤差信号を、次のゼロクロス
ポイントまで遅延させるものであるが、Ｄ−ＦＦ２８の
出力信号は、次に論理”１”の０ポイント情報が入力さ
れるまでの期間保持され続けてしまう。
【００４４】そこで、スイッチ回路２９により０ポイン
ト情報が論理”１”である期間中はＤ−ＦＦ２８から出
力されて端子２９ａに入力される遅延位相誤差信号を選
択し、０ポイント情報が論理”０”である期間中は０発
生器３０より端子２９ｂに入力された値”０”の信号を
選択させることにより、論理”１”の０ポイント情報の
期間のみ位相誤差情報を示す位相誤差信号を得ることが
できる。従って、０ポイント情報が図９（Ｅ）に示す波
形であるときには、スイッチ回路２９からは図９（Ｈ）
に模式的に示す位相誤差信号が出力され、スイッチ回路
２３の端子２３ａに入力される。
ト情報が論理”１”である期間中はＤ−ＦＦ２８から出
力されて端子２９ａに入力される遅延位相誤差信号を選
択し、０ポイント情報が論理”０”である期間中は０発
生器３０より端子２９ｂに入力された値”０”の信号を
選択させることにより、論理”１”の０ポイント情報の
期間のみ位相誤差情報を示す位相誤差信号を得ることが
できる。従って、０ポイント情報が図９（Ｅ）に示す波
形であるときには、スイッチ回路２９からは図９（Ｈ）
に模式的に示す位相誤差信号が出力され、スイッチ回路
２３の端子２３ａに入力される。
【００４５】このスイッチ回路２３は、図３と同様の動
作を行い、ＡＮＤ回路２７からのエラー選択制御信号
が”１”のとき、すなわち、前後２つのカウント値Ｔｃ
ｏｕｎｔが設定した最大値と最小値の範囲内にあるとき
には、端子２３ａに入力される位相誤差信号を選択し、
エラー選択制御信号が”０”のとき、すなわち、前後２
つのカウント値Ｔｃｏｕｎｔのいずれか一方又は両方が
設定した最大値と最小値の範囲内に無いときには、端子
２３ｂに入力される値”０”を選択して出力する。
作を行い、ＡＮＤ回路２７からのエラー選択制御信号
が”１”のとき、すなわち、前後２つのカウント値Ｔｃ
ｏｕｎｔが設定した最大値と最小値の範囲内にあるとき
には、端子２３ａに入力される位相誤差信号を選択し、
エラー選択制御信号が”０”のとき、すなわち、前後２
つのカウント値Ｔｃｏｕｎｔのいずれか一方又は両方が
設定した最大値と最小値の範囲内に無いときには、端子
２３ｂに入力される値”０”を選択して出力する。
【００４６】従って、このスイッチ回路２３からは、図
９（Ｉ）に模式的に示す如き信号が新しい位相誤差信号
として出力され、図２のループフィルタ１４４及びタイ
ミング発生器１４５をそれぞれ通して補間器１４１に入
力される。
９（Ｉ）に模式的に示す如き信号が新しい位相誤差信号
として出力され、図２のループフィルタ１４４及びタイ
ミング発生器１４５をそれぞれ通して補間器１４１に入
力される。
【００４７】このように、図８に示す構成のエラー選択
回路１４３からは、現在のゼロクロスポイントの時間間
隔と１つ前のゼロクロスポイントの時間間隔が、共に設
定した最大値と最小値の範囲内のビットクロック時間で
あるときには、位相検出器１４２の出力位相誤差信号は
ほぼ正確な位相誤差を示しているものと判断して位相検
出器１４２の出力位相誤差信号を出力し、少なくともい
ずれか一方が設定した最大値と最小値の範囲外のビット
クロック時間であるときには、位相検出器１４２の出力
位相誤差信号は確からしくないので無効化し、”０”を
出力する。つまり、設定した範囲以外の反転間隔の前後
に発生する不正確な位相誤差信号は無効化する。
回路１４３からは、現在のゼロクロスポイントの時間間
隔と１つ前のゼロクロスポイントの時間間隔が、共に設
定した最大値と最小値の範囲内のビットクロック時間で
あるときには、位相検出器１４２の出力位相誤差信号は
ほぼ正確な位相誤差を示しているものと判断して位相検
出器１４２の出力位相誤差信号を出力し、少なくともい
ずれか一方が設定した最大値と最小値の範囲外のビット
クロック時間であるときには、位相検出器１４２の出力
位相誤差信号は確からしくないので無効化し、”０”を
出力する。つまり、設定した範囲以外の反転間隔の前後
に発生する不正確な位相誤差信号は無効化する。
【００４８】これにより、リサンプリングＤＰＬＬ１４
の出力信号は、図９（Ｊ）に示すようになり、黒丸がほ
ぼ正しい位相誤差を示しているものとして出力されるゼ
ロクロスサンプルであり、白三角印が無効化された結果
の位相誤差出力タイミングのサンプルを示しており、×
印がそれ以外のサンプルデータを示している。この結
果、自ら位相揺れ、ビットスリップなどを誘発せず、安
定した位相の追従を行いながら、確実に記録媒体の記録
情報を再生できる。
の出力信号は、図９（Ｊ）に示すようになり、黒丸がほ
ぼ正しい位相誤差を示しているものとして出力されるゼ
ロクロスサンプルであり、白三角印が無効化された結果
の位相誤差出力タイミングのサンプルを示しており、×
印がそれ以外のサンプルデータを示している。この結
果、自ら位相揺れ、ビットスリップなどを誘発せず、安
定した位相の追従を行いながら、確実に記録媒体の記録
情報を再生できる。
【００４９】なお、本発明は上記の実施の形態に限定さ
れるものではなく、例えば、図１の減算回路１３とエラ
ー演算器１５とは設けなくともよい。また、光ディスク
などの記録媒体はもとより、帯域制限を生ずるＤＣフリ
ーでない信号の伝送においても本発明を適用し得る。
れるものではなく、例えば、図１の減算回路１３とエラ
ー演算器１５とは設けなくともよい。また、光ディスク
などの記録媒体はもとより、帯域制限を生ずるＤＣフリ
ーでない信号の伝送においても本発明を適用し得る。
【００５０】
【発明の効果】以上説明したように、本発明によれば、
位相誤差信号のうちの有効な成分だけを選択して、設定
した範囲以外の反転間隔の前と後の少なくとも一方に発
生する位相誤差信号を無効化して新しい位相誤差信号を
生成して出力することにより、確からしくない位相誤差
に基づくリサンプリング動作を行わないようにしたた
め、従来に比べて自らの位相揺れ、ビットスリップなど
を誘発することなく、安定した位相の追従を行いなが
ら、安定した性能により、確実に記録媒体の記録情報を
再生することができる。
位相誤差信号のうちの有効な成分だけを選択して、設定
した範囲以外の反転間隔の前と後の少なくとも一方に発
生する位相誤差信号を無効化して新しい位相誤差信号を
生成して出力することにより、確からしくない位相誤差
に基づくリサンプリング動作を行わないようにしたた
め、従来に比べて自らの位相揺れ、ビットスリップなど
を誘発することなく、安定した位相の追従を行いなが
ら、安定した性能により、確実に記録媒体の記録情報を
再生することができる。
【００５１】これにより、本発明によれば、パーシャル
レスポンス等化を行うイコライザの後段のビタビ復号回
路において、理論値に近い、高エラーレート低減効果を
発揮させることができる。
レスポンス等化を行うイコライザの後段のビタビ復号回
路において、理論値に近い、高エラーレート低減効果を
発揮させることができる。
【図１】本発明装置の一実施の形態のブロック図であ
る。
る。
【図２】本発明の要部であるリサンプリングＤＰＬＬの
一例のブロック図である。
一例のブロック図である。
【図３】図２中のエラー選択回路の一実施の形態のブロ
ック図である。
ック図である。
【図４】図３中のＴカウント回路の一例のブロック図で
ある。
ある。
【図５】図３中のエラー選択制御信号発生器の動作説明
図である。
図である。
【図６】図２及び図３の動作説明用タイムチャートであ
る。
る。
【図７】本発明装置の一実施の形態の効果の説明図であ
る。
る。
【図８】図２中のエラー選択回路の他の実施の形態の回
路系統図である。
路系統図である。
【図９】図２及び図８の動作説明用タイムチャートであ
る。
る。
【図１０】一般的なディジタル信号再生装置の一例のブ
ロック図である。
ロック図である。
【符号の説明】 １１ Ａ／Ｄ変換器 １２ ＡＧＣ・ＡＴＣ回路 １４ リサンプリングＤＰＬＬ回路 １６ イコライザ ２１ Ｔカウント回路 ２２ エラー選択制御信号発生器 ２３、２９、２１１ スイッチ回路 ２４、３０、２１４ ０発生器 ２６、２８、２１５ Ｄ型フリップフロップ（Ｄ−Ｆ
Ｆ） ２７ ２入力ＡＮＤ回路 １４１ 補間器 １４２ 位相検出器 １４３ エラー選択回路 １４４ ループフィルタ １４５ タイミング発生器 ２１２ １発生器 ２１３ 加算器
Ｆ） ２７ ２入力ＡＮＤ回路 １４１ 補間器 １４２ 位相検出器 １４３ エラー選択回路 １４４ ループフィルタ １４５ タイミング発生器 ２１２ １発生器 ２１３ 加算器
Claims (4)
- 【請求項１】 再生信号中から再生したランレングス
制限符号をディジタル信号に変換して得たディジタル再
生信号を、所望のビットレートでリサンプリング演算し
てリサンプリングデータを生成してイコライザへ出力す
ると共に、ビットクロックを生成し、更に前記リサンプ
リングデータのゼロクロスを検出して０ポイント情報を
出力するリサンプリング演算位相同期ループ回路と、 前記リサンプリング演算位相同期ループ回路によりリサ
ンプリングされた信号をパーシャルレスポンス等化する
イコライザとを有し、前記リサンプリング演算位相同期
ループ回路は、前記ディジタル再生信号に対し、データ
点位相情報とビットクロックに基づき位相点データのデ
ータ値を補間により推定して出力する補間器と、前記補
間器から入力されたデータ値である位相０°のリサンプ
リングデータから位相１８０°のリサンプリングデータ
を生成し出力すると共に、入力データ値からゼロクロス
点を検出し、このゼロクロス点を示す０ポイント情報と
前記ゼロクロス点でのデータ値を利用した位相誤差信号
とを出力する位相検出器と、前記位相誤差信号と前記０
ポイント情報とを入力信号として受け、前記位相誤差信
号のうちの有効な成分だけを選択して、設定した範囲以
外の反転間隔の直後に発生する位相誤差信号を無効化し
て新しい位相誤差信号を生成して出力するエラー選択回
路と、前記エラー選択回路から出力される前記新しい位
相誤差信号を積分するループフィルタと、前記ループフ
ィルタの出力信号を受け、次のデータ点位相の推定を行
って前記データ点位相情報を得ると共に、前記ビットク
ロックを生成して前記補間器へ出力するタイミング発生
器とより構成したことを特徴とするディジタル信号再生
装置。 - 【請求項２】 前記エラー選択回路は、前記位相検出器
から出力された、隣り合う２つの前記０ポイント情報の
間のビットクロック数をカウントするカウンタ回路と、
前記カウンタ回路のカウント値が予め設定した最大値と
最小値の範囲内にあるかどうかを判定してエラー選択制
御信号を出力するエラー選択制御信号発生器と、前記エ
ラー選択制御信号が、前記カウント値が前記範囲内にあ
ることを示しているときには前記位相検出器の前記位相
誤差信号を選択し、前記範囲内にないことを示している
ときには論理”０”を選択するスイッチ回路とよりな
り、前記スイッチ回路より前記新しい位相誤差信号を出
力することを特徴とする請求項１記載のディジタル信号
再生装置。 - 【請求項３】 再生信号中から再生したランレングス
制限符号をディジタル信号に変換して得たディジタル再
生信号を、所望のビットレートでリサンプリング演算し
てリサンプリングデータを生成してイコライザへ出力す
ると共に、ビットクロックを生成し、更に前記リサンプ
リングデータのゼロクロスを検出して０ポイント情報を
出力するリサンプリング演算位相同期ループ回路と、 前記リサンプリング演算位相同期ループ回路によりリサ
ンプリングされた信号をパーシャルレスポンス等化する
イコライザとを有し、前記リサンプリング演算位相同期
ループ回路は、前記ディジタル再生信号に対し、データ
点位相情報とビットクロックに基づき位相点データのデ
ータ値を補間により推定して出力する補間器と、前記補
間器から入力されたデータ値である位相０°のリサンプ
リングデータから位相１８０°のリサンプリングデータ
を生成し出力すると共に、入力データ値からゼロクロス
点を検出し、このゼロクロス点を示す０ポイント情報と
前記ゼロクロス点でのデータ値を利用して位相誤差信号
を出力する位相検出器と、前記位相誤差信号と前記０ポ
イント情報とを入力信号として受け、前記位相誤差信号
のうちの有効な成分だけを選択して、設定した範囲以外
の反転間隔の直前直後の両方に発生する位相誤差信号を
無効化して新しい位相誤差信号を生成して出力するエラ
ー選択回路と、前記エラー選択回路から出力される前記
新しい位相誤差信号を積分するループフィルタと、前記
ループフィルタの出力信号を受け、次のデータ点位相の
推定を行って前記データ点位相情報を得ると共に、前記
ビットクロックを生成して前記補間器へ出力するタイミ
ング発生器とより構成したことを特徴とするディジタル
信号再生装置。 - 【請求項４】 前記エラー選択回路は、前記位相検出器
から出力された、隣り合う２つの前記０ポイント情報の
間のビットクロック数をカウントするカウンタ回路と、
前記カウンタ回路のカウント値が予め設定した最大値と
最小値の範囲内にあるかどうかを示す信号を出力するエ
ラー選択制御信号発生器と、前記エラー選択制御信号発
生器の出力信号とこの出力信号を次のゼロクロスポイン
ト検出時点まで遅延した遅延信号の両方が、前記カウン
ト値が前記範囲内にあるか否かを示すエラー選択制御信
号を出力する信号生成回路と、前記位相検出器の前記位
相誤差信号に対し、前記信号生成回路の出力エラー選択
制御信号と時間合わせのための遅延を施す遅延手段と、
前記信号生成回路から出力される前記エラー選択制御信
号が前記範囲内にあることを示しているときには前記遅
延手段により遅延された前記位相誤差信号を選択し、前
記範囲内にないことを示しているときには論理”０”を
選択するスイッチ回路とよりなり、前記スイッチ回路よ
り前記新しい位相誤差信号を出力することを特徴とする
請求項３記載のディジタル信号再生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20595899A JP3687425B2 (ja) | 1999-07-21 | 1999-07-21 | ディジタル信号再生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20595899A JP3687425B2 (ja) | 1999-07-21 | 1999-07-21 | ディジタル信号再生装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005126253A Division JP3966342B2 (ja) | 2005-04-25 | 2005-04-25 | ディジタル信号再生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001035095A true JP2001035095A (ja) | 2001-02-09 |
| JP3687425B2 JP3687425B2 (ja) | 2005-08-24 |
Family
ID=16515531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20595899A Expired - Lifetime JP3687425B2 (ja) | 1999-07-21 | 1999-07-21 | ディジタル信号再生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3687425B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100398879B1 (ko) * | 2001-07-09 | 2003-09-19 | 삼성전자주식회사 | 입력신호의 영점교차 특성을 이용한 위상오차 검출장치 |
| WO2005091542A1 (en) * | 2004-03-18 | 2005-09-29 | Matsushita Electric Industrial Co., Ltd. | Clock recovery circuit and receiver using the circuit |
| JP2008010049A (ja) * | 2006-06-28 | 2008-01-17 | Victor Co Of Japan Ltd | 情報再生装置 |
| JP2008010048A (ja) * | 2006-06-28 | 2008-01-17 | Victor Co Of Japan Ltd | ディスク再生装置 |
| JP2008052784A (ja) * | 2006-08-23 | 2008-03-06 | Sanyo Electric Co Ltd | デジタルｐｌｌ回路およびデータ再生装置 |
| US7355938B2 (en) | 2002-08-07 | 2008-04-08 | Fujitsu Limited | Timing recovery method and storage apparatus for suppressing control of sampling positions |
| US7391699B2 (en) | 2003-04-21 | 2008-06-24 | Hitachi, Ltd. | Information reproducing method and an information reproducing drive utilizing PRML to output binary values |
| US7414933B2 (en) | 2002-08-12 | 2008-08-19 | Victor Company Of Japan, Ltd. | Reproducing apparatus having an improved PLL circuit and related computer program |
-
1999
- 1999-07-21 JP JP20595899A patent/JP3687425B2/ja not_active Expired - Lifetime
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100398879B1 (ko) * | 2001-07-09 | 2003-09-19 | 삼성전자주식회사 | 입력신호의 영점교차 특성을 이용한 위상오차 검출장치 |
| US7355938B2 (en) | 2002-08-07 | 2008-04-08 | Fujitsu Limited | Timing recovery method and storage apparatus for suppressing control of sampling positions |
| US7414933B2 (en) | 2002-08-12 | 2008-08-19 | Victor Company Of Japan, Ltd. | Reproducing apparatus having an improved PLL circuit and related computer program |
| US7391699B2 (en) | 2003-04-21 | 2008-06-24 | Hitachi, Ltd. | Information reproducing method and an information reproducing drive utilizing PRML to output binary values |
| WO2005091542A1 (en) * | 2004-03-18 | 2005-09-29 | Matsushita Electric Industrial Co., Ltd. | Clock recovery circuit and receiver using the circuit |
| US7724856B2 (en) | 2004-03-18 | 2010-05-25 | Panasonic Corporation | Clock recovery circuit and receiver using the circuit |
| KR101149957B1 (ko) | 2004-03-18 | 2012-06-01 | 파나소닉 주식회사 | 클록 재생회로 |
| JP2008010049A (ja) * | 2006-06-28 | 2008-01-17 | Victor Co Of Japan Ltd | 情報再生装置 |
| JP2008010048A (ja) * | 2006-06-28 | 2008-01-17 | Victor Co Of Japan Ltd | ディスク再生装置 |
| JP2008052784A (ja) * | 2006-08-23 | 2008-03-06 | Sanyo Electric Co Ltd | デジタルｐｌｌ回路およびデータ再生装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3687425B2 (ja) | 2005-08-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7339872B2 (en) | Optical disc device | |
| US7623586B2 (en) | Frequency and phase control apparatus and maximum likelihood decoder | |
| WO2000036602A1 (fr) | Circuit de synchronisation de phase/stabilisation de frequence | |
| JP4433438B2 (ja) | 情報再生装置および位相同期制御装置 | |
| JP2715057B2 (ja) | データ記憶装置においてアンダーシュート誘起タイミング位相ステップを排除する方法およびハードディスクドライブ | |
| JPH07262694A (ja) | ディジタル信号再生装置 | |
| JP3687425B2 (ja) | ディジタル信号再生装置 | |
| US8345524B2 (en) | Information readout apparatus | |
| US6781938B2 (en) | Expected value generation unit and a data reproduction apparatus | |
| JPH097304A (ja) | ディジタル信号再生装置 | |
| WO2006100981A1 (ja) | 情報記録媒体、情報再生装置、情報再生方法 | |
| JP3395734B2 (ja) | 再生装置 | |
| JP3966342B2 (ja) | ディジタル信号再生装置 | |
| US7525887B2 (en) | Playback signal processing apparatus and optical disc device | |
| US20010005405A1 (en) | Phase synchronization method for extended partial response, and phase synchronization circuit and read channel circuit using this method | |
| JP2006344255A (ja) | 位相誤差検出回路、位相同期ループ回路及び情報再生装置 | |
| JP3428525B2 (ja) | 記録情報再生装置 | |
| JP3428505B2 (ja) | ディジタル信号再生装置 | |
| JPH06343039A (ja) | 位相検出回路およびデジタルｐｌｌ回路 | |
| JP3618787B2 (ja) | 信号処理装置 | |
| JP2888187B2 (ja) | 情報検出装置 | |
| JP4433437B2 (ja) | 再生装置 | |
| JP3395716B2 (ja) | ディジタル信号再生装置 | |
| JP4131213B2 (ja) | 再生装置及びプログラム | |
| US8000383B2 (en) | Data reproduction apparatus and method capable of determining level value of viterbi decoder, and computer-readable recording medium having recorded thereon program for implementing the data reproduction method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050214 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050222 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050420 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050517 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050530 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 3687425 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090617 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090617 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100617 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110617 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120617 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120617 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120617 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120617 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130617 Year of fee payment: 8 |
|
| EXPY | Cancellation because of completion of term |