WO2006019073A1 - 情報再生装置 - Google Patents

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WO2006019073A1
WO2006019073A1 PCT/JP2005/014907 JP2005014907W WO2006019073A1 WO 2006019073 A1 WO2006019073 A1 WO 2006019073A1 JP 2005014907 W JP2005014907 W JP 2005014907W WO 2006019073 A1 WO2006019073 A1 WO 2006019073A1
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WO
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clock
timing
expected value
reproducing apparatus
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Application number
PCT/JP2005/014907
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English (en)
French (fr)
Inventor
Akira Yamamoto
Original Assignee
Matsushita Electric Industrial Co., Ltd.
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Publication date
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    • G11B20/10046—Improvement or modification of read or write signals filtering or equalising, e.g. setting the tap weights of an FIR filter
    • G11B20/10055—Improvement or modification of read or write signals filtering or equalising, e.g. setting the tap weights of an FIR filter using partial response filtering when writing the signal to the medium or reading it therefrom
    • G11B20/10166—Improvement or modification of read or write signals filtering or equalising, e.g. setting the tap weights of an FIR filter using partial response filtering when writing the signal to the medium or reading it therefrom partial response PR(3,4,4,3)
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    • G11B20/1833—Error detection or correction; Testing, e.g. of drop-outs by adding special lists or symbols to the coded information
    • G11B2020/1863—Error detection or correction; Testing, e.g. of drop-outs by adding special lists or symbols to the coded information wherein the Viterbi algorithm is used for decoding the error correcting code

Definitions

  • the present invention relates to an information reproducing apparatus, and more particularly to an information reproducing apparatus that reproduces data and timing from an analog signal having data information and timing information.
  • an information reproducing device for example, a read channel LSI core
  • an analog signal for example, an output signal of an optical pickup of a DVD
  • non-patent literature 1 and Patent Document 1 non-patent literature 1 and Patent Document 1 and the like.
  • an analog signal read from an information recording medium is digitally input by a clock that is not necessarily synchronized with the timing included in the analog signal, and then interpolated. It is the composition which recovers timing by.
  • FIG. 13 is a diagram for explaining a conventional information reproducing apparatus.
  • a conventional information reproducing apparatus 1300 reproduces data and timing from an analog signal recorded on a medium 1301, such as a DVD, which also has data information and timing information power.
  • ALPF Analog Low Pass Filter
  • ADC AZD converter
  • ADC Analog Equalizer
  • interpolator 1305 DEQ (Digital Equalizer) 1306, TR (timing recovery logic) circuit 1307, controller 1308, FIR ( (Finite Impulse Response) circuit 1309 and Viterbi decoder 1310.
  • the ADC 1303 converts an analog signal read from the medium 1301 into a digital signal and outputs the digital signal to the interpolator 1305.
  • the frequency synthesizer 1304 supplies a clock having a predetermined frequency to the ADC 1303, the interpolator 1305, and the controller 1308.
  • the interpolator 1305 generates a clock that is pseudo-synchronized with the timing of data recording on the medium 1301, and supplies the clock to the controller 1308, the FIR 1309, and the Viterbi decoder 1310.
  • the DEQ 1306 equalizes a predetermined frequency component of the output signal of the interpolator 1305.
  • the FIR circuit 1309 equalizes the output of the DEQ 1306 so that the output of the DEQ 1306 becomes a signal suitable for the targeted PR method.
  • the Viterbi decoder 1310 reproduces the data recorded on the medium 1301 based on the output signal of the FIR circuit 1 309.
  • Data and timing recorded on a medium 1301 such as a DVD are read by an optical pickup (not shown) and reproduced as an analog signal.
  • Analog data was amplified and offset adjusted by the Variable Gain Amplifier (VGA) (not shown) and offset controller (not shown) provided in front of the ALPF1302 to match the input range of the ADC1303. After that, it is input to the ALPF 1302 and its high frequency component is removed.
  • the analog signal output from the ALPF1302 is converted into a digital signal by the ADC1303.
  • the sampling clock is supplied from the frequency synthesizer 1304. This clock is not necessarily synchronized with the timing clock recorded on the DVD medium, and is generally a clock having a faster frequency than the timing clock.
  • the output clock of the frequency synthesizer 1304 is also input to the interpolator 1305 and the controller 1308.
  • the digital signal output from ADC 1303 is not synchronized with the timing of data recorded on medium 1301.
  • the interpolator 1305 synchronizes this by interpolation processing. That is, the interpolator 1305 synchronizes by receiving information corresponding to the phase difference between the sampling clock and the timing from the controller 1308 and interpolating according to the phase difference.
  • the interpolator 1305 generates a clock that is pseudo-synchronized with the timing by thinning the sampling clock.
  • the DEQ 1306 equalizes the output signal of the interpolator 1305.
  • high frequency component For DVD, high frequency component
  • DEQ 1306 Since the amplitude of (for example, 3T + 3T pattern) tends to be small, DEQ 1306 amplifies such components.
  • the TR circuit 1307 performs timing recovery using the output of the DEQ 1306. In the case of a DVD, as shown in FIG. 14, since 14T + 4T sync marks appear at 1488T intervals, the TR circuit 1307 detects the frequency error by detecting the interval between the sync marks. The TR circuit 1307 detects the phase error based on the zero cross point value. . These frequency error and phase error are input to the controller 1308.
  • the controller 1308 obtains a deviation from the timing recorded with the sampling clock based on the frequency error and the phase error.
  • the interpolator 1305, the DEQ 1306, the TR circuit 1307, and the controller 1308 form a time delay circuit, and timing recovery is performed.
  • the output of DEQ 1306 is further equalized so that the output of 1306 is a signal suitable for the target PR method (eg PR (3, 4, 4, 3)).
  • the target PR method eg PR (3, 4, 4, 3)
  • Viterbi decoder 1310 corrects the error of the output of FIR circuit 1309 by maximum likelihood decoding based on the Viterbi algorithm, whereby data recorded on medium 1301 is reproduced.
  • FIG. 15 shows a conventional information reproducing apparatus that is different from the information reproducing apparatus 1300 in the configuration of the timing liquor loop.
  • FIG. 15 shows a second conventional information reproducing apparatus.
  • the information recovery device 1300 shown in FIG. 13 has a different timing recovery loop configuration.
  • the ADC 1303, DEQ 1306, TR circuit 1307, and D / A converter ⁇ (DAC) 1502 And a VCO (Voltage Controlled Oscillator) 1 503 form a timing recovery loop.
  • the DAC 1502 converts frequency information output from the TR circuit 1307 into an analog voltage.
  • the VCO 1503 outputs a clock having a frequency based on the voltage value output from the DAC 1502.
  • the output of ADC 1303 is equalized by DEQ 1306 and output to TR circuit 1307.
  • the TR circuit 1307 calculates frequency information composed of a frequency error and a phase error based on the output signal of the DEQ 1306.
  • the DAC 1502 converts the frequency information output from the TR circuit 1307 into an analog voltage.
  • the VCO 1503 generates a clock having a frequency based on the output voltage of the DAC 1502.
  • the clock output from the VCO1503 is supplied to the ADC1303, DAC1502, DEQ1306, and TR circuit 1307.
  • the frequency of the clock output by 03 is synchronized with the recording timing of data on the medium 1301.
  • Patent Document 1 Japanese Patent Laid-Open No. 9-204622
  • Non-Patent Document 1 Floyd M. Gardner, “Interpolation in Digital Modes—Part I: Fundamentals” Ii 1 Transac Syons on Communique ⁇ Syons (IEEE Transactions on ommunications), Vol.41, No. d, p. 501— 507, March 1993
  • Maximum likelihood decoding detects the closest sequence to the actually read sequence from various possible sequences and decodes the data corresponding to that sequence.
  • the analog signal is a signal that is temporally continuous, it is difficult to calculate the closeness (or likelihood) to the expected sequence if the analog signal remains as it is. Therefore, in the conventional information reproducing apparatus described above, the likelihood is easily calculated by sampling with a signal synchronized with the channel clock. In addition, it is difficult to calculate the likelihood even if the amplitude direction is continuous or the possible values are multivalued. Therefore, in the conventional information reproducing apparatus described above, a target PR method is defined and equalization processing is performed in accordance with it.
  • the possible values when the medium 1301 is a DVD are ⁇ — 7, -4, It is very easy to calculate the likelihood because it falls within 5 values of 0, 4, 7 ⁇ . As a result, a compact Viterbi decoder can be realized.
  • timing recovery and equalization processing are performed in order to bring the analog signal read from the medium closer to the expected sequence.
  • the ability to realize a compact maximum-likelihood decoder requires a complicated timing recovery circuit and a large-scale equalization circuit, resulting in the following problems. ing.
  • the interpolator 1305 has a problem that an interpolation error occurs when the digital signal sampled by the asynchronous clock is interpolated so as to be pseudo-synchronized with the recorded timing.
  • interpolation error becomes large.
  • the circuit scale will increase.
  • various factors of noise may be mixed in the input analog signal itself of the ADC1303, so such signal power interpolation processing may cause erroneous interpolation due to noise or noise enhancement.
  • noise enhancement There is also a possibility of producing.
  • DEQ 1306 since DEQ 1306 amplifies high frequency components with a digital FIR filter, it may cause noise enhancement as well as interpolator 1305.
  • D EQ 1306 since the D EQ 1306 has an FIR filter configuration, there is a latency. Since the latency in the timing recovery loop increases the loop delay, the stability of the timing recovery operation deteriorates.
  • the output of the DEQ 1306 is equalized by a digital FIR filter so as to correspond to a target PR method (for example, PR (3, 4, 4, 3)). For this reason, again, there is a possibility of producing noise enhancement.
  • the circuit scale of the Viterbi decoder 1310 in the subsequent stage can be reduced by the equalization by the FIR circuit 1309. On the contrary, the circuit scale of the FIR circuit 1309 is also increased.
  • the VCO 1503 in the second conventional example needs to be vigorous in its frequency resolution so that it can follow even minute frequency fluctuations, and to cope with changes in the operating speed of the optical disc apparatus.
  • the frequency band must be wide.
  • VC01503 is an analog circuit, it has a problem that its area increases.
  • the VCO1503 has the problem that the design man-hours are very large in order to design a circuit that can easily withstand the effects of voltage, temperature, and noise.
  • the present invention has been made to solve the above-described problems.
  • Information recovery that can prevent degradation of the quality of data and timing reproduced due to interpolation errors at the time of recovery, and avoid deterioration of system stability due to increased timing recovery loop delay
  • the object is to obtain a device.
  • the invention according to claim 1 of the present application provides a data reading unit that reads a first signal from an information recording medium, a clock generator that generates a fixed clock, and the first signal that includes the fixed clock. A data change to obtain a second signal by sampling with a second clock, and an arithmetic unit for calculating a branch metric for the second signal force at the timing of the fixed clock. .
  • the invention according to claim 2 of the present application is the information reproducing apparatus according to claim 1, wherein the first signal is an analog signal including data information and timing information, and
  • the present invention is characterized in that it is an analog digital transformation that converts the analog signal into a digital signal with a fixed clock.
  • the invention according to claim 3 of the present application is the information reproducing apparatus according to claim 2, wherein timing error information between data recording timing to the information recording medium and the fixed clock is output, and the data Based on the timing detector that outputs a second clock that is pseudo-synchronized with the recording timing and the timing error information!
  • An expected value generator for outputting a plurality of expected values, wherein the arithmetic unit outputs an output sequence of the analog-digital converter among the plurality of expected value sequences output as the expected value generator force.
  • the invention according to claim 4 of the present application is the information reproducing apparatus according to claim 1, wherein the frequency of the fixed clock is higher than the frequency of data recording timing on the information recording medium. It is what.
  • the invention according to claim 5 of the present application is the information reproducing apparatus according to claim 1, wherein the frequency of the fixed clock is lower than the frequency of data recording timing on the information recording medium. It is what.
  • the invention according to claim 6 of the present application is the information reproducing apparatus according to claim 3, wherein The imming detector controls the clock generator based on the timing error information so that the frequency power of the clock output from the clock generator is always higher than the frequency of the data recording timing. To do.
  • the invention according to claim 7 of the present application is the information reproducing device according to claim 3, wherein the timing detector is based on a frequency force of a clock output from the clock generator, and a frequency of the data recording timing.
  • the clock generator is controlled based on the timing error information so as to be always low.
  • the invention according to claim 8 of the present application is the information reproducing apparatus according to claim 3, further comprising a DC component detector that detects a DC component of the information reproducing apparatus, wherein the expected value generator includes The expected value is corrected based on the DC component output from the DC component detector.
  • the invention according to claim 9 of the present application is the information reproducing apparatus according to claim 3, wherein the expected value generator includes an expected value of a synchronization point synchronized with the data recording timing, and the timing error The expected value of the synchronization point is generated by interpolating the expected value of the synchronization point based on the information to synchronize with the fixed clock.
  • the invention according to claim 10 of the present application is the information reproducing apparatus according to claim 3, wherein the expected value generator divides a plurality of synchronization points synchronized with the data recording timing in a time axis direction. An expected value of the division point is provided, and a medium specific expected value of the expected value of the division point is selected based on timing error information output from the timing detector.
  • the invention according to claim 11 of the present application is the information reproducing apparatus according to claim 3, wherein the expected value generator adaptively generates an expected value to be generated based on the reproduced data output from the arithmetic unit. It is characterized by controlling to.
  • the invention according to claim 12 of the present application is the information reproducing apparatus according to claim 3, wherein the calculation unit is configured to branch from the analog-digital conversion output and its expected value based on the fixed clock.
  • the invention according to claim 13 of the present application is the information reproducing apparatus according to claim 12, wherein the branch metric calculator has a plurality of edges of the fixed clock between edges of the second clock. Is characterized in that a branch metric is calculated from the analog digital transformation output corresponding to each edge of the fixed clock and its expected value.
  • the invention according to claim 14 of the present application is the information reproducing device according to claim 12, wherein the branch metric calculator has a plurality of edges of the fixed clock between edges of the second clock. Is characterized in that a branch metric is calculated from the analog-digital conversion output corresponding to the edge of the fixed clock closest to the edge of the second clock and its expected value.
  • the invention according to claim 15 of the present application is the information reproducing apparatus according to claim 1, further comprising a disk drive that reads an analog signal recorded on the optical disk from the optical disk that is the information recording medium. It is characterized by.
  • the invention according to claim 16 of the present application is the information reproducing apparatus according to claim 1, wherein the information recording medium is a DVD disc.
  • the invention according to claim 17 of the present application is the information reproducing apparatus according to claim 1, wherein the information recording medium is a Blu-ray disc.
  • the invention according to claim 18 of the present application is the information reproducing apparatus according to claim 1, wherein the information reproducing apparatus is used for both reproduction of a DVD disc and reproduction of a Blu-ray disc. It is characterized by.
  • the invention according to claim 19 of the present application is the information reproducing apparatus according to claim 1, wherein the information recording medium is an HD-DVD disc.
  • the invention according to claim 20 of the present application is the data reading step for reading the first signal as well as the information recording medium power, the clock generation step for generating a fixed clock, and the first signal is sampled with the fixed clock. And a data conversion step for obtaining a second signal, and an operation step for calculating a branch metric for the second signal power at the timing of the fixed clock.
  • the invention according to claim 21 of the present application is the information reproduction method according to claim 20,
  • the first signal is an analog signal including data information and timing information
  • the data conversion step converts the analog signal into a digital signal using the fixed clock.
  • the invention according to claim 22 of the present application is the information reproducing method according to claim 21, wherein timing error information between the data recording timing to the information recording medium and the fixed clock is output, and the data recording timing is A timing detection step of outputting a second clock that is pseudo-synchronized with each other, and an expected value generation step of outputting a plurality of expected values based on the timing error information, wherein the calculating step includes the step of generating the expected value.
  • the calculating step includes the step of generating the expected value.
  • the data corresponding to the sequence having the highest likelihood with the output sequence of the signal output in the data conversion step is output. It is characterized by doing.
  • the invention according to claim 23 of the present application is the information reproducing method according to claim 20, characterized in that the frequency of the fixed clock is higher than the frequency of the data recording timing.
  • the invention according to claim 24 of the present application is the information reproduction method according to claim 20, characterized in that the frequency of the fixed clock is lower than the frequency of the data recording timing.
  • the invention according to claim 25 of the present application is the information reproduction method according to claim 22, wherein the clock generation step is always higher than the frequency power of the fixed clock and the frequency of the data recording timing. Based on the timing error information, the fixed clock frequency is switched and output.
  • the invention according to claim 26 of the present application is the information reproducing method according to claim 22, wherein the clock generation step is always lower than the frequency force of the fixed clock and the frequency of the data recording timing. Based on the timing error information, the fixed clock frequency is switched and output.
  • the invention according to claim 27 of the present application is the information reproduction method according to claim 22, further comprising a DC component detection step of detecting a DC component of the second signal, wherein the expected value generation step includes , Based on the DC component detected in the DC component detection step The expected value is corrected.
  • the invention according to claim 28 of the present application is the information reproduction method according to claim 22, wherein the expected value generation step reads an expected value of a synchronization point synchronized with the data recording timing, and the timing error information The expected value of the synchronization point synchronized with the fixed clock is generated by interpolating the expected value of the synchronization point based on the above.
  • the invention according to claim 29 of the present application is the information reproduction method according to claim 22, wherein the expected value generation step is a division in which a plurality of synchronization points synchronized with the data recording timing are divided in a time axis direction. An expected value of the point is read out, and a specific expected value is selected from the expected values of the divided points based on the timing error information.
  • the invention according to claim 30 of the present application is the information reproduction method according to claim 22, wherein the expected value generation step generates an expected value to be generated based on the reproduction data output in the calculation step. It is characterized by adaptive control.
  • the invention according to claim 31 of the present application is the information reproduction method according to claim 22, wherein the calculation step is based on the output of the data conversion step and the expected value based on the fixed clock.
  • the invention according to claim 32 of the present application is the information reproduction method according to claim 31, wherein the branch metric calculation step includes a plurality of fixed clock edges between edges of the second clock. In this case, a branch metric is calculated from the value of the second signal corresponding to each edge of the fixed clock and its expected value.
  • the invention according to claim 33 of the present application is the information reproduction method according to claim 31, wherein the branch metric calculation step includes a plurality of fixed clock edges between edges of the second clock.
  • the branch metric is calculated from the value of the second signal corresponding to the edge of the fixed clock closest to the edge of the second clock and the expected value thereof. It is characterized by calculating.
  • the invention according to claim 34 of the present application is the information reproducing method according to claim 20, wherein the information recording medium is a DVD disc.
  • the invention according to claim 35 of the present application is the information reproducing method according to claim 20, wherein the information recording medium is a Blu-ray disc.
  • the invention according to claim 36 of the present application is the information reproducing method according to claim 20, wherein the information recording medium is an HD-DVD disc.
  • a data reading unit that reads a first signal from an information recording medium, a clock generator that generates a fixed clock, and the first signal that is the fixed clock
  • Data sampling to obtain the second signal by sampling and the arithmetic unit for calculating the branch metric also for the second signal power at the timing of the fixed clock.
  • the recording medium force read out the first signal includes data information and timing information. It is an analog signal, and the data converter is an analog-digital converter that converts the analog signal to a digital signal with the fixed clock. The influence of noise can be avoided, and data can be reproduced with high accuracy.
  • the timing error information between the data recording timing to the information recording medium and the fixed clock is output.
  • a timing detector that outputs a second clock that is pseudo-synchronized with the data recording timing, and based on the timing error information! Expected value generator that outputs multiple expected values
  • the arithmetic unit further includes data corresponding to a sequence having the highest likelihood with the output sequence of the analog-digital converter among the plurality of expected value sequences output as the expected value generator force, Since the output is performed at the timing of the second clock, it is not necessary to provide an FIR filter having a large circuit scale, and the circuit scale of the information reproducing apparatus as a whole can be reduced.
  • the frequency of the fixed clock is higher than the frequency of data recording timing on the information recording medium. This eliminates the need for a VCO to generate a clock that is synchronized with the data recording timing, simplifies the clock generator configuration, and reduces the clock generator area and design man-hours. can do.
  • the frequency of the fixed clock is lower than the frequency of data recording timing on the information recording medium. This eliminates the need for a VCO to generate a clock that is synchronized with the data recording timing, simplifies the clock generator configuration, and reduces the clock generator area and design man-hours. can do.
  • the timing detector includes a frequency force of a clock output from the clock generator, and the data recording timing. Since the clock generator is controlled based on the timing error information so as to always be higher than the frequency of the data, the data reading speed changes between the inner and outer peripheral portions of the medium. Even so, it is possible to always perform a stable data reproduction operation.
  • the timing detector includes the frequency force of the clock output from the clock generator and the data recording timing. Since the clock generator is controlled based on the timing error information so as to be always lower than the frequency of the data, the data reading speed changes between the inner and outer peripheral portions of the medium. Even so, it is possible to perform stable data reproduction operations.
  • the information A DC component detector for detecting a DC component of the information reproducing apparatus, and the expected value generator corrects the expected value based on the DC component output from the DC component detector.
  • the expected value generator includes an expected value of a synchronization point synchronized with the data recording timing, Since the expected value of the synchronization point is interpolated based on the timing error information and the expected value of the synchronization point synchronized with the fixed clock is generated, the interpolation error caused by the interpolation process for timing recovery can be reduced. The influence of noise can be avoided, and highly accurate data reproduction can be performed. In addition, since it is not necessary to install an FIR filter with a large circuit scale, it is possible to reduce the circuit scale of the information reproducing apparatus as a whole.
  • the expected value generator divides a plurality of synchronization points synchronized with the data recording timing in the time axis direction. Since the expected value of the division point is provided and the intermediate specific expected value of the expected value of the division point is selected based on the timing error information output from the timing detector, the expected value interpolation process is performed. It is possible to simplify the circuit operation that does not need to be performed.
  • the expected value generator is an expected value to be generated based on the reproduced data output by the arithmetic unit. Therefore, even if the signal waveform read from the medium is extremely distorted, it is possible to accurately reproduce the recorded data.
  • the arithmetic unit based on the fixed clock, generates a branch from the analog-digital conversion output and its expected value. Since it has a branch metric calculator for calculating a metric and a path metric calculator for calculating a path metric using the branch metric based on the second clock, it is sampled with an asynchronous clock. Analog reproduction wave From the shape, data synchronized with the data recording timing can be reproduced by maximum likelihood decoding.
  • the branch metric calculator has a plurality of fixed clock edges between the edges of the second clock. Since the branch metric is calculated from the analog digital transformation output corresponding to each edge of the fixed clock and its expected value, the data is obtained from the analog reproduction waveform sampled by the asynchronous clock. Data synchronized with the recording / writing timing can be reproduced by maximum likelihood decoding.
  • the branch metric calculator includes a plurality of edges of the first clock between edges of the second clock. If there is a branch metric, the branch metric is calculated from the analog-digital conversion output corresponding to the edge of the first clock closest to the edge of the second clock and the expected value thereof. There is no need to perform accumulation, and the branch metric calculation process can be simplified.
  • the information reproducing apparatus further includes a disk drive that reads an analog signal recorded on the optical disk from the optical disk that is the recording medium.
  • a disk drive that reads an analog signal recorded on the optical disk from the optical disk that is the recording medium.
  • the recording medium is a DVD disc in the information reproducing apparatus of claim 1, data written on the DVD is It becomes possible to reproduce accurately.
  • the recording medium is a Blu-ray disc. It is possible to reproduce the recorded data with high accuracy.
  • the information reproducing apparatus of claim 1 in the information reproducing apparatus of claim 1, the information reproducing apparatus is used for both reproduction of a DVD disc and reproduction of a Blu-ray disc. Therefore, it is possible to perform highly accurate data reproduction in both DVD reproduction and Blu-ray Disc reproduction.
  • the recording medium is an HD-DVD disc, data written to the HD-DVD disc is used. Can be reproduced with high accuracy.
  • a data read step for reading the first signal from the information recording medium, a clock generation step for generating a fixed clock, and the first signal are sampled with the fixed clock.
  • the data conversion step for obtaining the second signal and the calculation step for calculating the branch metric at the timing of the fixed clock are also included.
  • the clock generator configuration can be simplified, and the clock generator area and design man-hours can be reduced.
  • the first signal read out of the recording medium force includes data information and timing information. Since the data conversion step converts the analog signal into a digital signal with the fixed clock, it is possible to avoid the effects of interpolation errors and noise caused by interpolation processing for timing recovery. In addition, data reproduction can be performed with high accuracy.
  • the timing error information between the data recording timing to the information recording medium and the fixed clock is output, A timing detection step of outputting a second clock that is pseudo-synchronized with the data recording timing, and an expected value generation step of outputting a plurality of expected values based on the timing error information, wherein the calculation step comprises the expected value Of the plurality of expected value sequences output in the generation step, data corresponding to the sequence having the highest likelihood with the output sequence of the signal output in the data conversion step is the second clock timing. Since the output is performed by imming, it is not necessary to provide a large circuit scale FIR filter, and the circuit scale of the information reproducing apparatus as a whole is reduced.
  • the frequency of the fixed clock is higher than the frequency of the data recording timing.
  • the configuration of the clock generator can be simplified, and the area of the clock generator and the design man-hours can be reduced. it can.
  • the clock generation step is always higher in frequency power of the fixed clock than the frequency of the data recording timing.
  • the fixed clock frequency is switched and output based on the timing error information, the data reading speed varies between the inner and outer peripheral portions of the medium. Even in such a case, it is possible to always perform a stable data reproduction operation.
  • the frequency of the fixed clock is always lower than the frequency of the data recording timing. Since the fixed clock frequency is switched and output, stable data reproduction can be performed even when the data reading speed varies between the inner and outer periphery of the medium. It becomes.
  • the expected value generation Since the generation step corrects the expected value based on the DC component detected in the DC component detection step, the output of the AZD variation can be directly input to the maximum likelihood sequence detector.
  • maximum likelihood decoding can be performed using information in the amplitude direction, and data reproduction can be performed with high accuracy.
  • the expected value generation step reads the expected value of the synchronization point synchronized with the data recording timing, and interpolates the expected value of the synchronization point based on the timing error information, thereby expecting the expected synchronization point synchronized with the fixed clock. Timing of value generation Interpolation errors and noise caused by interpolation processing for recovery can be avoided, and highly accurate data reproduction can be performed. In addition, since it is not necessary to provide an FIR filter with a large circuit scale, it is possible to reduce the circuit scale of the information reproducing apparatus as a whole.
  • the expected value generation step includes a plurality of synchronization points synchronized with the data recording timing in the time axis direction.
  • the expected value of the divided division point is read out, and based on the timing error information, the specific expected value is selected from the expected value of the divided point. This makes it possible to simplify the circuit operation.
  • the expected value generation step should be generated based on the reproduction data output in the calculation step. Since the expected value is adaptively controlled, it is possible to accurately reproduce the recorded data even when the signal waveform read out by the medium force is extremely distorted.
  • the calculation step is based on the second signal and its expected value based on the fixed clock.
  • the branch metric calculation step includes a plurality of fixed clocks between edges of the second clock. If there is an edge, the edge corresponding to each edge of the fixed clock Since the branch metric is calculated from the value of the second signal and its expected value, the data synchronized with the data recording / writing timing is obtained from the analog reproduction waveform sampled with the asynchronous clock by the maximum likelihood decoding. It can be played back.
  • the branch metric calculation step includes a plurality of the fixed clocks between the edges of the second clock. If there is an edge, the branch metric is calculated from the value of the second signal corresponding to the edge of the fixed clock closest to the edge of the second clock and the expected value thereof. There is no need to accumulate metrics, and the branch metric calculation process can be simplified.
  • the information recording medium is a DVD disc according to the information reproducing method of claim 20
  • the data written on the DVD is high. It becomes possible to reproduce accurately.
  • the information recording medium is a Blu-ray disc according to the information reproducing method of claim 20
  • the information is recorded on the Blu-ray disc.
  • the reproduced data can be reproduced with high accuracy.
  • FIG. 1 (a) is a diagram showing a configuration of an information reproducing apparatus according to Embodiment 1 of the present invention.
  • FIG. 1 (b) is a diagram for explaining the operation of the information reproducing apparatus according to the first embodiment of the present invention.
  • FIG. 2 is a diagram showing a configuration of a timing detector.
  • FIG. 3 is a schematic diagram for explaining the operation of the NCO circuit.
  • FIG. 4 is a diagram for explaining the operation of the expected value generator.
  • FIG. 5 is a diagram showing a configuration of a maximum likelihood decoder.
  • FIG. 6 is a timing chart for explaining the operation of the maximum likelihood decoder.
  • FIG. 7 is a diagram showing a configuration of an information reproducing apparatus according to Embodiment 2 of the present invention.
  • FIG. 8 is a diagram for explaining the operation of the baseline control circuit.
  • FIG. 9 is a diagram showing a configuration of the information reproducing apparatus according to the third embodiment of the present invention.
  • FIG. 10 is a diagram showing a modification of the configuration of the information reproducing apparatus according to the third embodiment of the present invention.
  • FIG. 11 is a diagram showing a configuration of an information reproducing apparatus according to Embodiment 4 of the present invention.
  • FIG. 12 is a diagram showing an analog signal waveform read out by the medium force.
  • FIG. 13 is a diagram showing a configuration of a conventional information reproducing apparatus.
  • FIG. 14 is a diagram for explaining sync marks.
  • FIG. 15 is a diagram showing a configuration of a conventional information reproducing apparatus.
  • the basic principle of the present invention is to bring the expected sequence closer to the analog signal as opposed to bringing the analog signal from which the medium force is read out closer to the expected sequence. .
  • FIG. 1 (a) is a diagram for explaining an information reproducing apparatus according to Embodiment 1 of the present invention.
  • the information reproducing apparatus 100 according to the first embodiment reproduces data and timing from an analog signal having data information and timing information recorded on a medium 101 such as a DVD.
  • ALPF Analog Low Pass Filter
  • ADC AZD conversion
  • clock generator 104 clock generator 104
  • timing detector 105 expected value generator 106
  • maximum likelihood decoder 107 maximum likelihood decoder
  • ALPF 102 and ADC 103 are the same as those in conventional information reproducing apparatus 1300 shown in FIG.
  • the clock generator 104 generates a fixed-frequency clock CLK1, and the generated clock is converted to the ADC 103, the timing detector 105, the expected value generator 106, and the maximum value. This is supplied to the likelihood decoder 107.
  • the frequency of the clock generated by the clock generator 104 is not necessarily required to be synchronized with the timing of data recording on the medium 101, that is, synchronized with the channel clock.
  • Asynchronous fixed frequency oversample clock hereinafter referred to as “asynchronous clock” with a margin.
  • the timing detector 105 generates a pseudo-synchronized clock CLK2 that is pseudo-synchronized with the channel clock and creates parameters for interpolating the expected value.
  • the expected value generator 106 is the maximum likelihood.
  • An expected value used in the decoder 107 is generated.
  • the maximum likelihood decoder 107 generates reproduction data based on the expected value and the output S1 of the ADC 103.
  • FIG. 1B is a diagram for explaining the operation of the information reproducing apparatus 100.
  • the data information recorded on the DVD medium 101 and the timing information power are read out as an analog signal by the optical pickup (step 101), and the clock generator 104 Asynchronous clock CLK1 is generated (step 102).
  • the analog signal read from the medium 101 is adjusted in amplitude and offset by a VGA and an offset adjuster (both not shown), and then the high-frequency component is removed by the ALPF 102. It is converted into a digital signal (step 103).
  • the ADC output S1 and the asynchronous clock CLK1 are respectively input to the timing detector 105.
  • the pseudo synchronous clock CLK2 that is pseudo-synchronized with the channel clock and the parameter for interpolating the expected value Is generated (step 104).
  • Expected value generator 106 interpolates a preset default expected value based on parameter ⁇ , generates an expected value of maximum likelihood decoder 107, and outputs the expected value to maximum likelihood decoder 107. (Step 105).
  • the maximum likelihood decoder 107 performs ADC output S1 at the timing of the asynchronous clock CLK1. Then, the branch metric is calculated from the expected value of the ADC output SI output from the expected value generator 106, and the path metric is calculated using the branch metric at the timing of the pseudo synchronous clock CLK2. Data to be reproduced is calculated and output (step 106).
  • timing detector 105 the expected value generator 106, and the maximum likelihood decoder 107, and details of the steps 104 to 106 executed by each of these components will be described.
  • FIG. 2 is a block diagram showing a detailed configuration of the timing detector 105.
  • the timing detector 105 includes a sync mark detector 201, a counter 202, an operation value holding unit 203, a divider 204, a phase comparator 205, an NCO control value calculator 206, and an NCO circuit 207.
  • a pseudo-synchronous clock generator 208 is included in the timing detector 105.
  • the sync mark detector 201 detects a sync mark from the ADC output S1.
  • the counter 202 counts the sync mark interval with the asynchronous clock CLK1 and outputs a count value Y.
  • the calculation value holding unit 203 stores a reference calculation value X for determining the ratio between the channel clock and the asynchronous clock CLK 1.
  • the reference calculation value X is a value unique to the medium 101. For example, when the medium 101 is a DVD, the value of X is 1488, which is the sync mark interval.
  • the divider 204 calculates a ratio XZY between the channel clock and the asynchronous clock CLK1.
  • the phase comparator 205 obtains a phase error between the ADC output S1 and the asynchronous clock LK1.
  • the NCO control value calculator 206 calculates NCword (NCO Control word) which is a control value for controlling the NCO circuit 207.
  • the pseudo-synchronous clock generator 208 generates the pseudo-synchronous clock C K2 that is pseudo-synchronized with the channel clock.
  • step 104 executed by the timing detector 105.
  • the sync mark detector 201 also detects the sync mark by the output power of the ADC 103. If the medium 101 is a DVD, as described above, the channel clock is detected by detecting the sync mark. The frequency of the lock can be extracted. As shown in FIG. 14, the sync mark is a specific pattern having 14T period force and 4T period force. Here, T represents the channel period. Sync marks are recorded on the medium so that they appear at 1488T intervals.
  • the counter 202 counts the sync mark interval with the asynchronous clock CLK 1 and outputs it to the divider 204.
  • the divider 204 divides the calculated value X stored in the calculated value holding unit 203 by the counter value Y, which is the output of the counter 202, to determine the ratio between the channel clock and the asynchronous clock CLK1, and to calculate the NCO control value.
  • Output to the calculator 206 For example, if the channel clock is 27 MHz and the synthesizer clock is 54 MHz, the output value of the divider 204 is 0.5.
  • the phase comparator 205 obtains a phase error between the ADC output S1 and the asynchronous clock CLK1 based on the output of the ADC 103 and the asynchronous clock CLK1, and outputs the phase error to the NCO control value calculator 206.
  • the NCO control value calculator 206 corrects the output value of the divider 204 based on the output of the phase comparator 205 and calculates NCword.
  • the NCO circuit 207 subtracts the NCword value from the initial value 1 for each clock of the asynchronous clock CLK1, and subtracts the value between 1 and 0 while controlling so that the value does not become 0 or less. Repeat.
  • FIG. 3 is a diagram for explaining the operation of the NCO circuit 207.
  • tl to t5 represent asynchronous clock CLK1 timing
  • N1 to N5 represent NCword values from tl to t5
  • nl to n5 represent subtraction values from tl to t5
  • 12 and 14 represent nl Represents the surplus value when ⁇ n5 is 0 or less.
  • the overflow flag F indicates the output timing of the overflow flag F! /.
  • N1 is subtracted from initial value 1 to calculate nl.
  • N2 from nl at t2 to calculate n2.
  • the NCO circuit 207 outputs the overflow flag F and raises 12 which is 0 or less.
  • the (1-12) force also subtracts N3 to calculate n3. Since n3 is greater than or equal to 0, the overflow flag F will not be output and the subtraction value will not be raised.
  • n4 is subtracted from n3 to calculate n4. At this time, the value is 0 or less as with t2, so the overflow flag F is output and 14 is raised.
  • the above calculation can be expressed by the following equation (2).
  • the NCO circuit 207 outputs the overflow flag F to the pseudo synchronous clock generator 208 by the above operation.
  • the NCO circuit 207 is expressed by the following formula (3)
  • the parameter value which is the timing error between the channel clock and the asynchronous clock CLK 1, is calculated and output to the expected value generator 106.
  • Pseudo synchronous clock generator 208 is an asynchronous clock CL output from clock generator 104.
  • step 105 executed by the expected value generator 106 .
  • FIG. 4 is a diagram for explaining the operation of the expected value generator 106.
  • the data recorded on the medium 101 is ⁇ 011110001 ⁇ .
  • the sample point is synchronized with the channel clock, and PR (3, 4, 4, 3) Therefore, the expected value sequence is ⁇ 4, 0, 4, 7, 4, 0, -4, -4, 0, 4 ⁇ , as shown in Fig. 4 (a).
  • the expected value is five values of ⁇ —7, -4, 0, 4, 7 ⁇ and cannot be obtained.
  • the sample point is not synchronized with the channel clock. Do not fit.
  • the NCword value calculated by the NCO control value calculator 206 of the timing detector 105 is The norm value output from the NCO circuit 207 is (0, 0. 75, 0. 5, 0. 25, 0, 0. 75, 0. 5, 0. 25, 0, 0. 75, 0. 5, 0. 25, 0 ⁇ and! /, ⁇ ⁇ ⁇ IJ.
  • the expected value generator 106 a default expected value that is set in advance by the value of this parameter, for example, ⁇ -7, -4, 0, 4, 7 ⁇ in the present embodiment 1 is set.
  • the expected value of ADC output S1 is generated by interpolation.
  • the Figure 4 (b) shows the expected value sequence generated by the expected value generator 106.
  • the first expected value is the following equation (4)
  • the value is -4 because it is ⁇ force ⁇ .
  • the next expected value can also be obtained from the above equation (4). However, since is 0.75, the value is one.
  • the expected value generator 106 outputs the expected value as shown in FIG. 4 (b), thereby completing the above-described step 105.
  • Maximum likelihood decoder 107 generates reproduction data based on the expected value output from expected value generator 106 and ADC output S1. Since the ADC output S1 is sampled by the asynchronous clock CLK1, its sample point is not necessarily synchronized with the channel clock synchronization point, and there are two sample points between the channel clock edges. There may be cases. Since the maximum likelihood decoder 107 switches such asynchronous data to synchronous data, the branch metric is calculated with the asynchronous clock CLK1, and the branch metric is added, compared, and selected with the pseudo synchronous clock CLK2, and the path metric is calculated. Is to be calculated.
  • FIG. 5 is a block diagram showing the configuration of maximum likelihood decoder 107.
  • the maximum likelihood decoder 107 includes arithmetic units 5al to 5an, an ACS (Add-Compare-Select) circuit 502, and a surviving path management circuit 503.
  • the computing units 5al to 5an calculate branch metrics from the ADC output S1 and the expected value using the asynchronous clock CLK1.
  • the ACS circuit 502 adds, compares, and selects the branch metrics output from the arithmetic units 5al to 5an and 5al to 5an, and stores the metric value with the highest likelihood as the path metric value.
  • the surviving path management unit 503 receives the output of the ACS circuit 502 and the output of the clock generator 208, and outputs final reproduction data. Note that the ACS circuit 502 and the surviving path management unit 503 operate from the pseudo synchronous clock CLK2. Next, details of step 106 executed by the maximum likelihood decoder 107 will be described.
  • FIG. 6 is a timing chart showing the operation of maximum likelihood decoder 107.
  • (a) represents recording data recorded on the medium 101.
  • (B) represents a clock synchronized with data, that is, a channel clock.
  • (C) represents an analog reproduction signal read from the medium 101.
  • (D) represents the asynchronous clock CLK1 output from the clock generator 104.
  • (e) represents the pseudo-synchronous clock CLK2 output from the pseudo-synchronous clock generator 208.
  • (F) represents the output of the ADC103.
  • (G) represents the branch metric calculated by the calculators 5al to 5an.
  • (h) represents the output of the ACS 502 path selection signal.
  • tl to tn represent channel clock synchronization points
  • 1 to n represent pseudo synchronization points.
  • each of the arithmetic units 5al to 5an obtains branch metrics gl to gl from the ADC output fl and the expected value generated by the expected value generator 106. In Figure 6, they are collectively referred to as gl. Since each arithmetic unit 5al to 5an receives the next ADC output f2 before ACS502 receives the pseudo-synchronous clock CLK2, 2 calculates the branch metric g2 from the ADC output f2 and its expected value, and calculates gl and g2. Accumulate.
  • ACS502 When ACS502 receives pseudo-synchronous clock CLK2 at t'2, arithmetic units 5al to 5an output branch metrics to ACS502 and reset the arithmetic values (cumulative values).
  • the ACS circuit 502 adds, compares, and selects the branch metrics output from the arithmetic units 5al to 5an, stores the metric value with the highest likelihood as the path metric value, and indicates which path has been selected. Outputs the path selection signal hi.
  • the branch metric g3 is calculated from the ADC output f3 and its expected value, and the ADC output f4 and its period After calculating g4 from the waiting value, these are accumulated.
  • ACS circuit 502 receives pseudo-synchronization clock CLK2 at 3, arithmetic units 5al to 5an output branch metrics and reset the arithmetic values.
  • the ACS circuit 502 stores a path metric value and outputs a path selection signal h2.
  • the calculators 5al to 5an receive the ADC output f5 and calculate the branch metric g5.
  • the ACS circuit 502 receives the pseudo synchronous clock CLK2. Since ADC output d is not received until 4, branch metric g5 is output at 3 and the value is reset.
  • the ACS circuit 502 stores a path metric value and outputs a path selection signal h3. The operation described above is also performed for 4 and later.
  • the surviving path management circuit 503 generates final reproduction data based on the path selection signal output from the ACS circuit 502, and the reproduction data is output. As a result, the reproducing operation of the data recorded on the medium 101 by the information reproducing apparatus 100 of the first embodiment is completed.
  • timing recovery is performed by interpolating expected values that can be presumed by analogy and that is not affected by noise, so performance degradation due to interpolation error is minimized.
  • the accuracy of data reproduction and timing recovery can be improved.
  • the feedforward type timing recovery method since the feedforward type timing recovery method is used, there is an effect that the stability of the system is not deteriorated due to an increase in loop delay.
  • the expected value generator 106 interpolates the expected value of the synchronization point that is synchronized with the channel clock timing that has been preliminarily set.
  • the arithmetic units 5al to 5an of the maximum likelihood decoder 107 have a plurality of sample points when there are a plurality of sample points sampled with an asynchronous clock between the synchronous clocks. Force to add branch metrics calculated for each point Cumulative addition of branch clock from ADC output S1 corresponding to edge of asynchronous clock CLK1 closest to the edge of channel clock and its expected value It may be output to the circuit 502. In this case, it is possible to simplify the circuit operation without having to accumulate branch metrics.
  • the frequency of the clock output from the clock generator 104 is switched under the control of the timing detector 105. It is a thing.
  • the rotation control method of the DVD-ROM is usually the CLV (Constant Linear Velocity) method. It is difficult to control the rotation of the spindle motor during high-speed playback. Therefore, the CAV (Constant Angular Velocity) method is sometimes used.
  • the CAV method since the recording frequency is higher at the outer peripheral portion than at the inner peripheral portion of the medium 101, even if the frequency of the clock output from the clock generator 104 is higher than the recording frequency at the inner peripheral portion of the medium 101, The relationship may be reversed at the outer periphery of the medium 101.
  • the circuit configuration can be simplified if the frequency of the asynchronous clock output from the clock generator 104 is higher. Therefore, in the second embodiment, the clock generator is based on the timing detection signal output from the timing detector 105. It is assumed that the frequency of the clock output by 104 is switched.
  • FIG. 7 is a block diagram showing a configuration of information reproducing apparatus 700 according to Embodiment 2 of the present invention.
  • the same components as those in FIG. 1 are denoted by the same reference numerals, and the description thereof is omitted.
  • the difference between the second embodiment and the first embodiment is that the timing detector 105 switches the frequency of the asynchronous clock CLK1 output from the clock generator 104 to the clock generator 104.
  • the control signal S2 to be instructed is output, and the clock generator 104 is configured to be able to switch and output several stages of frequencies.
  • the timing detector 105 receives the output of the ADC 103 and the output of the clock generator 104, and the divider 204 provided therein provides the ratio XZY between the channel clock and the asynchronous clock CLK1 output from the clock generator 104. Ask. Asynchronous clock CLK1 is faster than channel clock, so X ⁇ Y.
  • the control signal generation circuit detects the ratio ⁇ and outputs the control signal S2 to the clock generator 104 when the ratio ⁇ ⁇ is likely to reverse.
  • the clock generator 104 receives the control signal S2 and switches the asynchronous clock CLK1 to be output to a clock having a frequency that is a predetermined multiple of the basic frequency. For example, by dividing the generated frequency, a clock with a fundamental frequency of 2 times, 4 times, or 8 times is output.
  • the timing detector 105 controls the frequency of the clock output from the clock generator 104 based on the ratio between the channel clock and the asynchronous clock CLK1 output from the clock generator 104. Therefore, the clock frequency output from the clock generator 104 can always be controlled to be higher than the channel clock, so that the outer peripheral portion of the medium 101 has a higher recording frequency than the inner peripheral portion. Even in such a case, stable data reproduction operation can be performed.
  • the expected value generator 106 is based on the output of the baseline controller (BC) that detects the DC component and adjusts the level in the information reproducing apparatus according to the first embodiment. The expected value to be output is corrected.
  • BC baseline controller
  • FIG. 9 is a configuration diagram showing an information reproducing device 900 according to the third embodiment.
  • reference numeral 901 denotes a baseline control circuit (BC) that detects a direct current component in the information reproducing apparatus 900 and performs control so that the value becomes an optimum level.
  • BC baseline control circuit
  • the analog data when analog data is read from the medium 101, the analog data is subjected to AZD conversion by the ADC 103 and then output to the phase comparator 205 in the timing detector 105. Is done. Further, the clock generator 104 generates an asynchronous clock CLK 1 and outputs it to the phase comparator 205.
  • phase comparator 205 The output signal of phase comparator 205 is output to NCO control value calculator 206 and output to BC 901 as in the first embodiment.
  • BC 901 receives the output of phase comparator 205 and detects the DC component by detecting the rising point and falling point of the output signal waveform. Based on the detected DC component, a baseline error, that is, a correction amount is obtained, and a control signal representing the correction amount is output to the expected value generator 106.
  • Expected value generator 106 corrects the generated expected value according to the control signal output from BC901. For example, the generated expected value force baseline error is reduced and the entire expected value sequence is raised. [0160] Then, in the maximum likelihood decoder 107, the reproduction data is calculated based on the expected value after correction and the ADC output S1, as in the first embodiment.
  • Fig. 8 (a) shows the waveform after analog reproduction with asymmetry is digitized by an AZD converter with 7-bit resolution.
  • the maximum value of the waveform is controlled to 63 and the minimum value is 64 so that the range of the AZD converter can be fully utilized.
  • the data written to the DVD is encoded so that the number of 1's and 0's are the same if the reference value is 0.
  • FIG. 8 (a) it is necessary to correct the reference value. There is.
  • the baseline control circuit detects the DC component by counting the number of 1s and 0s, then sets a reference value so that the number of 1s and 0s is the same, and raises the entire waveform upward to correct the baseline. Do.
  • the output of the baseline control circuit is shown in Fig. 8 (b). As shown in Fig. 8 (b), the baseline control circuit forcibly saturates to 63 if the value exceeds 63 when raising the whole waveform upward. Therefore, if a baseline control circuit is placed immediately after the AZD converter and baseline correction is performed, the signal waveform will be distorted.
  • the ADC output S1 is directly input to the maximum likelihood decoder 107, and the DC component is corrected by correcting the expected value generated by the expected value generator 106. Therefore, it is possible to avoid the distortion of the signal that occurs when correcting the ADC output S1, and this makes it possible to perform maximum likelihood decoding by making full use of the information in the amplitude direction. Playback can be performed.
  • a BC901 is placed immediately after the ADC103, and the BC output signal is sent to the timing detector. 105 and the expected value generator 106 may be supplied to this embodiment. The same effect as in Mode 3 can be obtained.
  • Embodiment 3 a baseline controller (BC) that detects a DC component and adjusts the level thereof is provided, and the expected value generator 106 outputs based on the output of BC901. Since the expected value is corrected, it is possible to input the output of the AZD variation directly to the maximum likelihood sequence detector, which makes it possible to perform maximum likelihood decoding that fully utilizes the information in the amplitude direction. Data reproduction can be performed with high accuracy.
  • BC baseline controller
  • the fourth embodiment adaptively controls the expected value generated by the expected value generator 106 based on the reproduction data output from the maximum likelihood decoding circuit 107 in the information reproducing apparatus according to the first embodiment. Is.
  • the expected value set in advance by the expected value generator 106 is, for example, PR (3, 4 , 4, 3), it is sufficient to use the five values ⁇ — 7, -4, 0, 4, 7 ⁇ .
  • the analog playback signal waveform of the medium 101 is a symmetrical waveform with the lower waveform collapsed as shown in Fig. 12 (a), it will be set in advance! Cannot be obtained.
  • the value of the expected value generated by the expected value generator 106 is adaptively controlled based on the reproduction data output from the maximum likelihood decoding circuit 107.
  • FIG. 11 is a diagram showing an information reproducing apparatus according to the fourth embodiment.
  • the output signal of maximum likelihood decoder 107 is input to expected value generator 106.
  • the expected value generator 106 detects a distortion amount for detecting the distortion amount of the analog reproduction signal waveform of the medium 101 from the decoded data S3 output from the maximum likelihood decoder 107.
  • a detection circuit and a control circuit for adaptively controlling the expected value according to the amount of distortion are provided.
  • analog data read from the medium 101 undergoes AZD conversion by the ADC 103 and is input to the maximum likelihood decoder 107.
  • the maximum likelihood decoder 107 uses the ADC output S1 and the expected value output from the expected value generator 106 to determine the final value. The correct playback data.
  • the expected value generator 106 When the expected value generator 106 receives the reproduction data S3 output from the maximum likelihood decoder 107, the expected value generator 106 obtains the distortion amount of the analog reproduction signal waveform of the data carrier medium 101, and defaults according to the detected amount. Select the expected value of. For example, as shown in Fig. 12 (b), if the lower side of the waveform is distorted, select –1 instead of –4 and –3 instead of –7 as the expected value. Then, the newly selected expected value is interpolated according to the parameter output from the timing detector 105 as in the first embodiment, and the value is output to the maximum likelihood decoder 107.
  • Maximum likelihood decoder 107 outputs reproduction data based on the expected value after correction and ADC output S1.
  • Embodiment 4 since the expected value output from expected value generator 106 is adaptively controlled based on the reproduction data output from maximum likelihood decoder 107, medium 10 Even when the signal waveform read from 1 is extremely distorted, it is possible to accurately reproduce the recorded data.
  • the information reproducing apparatus has an expected value generator that interpolates and generates an expected value, can perform data reproduction with fewer errors, and is useful as a reproducing apparatus for an optical disc such as a DVD.
  • the present invention can be applied to information reproducing applications other than optical disks.

Landscapes

  • Engineering & Computer Science (AREA)
  • Signal Processing (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)

Abstract

　補間タイミング回復時には補間誤差によって、再生されたデータおよびタイミングの品質が劣化するのを抑え、タイミング回復ループ遅延の増大により、系の安定性が劣化するのを回避することができる情報再生装置を得る。 　データ情報とタイミング情報を含むアナログ信号から、データとタイミングを再生する情報再生装置（１００）において、複数の期待値を出力する期待値生成器（１０６）と、前記複数の期待値系列のうち、前記アナログデジタル変換器の出力系列との尤度が最も高い系列に対応するデータを前記第２のクロックのタイミングで出力する最尤系列検出器（１０７）とを備えることとした。

Description

明 細 書
情報再生装置
技術分野
[0001] 本発明は、情報再生装置に関し、特に、データ情報とタイミング情報力 なるアナ口 グ信号から、データとタイミングを再生する情報再生装置に関するものである。
背景技術
[0002] 従来、データ情報とタイミング情報とからなるアナログ信号 (例えば、 DVDの光ピック アップの出力信号)から、データとタイミングを再生する情報再生装置 (例えばリードチ ャネル LSIコア)として、非特許文献 1や特許文献 1などに記載のものがある。
[0003] これらの文献に記載の情報再生装置はいずれも、アナログ信号に含まれるタイミン グとは必ずしも同期していないクロックで、情報記録媒体力 読み出したアナログ信 号をデジタルィ匕したのち、補間によってタイミングを回復する構成となっている。
[0004] 以下、これらの構成で、 DVDなどの媒体に記録されて 、るデータとタイミングを再 生する過程を、図 13を用いて説明する。
図 13は、従来の情報再生装置を説明する図である。
[0005] 従来の情報再生装置 1300は、 DVDなどの媒体 1301に記録されている、データ 情報とタイミング情報力もなるアナログ信号から、データとタイミングを再生するもので あり、 ALPF (Analog Low Pass Filter)1302と、 AZD変^^ (ADC) 1303と、周波 数シンセサイザ 1304と、補間器 1305と、 DEQ (Digital Equalizer) 1306と、 TR(Timi ng Recovery Logic)回路 1307と、制御器 1308と、 FIR (Finite Impulse Response)回 路 1309と、ビタビ復号器 1310とを有している。
[0006] ADC1303は、媒体 1301から読み出されたアナログ信号をディジタル信号に変換 し、補間器 1305に出力するものである。周波数シンセサイザ 1304は、 ADC1303、 補間器 1305、及び制御器 1308に対して所定周波数のクロックを供給するものであ る。補間器 1305は、媒体 1301へのデータ記録のタイミングに疑似同期したクロック を生成し、制御器 1308、 FIR1309,及びビタビ復号器 1310に供給するものである 。 DEQ1306は、補間器 1305の出力信号の所定の周波数成分を等化するものであ る。 FIR回路 1309は、 DEQ 1306の出力が目標とされる PR方式に適した信号となる ように、 DEQ1306の出力を等化するものである。ビタビ復号器 1310は、 FIR回路 1 309の出力信号に基づき、媒体 1301に記録されているデータを再生するものである
[0007] 次に動作について説明する。
[0008] DVDなどの媒体 1301に記録されているデータとタイミングは、光ピックアップ (図示 せず)で読み取られアナログ信号として再生される。アナログデータは、 ALPF1302 の前段に設けられている Variable Gain Amplifier(VGA)(図示せず)とオフセット制御 器 (図示せず)で、 ADC1303の入力レンジに合うように、増幅およびオフセット調整さ れた後、 ALPF1302に入力され、その高周波数成分が除去される。 ALPF1302か ら出力されるアナログ信号は、 ADC1303でデジタル信号に変換される。このときサ ンプリングクロックは周波数シンセサイザ 1304から供給される。このクロックは、 DVD の媒体に記録されているタイミングクロックとは必ずしも同期しておらず、一般的には そのタイミングクロックよりも速い周波数のクロックである。また、周波数シンセサイザ 1 304の出力クロックは補間器 1305と制御器 1308にも入力される。
[0009] ADC1303から出力されるデジタル信号は、媒体 1301に記録されているデータの タイミングとは同期していない。これを補間処理によって同期させるのが補間器 1305 である。つまり、補間器 1305は、サンプリングクロックとタイミングとの位相差に相当す る情報を制御器 1308から受け取り、その位相差に応じて補間することで、同期をとる 。また、補間器 1305ではサンプリングクロックを間引くことによって、タイミングと疑似 同期したクロックを生成する。
[0010] DEQ1306は、補間器 1305の出力信号を等化する。 DVDの場合は、高周波成分
(例えば 3T+ 3Tパターン）の振幅が小さくなる傾向にあるので、 DEQ1306はこのよ うな成分を増幅する。
[0011] TR回路 1307は、 DEQ1306の出力を用いてタイミング回復を行う。 DVDの場合 は、図 14に示すように、 1488T間隔で 14T+4Tのシンクマークが出現するので、 T R回路 1307は、シンクマークとシンクマークの間隔を検出することで、周波数誤差を 検出する。また、 TR回路 1307は、ゼロクロス点の値に基づき、位相誤差を検出する 。これら周波数誤差と位相誤差は、制御器 1308に入力される。
[0012] 制御器 1308は、周波数誤差と位相誤差に基づいて、サンプリングクロックと記録さ れて 、るタイミングとのずれを求める。
[0013] 以上、補間器 1305、 DEQ1306、 TR回路 1307、及び制御器 1308によりタイミン ダリカノリーループが構成され、タイミング回復が行なわれる。
[0014] 一方、 DEQ1306の出力は FIR回路 1309に入力される。 FIR回路 1309は、 DEQ
1306の出力が、目標とされる PR方式 (例えば PR (3, 4, 4, 3) )に適した信号となる ように、 DEQ1306の出力をさらに等化する。
[0015] ビタビ復号器 1310は、 FIR回路 1309の出力をビタビアルゴリズムに基づく最尤復 号によって誤り訂正し、これにより、媒体 1301に記録されているデータが再生される ことになる。
[0016] また、上記情報再生装置 1300とは、前記タイミングリカノリーループの構成が異な る従来の情報再生装置を図 15に示す。図 15は、第 2の従来の情報再生装置を表す 図である。図 13に示す情報再生装置 1300とは、タイミングリカバリーループの構成 が異なり、図 15に示す情報再生装置 1500では、 ADC1303と、 DEQ1306と、 TR 回路 1307と、 D/A変^^ (DAC) 1502と、 VCO (Voltage Controlled Oscillator) 1 503とによって、タイミングリカバリーループが構成されて ヽる。
[0017] DAC1502は、 TR回路 1307から出力される周波数情報をアナログ電圧に変換す るものである。 VCO1503は、 DAC1502が出力する電圧値に基づく周波数のクロッ クを出力するものである。
[0018] 以上のように構成されるタイミングリカノリーループにおける、タイミング回復動作に つき、以下説明する。
[0019] ADC1303の出力は、 DEQ 1306にて等ィ匕され、 TR回路 1307に出力される。 TR 回路 1307は、 DEQ1306の出力信号に基づき周波数誤差と位相誤差とからなる周 波数情報を算出する。 DAC1502は、 TR回路 1307から出力される周波数情報を、 アナログ電圧に変換する。 VCO1503は、 DAC1502の出力電圧に基づいた周波 数のクロックを生成する。 VCO1503の出力するクロックは、 ADC1303、 DAC1502 、 DEQ1306、 TR回路 1307に供給され、力かるフィードバック制御により、 VC015 03が出力するクロックの周波数を、媒体 1301へのデータの記録タイミングに同期さ せる。
特許文献 1：特開平 9— 204622号公報
非特許文献 1 :フロイド ェム.ガーデナ一（Floyd M.Gardner), 「インターポレーシヨン イン ディジタル モデムス一パート I：ファンダメンタルス（Interpolation in Digital Mo dems— PartI:Fundamentals)」アイイ一ィーィ一 トランサクシヨンズ オン コミュニケ ~~シヨンズ (IEEE Transactions onし ommunications), Vol.41, No. d, p. 501— 507 , 1993年 3月
発明の開示
発明が解決しょうとする課題
[0020] 上記従来の情報再生装置の一連の信号処理を、最尤復号の観点から見直してみ ると、媒体 1301に記録された情報はアナログ信号として読み出されるわけであるが、 アナログ信号は記録されたデータに応じて様々な波形 (シーケンス）を描くことになる
。最尤復号は、起こり得る様々なシーケンスの中で、実際に読み出されたシーケンス と最も近いものを検出し、そのシーケンスに対応したデータを復号するという動作を行 つている。
[0021] ここで、アナログ信号は、時間的に連続した信号であるために、アナログ信号のまま では、期待されるシーケンスとの近さ (あるいは尤度)を計算するのが困難である。そ こで、上記従来の情報再生装置では、チャネルクロックに同期した信号でサンプリン グして、尤度の計算を容易にしている。また、振幅方向が連続であったり、取り得る値 が多値に渡っても、尤度の計算は困難である。そこで、上記従来の情報再生装置で は、目標とする PR方式を定め、それに合うように等化処理を行っている。例えば、 FI R1309への入力をチャネルクロックで同期させ、 PR方式力PR (3, 4, 4, 3)であると すると、媒体 1301が DVDの場合の取り得る値は {— 7, -4, 0, 4, 7}の 5値で収ま るので、尤度を計算することは非常に容易となる。これによつて、コンパクトなビタビ復 号器が実現できて ヽるわけである。
[0022] 以上のように、従来の方法では、媒体から読み出されたアナログ信号を、期待され るシーケンスに近づけるために、タイミング回復や等化処理を行っており、これにより コンパクトな最尤復号器を実現できているわけである力 その反面、複雑なタイミング 回復用の回路や、大規模な等化処理用の回路が必要不可欠となり、以下のような問 題点が生じている。
[0023] まず、補間器 1305では、非同期クロックによってサンプリングされたデジタル信号 を、記録されているタイミングに疑似同期するように補間する際に、補間誤差が生じる ことが課題となる。補間にはいくつかの方法が考えられるが、 2サンプルの線形補間 は最も単純な回路で構成できる反面、補間誤差は大きくなつてしまう。この誤差を減 少させるために、複数サンプル力 補間すると、今度は回路規模が大きくなるという課 題も発生する。また、 ADC1303の入力アナログ信号自体に様々な要因の雑音が混 入している可能性があるため、このような信号力 補間処理することは、雑音による誤 つた補間がおこなわれたり、雑音の強調を生む可能性もある。
[0024] また、 DEQ1306にお!/、ては、デジタル FIRフィルタで高周波成分を増幅して!/、る ため、ここでも前記補間器 1305と同様に、雑音の強調を生む可能性がある。また、 D EQ 1306は FIRフィルタ構成を有するために、レイテンシが存在する。タイミングリカ ノ リループ内のレイテンシは、ループ遅延を増大させるため、タイミングリカバリ動作 の安定性が劣化すると 、う課題を有して 、る。
[0025] また、 FIR回路 1309では、 DEQ1306の出力を、デジタル FIRフィルタにより、目標 となる PR方式 (例えば PR (3, 4, 4, 3) )に対応するよう等化している。このため、ここ でも、雑音の強調を生む可能性がある。また、 FIR回路 1309による等化によって、後 段のビタビ復号器 1310の回路規模を削減できているのである力 逆に、 FIR回路 13 09による回路規模の増大も招 、て 、ることになる。
[0026] また、第 2の従来例における VCO1503は、微小な周波数変動にも追従できるよう に、その周波数分解能を細力べする必要があり、また、光ディスク装置の動作速度の 変化に対応するために、その周波数帯域は広くなければならない。しかし、 VC015 03は、アナログ回路であるため、その面積が大きくなるといった課題を有している。ま た、 VCO1503は、電圧や温度やノイズの影響を受け易ぐこれらに耐えうる回路を 設計するためには、設計工数が非常に大きくなるといった課題を有している。
[0027] 本発明は、上記課題を解決するためになされたものであり、補間によるタイミング回 復時に、補間誤差によって再生されたデータおよびタイミングの品質が劣化するのを 抑えることができ、また、タイミング回復ループ遅延の増大により系の安定性が劣化す るのを回避することができる情報再生装置を得ることを目的とする。
課題を解決するための手段
[0028] 本願の請求項 1に係る発明は、情報記録媒体から第 1の信号を読み出すデータ読 取部と、 固定クロックを発生するクロック生成器と、前記第 1の信号を、前記固定クロ ックでサンプリングして第 2の信号を得るデータ変^^と、前記固定クロックのタイミン グで、前記第 2の信号力もブランチメトリックを算出する演算部とを備えたことを特徴と するものである。
[0029] 本願の請求項 2に係る発明は、請求項 1に記載の情報再生装置において、前記第 1の信号は、データ情報とタイミング情報とを含むアナログ信号であり、前記データ変 は、前記固定クロックで前記アナログ信号をデジタル信号に変換するアナログデ ジタル変翻であることを特徴とするものである。
[0030] 本願の請求項 3に係る発明は、請求項 2に記載の情報再生装置において、前記情 報記録媒体へのデータ記録タイミングと前記固定クロックとのタイミング誤差情報を出 力し、前記データ記録タイミングと疑似同期した第 2のクロックを出力するタイミング検 出器と、前記タイミング誤差情報に基づ！、た複数の期待値を出力する期待値生成器 と、を更に備え、前記演算部は、前記期待値生成器力 出力される複数の期待値系 列のうち、前記アナログデジタル変換器の出力系列との尤度が最も高い系列に対応 するデータを、前記第 2のクロックのタイミングで出力することを特徴とするものである
[0031] 本願の請求項 4に係る発明は、請求項 1に記載の情報再生装置において、前記固 定クロックの周波数は、前記情報記録媒体へのデータ記録タイミングの周波数よりも 高 、ことを特徴とするものである。
[0032] 本願の請求項 5に係る発明は、請求項 1に記載の情報再生装置において、前記固 定クロックの周波数は、前記情報記録媒体へのデータ記録タイミングの周波数よりも 低 、ことを特徴とするものである。
[0033] 本願の請求項 6に係る発明は、請求項 3に記載の情報再生装置において、前記タ イミング検出器は、前記クロック生成器が出力するクロックの周波数力 前記データ記 録タイミングの周波数よりも常に高くなるように、前記タイミング誤差情報に基づいて、 前記クロック生成器を制御することを特徴とするものである。
[0034] 本願の請求項 7に係る発明は、請求項 3に記載の情報再生装置において、前記タ イミング検出器は、前記クロック生成器が出力するクロックの周波数力 前記データ記 録タイミングの周波数よりも常に低くなるように、前記タイミング誤差情報に基づいて、 前記クロック生成器を制御することを特徴とするものである。
[0035] 本願の請求項 8に係る発明は、請求項 3に記載の情報再生装置において、当該情 報再生装置の直流成分を検出する直流成分検出器を備え、前記期待値生成器は、 前記直流成分検出器が出力する直流成分を基にして前記期待値を補正することを 特徴とするものである。
[0036] 本願の請求項 9に係る発明は、請求項 3に記載の情報再生装置において、前記期 待値生成器は、前記データ記録タイミングに同期した同期ポイントの期待値を備え、 前記タイミング誤差情報に基づいて前記同期ポイントの期待値を補間して、前記固 定クロックに同期した同期ポイントの期待値を生成することを特徴とするものである。
[0037] 本願の請求項 10に係る発明は、請求項 3に記載の情報再生装置において、前記 期待値生成器は、前記データ記録タイミングに同期した同期ポイント間を時間軸方 向に複数分割した分割ポイントの期待値を備え、前記タイミング検出器が出力するタ イミング誤差情報に基づいて、前記分割ポイントの期待値の中力 特定の期待値を 選択することを特徴とするものである。
[0038] 本願の請求項 11に係る発明は、請求項 3に記載の情報再生装置において、前記 期待値生成器は、前記演算部が出力する再生データに基づき、生成すべき期待値 を適応的に制御することを特徴とするものである。
[0039] 本願の請求項 12に係る発明は、請求項 3に記載の情報再生装置において、前記 演算部は、前記固定クロックに基づいて、前記アナログデジタル変 出力とその期 待値とから、ブランチメトリックを計算するブランチメトリック演算器と、前記第 2のクロッ クに基づいて、前記ブランチメトリックを用いてパスメトリックを計算するパスメトリック演 算器とを有することを特徴とするものである。 [0040] 本願の請求項 13に係る発明は、請求項 12に記載の情報再生装置において、前記 ブランチメトリック演算器は、前記第 2のクロックのエッジ間に複数の前記固定クロック のエッジがある場合は、前記固定クロックのそれぞれのエッジに対応する前記アナ口 グデジタル変翻出力とその期待値とから、ブランチメトリックを計算することを特徴と するものである。
[0041] 本願の請求項 14に係る発明は、請求項 12に記載の情報再生装置において、前記 ブランチメトリック演算器は、前記第 2のクロックのエッジ間に複数の前記固定クロック のエッジがある場合は、前記第 2のクロックのエッジに直近の前記固定クロックのエツ ジに対応する前記アナログデジタル変 出力とその期待値とから、ブランチメトリツ クを計算することを特徴とするものである。
[0042] 本願の請求項 15に係る発明は、請求項 1に記載の情報再生装置において、前記 情報記録媒体である光ディスクから、該光ディスクに記録されて 、るアナログ信号を 読み出すディスクドライブを有することを特徴とするものである。
[0043] 本願の請求項 16に係る発明は、請求項 1に記載の情報再生装置において、前記 情報記録媒体は、 DVDディスクであることを特徴とするものである。
[0044] 本願の請求項 17に係る発明は、請求項 1に記載の情報再生装置において、前記 情報記録媒体は、 Blu-rayディスクであることを特徴とするものである。
[0045] 本願の請求項 18に係る発明は、請求項 1に記載の情報再生装置において、当該 情報再生装置は、 DVDディスクの再生および Blu-rayディスクの再生のどちらにも用 V、ることを特徴とするものである。
[0046] 本願の請求項 19に係る発明は、請求項 1に記載の情報再生装置において、前記 情報記録媒体は、 HD— DVDディスクであることを特徴とするものである。
[0047] 本願の請求項 20に係る発明は、情報記録媒体力も第 1の信号を読み出すデータ 読出しステップと、固定クロックを発生するクロック生成ステップと、前記第 1の信号を 、前記固定クロックでサンプリングして第 2の信号を得るデータ変換ステップと、前記 固定クロックのタイミングで、前記第 2の信号力もブランチメトリックを算出する演算ス テツプとを有することを特徴とするものである。
[0048] 本願の請求項 21に係る発明は、請求項 20に記載の情報再生方法において、前記 第 1の信号は、データ情報とタイミング情報とを含むアナログ信号であり、前記データ 変換ステップは、前記固定クロックで前記アナログ信号をデジタル信号に変換するこ とを特徴とするものである。
[0049] 本願の請求項 22に係る発明は、請求項 21に記載の情報再生方法において、前記 情報記録媒体へのデータ記録タイミングと前記固定クロックとのタイミング誤差情報を 出力し、前記データ記録タイミングと疑似同期した第 2のクロックを出力するタイミング 検出ステップと、前記タイミング誤差情報に基づいた複数の期待値を出力する期待 値生成ステップとを更に備え、前記演算ステップは、前記期待値生成ステップにおい て出力される複数の期待値系列のうち、前記データ変換ステップにて出力される信 号の出力系列との尤度が最も高い系列に対応するデータを、前記第 2のクロックのタ イミングで出力することを特徴とするものである。
[0050] 本願の請求項 23に係る発明は、請求項 20に記載の情報再生方法において、前記 固定クロックの周波数は、前記データ記録タイミングの周波数よりも高 、ことを特徴と するものである。
[0051] 本願の請求項 24に係る発明は、請求項 20に記載の情報再生方法において、前記 固定クロックの周波数は、前記データ記録タイミングの周波数よりも低 、ことを特徴と するものである。
[0052] 本願の請求項 25に係る発明は、請求項 22に記載の情報再生方法において、前記 クロック生成ステップは、前記固定クロックの周波数力 前記データ記録タイミングの 周波数よりも常に高くなるように、前記タイミング誤差情報に基づいて、前記固定クロ ックの周波数を切り替えて出力することを特徴とするものである。
[0053] 本願の請求項 26に係る発明は、請求項 22に記載の情報再生方法において、前記 クロック生成ステップは、前記固定クロックの周波数力 前記データ記録タイミングの 周波数よりも常に低くなるように、前記タイミング誤差情報に基づいて、前記固定クロ ックの周波数を切り替えて出力することを特徴とするものである。
[0054] 本願の請求項 27に係る発明は、請求項 22に記載の情報再生方法において、前記 第 2の信号の直流成分を検出する直流成分検出ステップを更に備え、前記期待値生 成ステップは、前記直流成分検出ステップにおいて検出される直流成分を基にして 前記期待値を補正することを特徴とするものである。
[0055] 本願の請求項 28に係る発明は、請求項 22に記載の情報再生方法において、前記 期待値生成ステップは、前記データ記録タイミングに同期した同期ポイントの期待値 を読み出し、前記タイミング誤差情報に基づいて前記同期ポイントの期待値を補間 することで、前記固定クロックに同期した同期ポイントの期待値を生成することを特徴 とするちのである。
[0056] 本願の請求項 29に係る発明は、請求項 22に記載の情報再生方法において、前記 期待値生成ステップは、前記データ記録タイミングに同期した同期ポイント間を時間 軸方向に複数分割した分割ポイントの期待値を読み出し、前記タイミング誤差情報に 基づ 、て、前記分割ポイントの期待値の中から特定の期待値を選択することを特徴と するものである。
[0057] 本願の請求項 30に係る発明は、請求項 22に記載の情報再生方法において、前記 期待値生成ステップは、前記演算ステップにて出力される再生データに基づき、生 成すべき期待値を適応的に制御することを特徴とするものである。
[0058] 本願の請求項 31に係る発明は、請求項 22に記載の情報再生方法において、前記 演算ステップは、前記固定クロックに基づいて、前記データ変換ステップの出力とそ の期待値とから、ブランチメトリックを計算するブランチメトリック演算ステップと、前記 第 2のクロックに基づいて、前記ブランチメトリックを用いてパスメトリックを計算するパ スメトリック演算ステップとを有することを特徴とするものである。
[0059] 本願の請求項 32に係る発明は、請求項 31に記載の情報再生方法において、前記 ブランチメトリック演算ステップは、前記第 2のクロックのエッジ間に複数の前記固定ク ロックのエッジがある場合は、前記固定クロックのそれぞれのエッジに対応する前記 第 2の信号の値とその期待値とから、ブランチメトリックを計算することを特徴とするも のである。
[0060] 本願の請求項 33に係る発明は、請求項 31に記載の情報再生方法において、前記 ブランチメトリック演算ステップは、前記第 2のクロックのエッジ間に複数の前記固定ク ロックのエッジがある場合は、前記第 2のクロックのエッジに直近の前記固定クロック のエッジに対応する前記第 2の信号の値とその期待値とから、ブランチメトリックを計 算することを特徴とするものである。
[0061] 本願の請求項 34に係る発明は、請求項 20に記載の情報再生方法において、前記 情報記録媒体は、 DVDディスクであることを特徴とするものである。
[0062] 本願の請求項 35に係る発明は、請求項 20に記載の情報再生方法において、前記 情報記録媒体は、 Blu-rayディスクであることを特徴とするものである。
[0063] 本願の請求項 36に係る発明は、請求項 20に記載の情報再生方法において、前記 情報記録媒体は、 HD— DVDディスクであることを特徴とするものである。
発明の効果
[0064] 本願請求項 1の発明によれば、情報記録媒体から第 1の信号を読み出すデータ読 取部と、固定クロックを発生するクロック生成器と、前記第 1の信号を、前記固定クロッ クでサンプリングして第 2の信号を得るデータ変^^と、前記固定クロックのタイミング で、前記第 2の信号力もブランチメトリックを算出する演算部とを備えたこととしたので 、データ記録タイミングと同期したクロックを生成するための VCOを設ける必要がなく なり、クロック生成器の構成を簡素化することが可能となると共に、クロック生成器の面 積や設計工数を削減することができる。また、タイミング回復ループ遅延の増大による 系の安定性が劣化するのを回避することができる。また、タイミング回復のための補間 処理により生じる補間誤差やノイズの影響を回避することができ、精度の高いデータ 再生を行うことが可能となる。
[0065] 本願請求項 2の発明によれば、請求項 1に記載の情報再生装置にお!、て、前記記 録媒体力 読み出した前記第 1の信号は、データ情報とタイミング情報とを含むアナ ログ信号であり、前記データ変換器は、前記固定クロックで前記アナログ信号をデジ タル信号に変換するアナログデジタル変^^であることとしたので、タイミング回復の ための補間処理により生じる補間誤差やノイズの影響を回避することができ、精度の 高 、データ再生を行うことが可能となる。
[0066] 本願請求項 3の発明によれば、請求項 2に記載の情報再生装置にお 、て、前記情 報記録媒体へのデータ記録タイミングと前記固定クロックとのタイミング誤差情報を出 力し、前記データ記録タイミングと疑似同期した第 2のクロックを出力するタイミング検 出器と、前記タイミング誤差情報に基づ！、た複数の期待値を出力する期待値生成器 とを更に備え、前記演算部は、前記期待値生成器力 出力される複数の期待値系列 のうち、前記アナログデジタル変換器の出力系列との尤度が最も高い系列に対応す るデータを、前記第 2のクロックのタイミングで出力することとしたので、回路規模の大 きな FIRフィルタを設ける必要がなくなり、情報再生装置全体としての回路規模の削 減を図ることが可能となる。
[0067] 本願請求項 4の発明によれば、請求項 1に記載の情報再生装置にお!、て、前記固 定クロックの周波数は、前記情報記録媒体へのデータ記録タイミングの周波数よりも 高いこととしたので、データ記録タイミングと同期したクロックを生成するための VCO を設ける必要がなくなり、クロック生成器の構成を簡素化することが可能となると共に 、クロック生成器の面積や設計工数を削減することができる。
[0068] 本願請求項 5の発明によれば、請求項 1に記載の情報再生装置にお!、て、前記固 定クロックの周波数は、前記情報記録媒体へのデータ記録タイミングの周波数よりも 低いこととしたので、データ記録タイミングと同期したクロックを生成するための VCO を設ける必要がなくなり、クロック生成器の構成を簡素化することが可能となると共に 、クロック生成器の面積や設計工数を削減することができる。
[0069] 本願請求項 6の発明によれば、請求項 3に記載の情報再生装置にお 、て、前記タ イミング検出器は、前記クロック生成器が出力するクロックの周波数力 前記データ記 録タイミングの周波数よりも常に高くなるように、前記タイミング誤差情報に基づいて、 前記クロック生成器を制御することとしたので、媒体の内周部と外周部とでデータの 読み込み速度が変化するような場合であっても、常に安定したデータ再生動作を行う ことが可能となる。
[0070] 本願請求項 7の発明によれば、請求項 3に記載の情報再生装置にお 、て、前記タ イミング検出器は、前記クロック生成器が出力するクロックの周波数力 前記データ記 録タイミングの周波数よりも常に低くなるように、前記タイミング誤差情報に基づいて、 前記クロック生成器を制御することとしたので、媒体の内周部と外周部とでデータの 読み込み速度が変化するような場合であっても、安定したデータの再生動作を行うこ とが可能となる。
[0071] 本願請求項 8の発明によれば、請求項 3に記載の情報再生装置にお 、て、当該情 報再生装置の直流成分を検出する直流成分検出器を備え、前記期待値生成器は、 前記直流成分検出器が出力する直流成分を基にして前記期待値を補正することとし たので、 AZD変 の出力を直接最尤系列検出器に入力することが可能となり、こ れにより、振幅方向の情報を十分に活用した最尤復号を行うことができ、精度の高い データ再生を行うことが可能となる。
[0072] 本願請求項 9の発明によれば、請求項 3に記載の情報再生装置にお 、て、前記期 待値生成器は、前記データ記録タイミングに同期した同期ポイントの期待値を備え、 前記タイミング誤差情報に基づいて前記同期ポイントの期待値を補間して、前記固 定クロックに同期した同期ポイントの期待値を生成することとしたので、タイミング回復 のための補間処理により生じる補間誤差やノイズの影響を回避することができ、精度 の高いデータ再生を行うことが可能となる。また、回路規模の大きな FIRフィルタを設 ける必要がなくなるので、情報再生装置全体としての回路規模の削減を図ることが可 能となる。
[0073] 本願請求項 10の発明によれば、請求項 3に記載の情報再生装置において、前記 期待値生成器は、前記データ記録タイミングに同期した同期ポイント間を時間軸方 向に複数分割した分割ポイントの期待値を備え、前記タイミング検出器が出力するタ イミング誤差情報に基づいて、前記分割ポイントの期待値の中力 特定の期待値を 選択することとしたので、期待値の補間処理を行なう必要がなぐ回路動作の簡略化 を図ることが可能となる。
[0074] 本願請求項 11の発明によれば、請求項 3に記載の情報再生装置にお 、て、前記 期待値生成器は、前記演算部が出力する再生データに基づき、生成すべき期待値 を適応的に制御することとしたので、媒体から読み出される信号波形が極端に歪ん で 、る場合であっても、正確な記録データの再生を行うことが可能となる。
[0075] 本願請求項 12の発明によれば、請求項 3に記載の情報再生装置において、前記 演算部は、前記固定クロックに基づいて、前記アナログデジタル変 出力とその期 待値とから、ブランチメトリックを計算するブランチメトリック演算器と、前記第 2のクロッ クに基づいて、前記ブランチメトリックを用いてパスメトリックを計算するパスメトリック演 算器とを有することとしたので、非同期クロックでサンプリングされたアナログ再生波 形から、最尤復号によりデータ記録タイミングに同期したデータを再生することが可能 となる。
[0076] 本願請求項 13の発明によれば、請求項 12に記載の情報再生装置において、前記 ブランチメトリック演算器は、前記第 2のクロックのエッジ間に複数の前記固定クロック のエッジがある場合は、前記固定クロックのそれぞれのエッジに対応する前記アナ口 グデジタル変翻出力とその期待値とから、ブランチメトリックを計算することとしたの で、非同期クロックでサンプリングされたアナログ再生波形から、データ記録書き込み タイミングに同期したデータを、最尤復号により再生することが可能となる。
[0077] 本願請求項 14の発明によれば、請求項 12に記載の情報再生装置において、前記 ブランチメトリック演算器は、前記第 2のクロックのエッジ間に複数の前記第 1のクロッ クのエッジがある場合は、前記第 2のクロックのエッジに直近の前記第 1のクロックの エッジに対応する前記アナログデジタル変 出力とその期待値とから、ブランチメ トリックを計算することとしたので、ブランチメトリックの累積を行なう必要がなくなり、ブ ランチメトリック計算工程の簡略ィ匕を図ることが可能となる。
[0078] 本願請求項 15の発明によれば、請求項 1に記載の情報再生装置において、前記 記録媒体である光ディスクから、該光ディスクに記録されて 、るアナログ信号を読み 出すディスクドライブを有することとしたので、光ディスクに書き込まれたデータを高精 度に再生することが可能となる。
[0079] 本願請求項 16の発明によれば、請求項 1に記載の情報再生装置にお!、て、前記 記録媒体は、 DVDディスクであることとしたので、 DVDに書き込まれたデータを高精 度に再生することが可能となる。
[0080] 本願請求項 17の発明によれば、請求項 1に記載の情報再生装置にお!、て、前記 記録媒体は、 Blu-rayディスクであることとしたので、 Blu-rayディスクに書き込まれたデ ータを高精度に再生することが可能となる。
[0081] 本願請求項 18の発明によれば、請求項 1に記載の情報再生装置において、当該 情報再生装置は、 DVDディスクの再生および Blu-rayディスクの再生のどちらにも用 いることとしたので、 DVDの再生および Blu-ray Discの再生の何れにおいても高精 度のデータ再生を行うことが可能となる。 [0082] 本願請求項 19の発明によれば、請求項 1に記載の情報再生装置において、前記 記録媒体は、 HD— DVDディスクであることとしたので、 HD— DVDディスクに書き 込まれたデータを高精度に再生することが可能となる。
[0083] 本願請求項 20の発明によれば、情報記録媒体から第 1の信号を読み出すデータ 読出しステップと、固定クロックを発生するクロック生成ステップと、前記第 1の信号を 、前記固定クロックでサンプリングして第 2の信号を得るデータ変換ステップと、前記 固定クロックのタイミングで、前記第 2の信号力もブランチメトリックを算出する演算ス テツプとを有することとしたので、データ記録タイミングと同期したクロックを生成する ための VCOを設ける必要がなくなり、クロック生成器の構成を簡素化することが可能 となると共に、クロック生成器の面積や設計工数を削減することができる。また、タイミ ング回復ループ遅延の増大による系の安定性が劣化するのを回避することができる 。また、タイミング回復のための補間処理により生じる補間誤差やノイズの影響を回避 することができ、精度の高 、データ再生を行うことが可能となる。
[0084] 本願請求項 21の発明によれば、請求項 20に記載の情報再生方法にお 、て、前記 記録媒体力 読み出した前記第 1の信号は、データ情報とタイミング情報とを含むァ ナログ信号であり、前記データ変換ステップは、前記固定クロックで前記アナログ信 号をデジタル信号に変換することとしたので、タイミング回復のための補間処理により 生じる補間誤差やノイズの影響を回避することができ、精度の高 、データ再生を行う ことが可能となる。
[0085] 本願請求項 22の発明によれば、請求項 21に記載の情報再生方法にお 、て、前記 情報記録媒体へのデータ記録タイミングと前記固定クロックとのタイミング誤差情報を 出力し、前記データ記録タイミングと疑似同期した第 2のクロックを出力するタイミング 検出ステップと、前記タイミング誤差情報に基づいた複数の期待値を出力する期待 値生成ステップとを更に備え、前記演算ステップは、前記期待値生成ステップにおい て出力される複数の期待値系列のうち、前記データ変換ステップにて出力される信 号の出力系列との尤度が最も高い系列に対応するデータを、前記第 2のクロックのタ イミングで出力することとしたので、回路規模の大きな FIRフィルタを設ける必要がな くなり、情報再生装置全体としての回路規模の削減を図ることが可能となる。 [0086] 本願請求項 23の発明によれば、請求項 20に記載の情報再生方法にお 、て、前記 固定クロックの周波数は、前記データ記録タイミングの周波数よりも高 、こととしたの で、データ記録タイミングと同期したクロックを生成するための VCOを設ける必要がな くなり、クロック生成器の構成を簡素化することが可能となると共に、クロック生成器の 面積や設計工数を削減することができる。
[0087] 本願請求項 24の発明によれば、請求項 20に記載の情報再生方法にぉ 、て、前記 固定クロックの周波数は、前記データ記録タイミングの周波数よりも低 、こととしたの で、データ記録タイミングと同期したクロックを生成するための VCOを設ける必要がな くなり、クロック生成器の構成を簡素化することが可能となると共に、クロック生成器の 面積や設計工数を削減することができる。
[0088] 本願請求項 25の発明によれば、請求項 22に記載の情報再生方法にぉ 、て、前記 クロック生成ステップは、前記固定クロックの周波数力 前記データ記録タイミングの 周波数よりも常に高くなるように、前記タイミング誤差情報に基づいて、前記固定クロ ックの周波数を切り替えて出力することとしたので、媒体の内周部と外周部とでデー タの読み込み速度が変化するような場合であっても、常に安定したデータ再生動作 を行うことが可能となる。
[0089] 本願請求項 26の発明によれば、前記クロック生成ステップは、前記固定クロックの 周波数が、前記データ記録タイミングの周波数よりも常に低くなるように、前記タイミン グ誤差情報に基づいて、前記固定クロックの周波数を切り替えて出力することとした ので、媒体の内周部と外周部とでデータの読み込み速度が変化するような場合であ つても、安定したデータの再生動作を行うことが可能となる。
[0090] 本願請求項 27の発明によれば、請求項 22に記載の情報再生方法にお 、て、前記 第 2の信号の直流成分を検出する直流成分検出ステップを更に備え、前記期待値生 成ステップは、前記直流成分検出ステップにおいて検出される直流成分を基にして 前記期待値を補正することとしたので、 AZD変 の出力を直接最尤系列検出器 に入力することが可能となり、これにより、振幅方向の情報を十分に活用した最尤復 号を行うことができ、精度の高 、データ再生を行うことが可能となる。
[0091] 本願請求項 28の発明によれば、請求項 22に記載の情報再生方法にお 、て、前記 期待値生成ステップは、前記データ記録タイミングに同期した同期ポイントの期待値 を読み出し、前記タイミング誤差情報に基づいて前記同期ポイントの期待値を補間 することで、前記固定クロックに同期した同期ポイントの期待値を生成するタイミング 回復のための補間処理により生じる補間誤差やノイズの影響を回避することができ、 精度の高いデータ再生を行うことが可能となる。また、回路規模の大きな FIRフィルタ を設ける必要がなくなるので、情報再生装置全体としての回路規模の削減を図ること が可能となる。
[0092] 本願請求項 29の発明によれば、請求項 22に記載の情報再生方法にお 、て、前記 期待値生成ステップは、前記データ記録タイミングに同期した同期ポイント間を時間 軸方向に複数分割した分割ポイントの期待値を読み出し、前記タイミング誤差情報に 基づ 、て、前記分割ポイントの期待値の中から特定の期待値を選択することとしたの で、期待値の補間処理を行なう必要がなぐ回路動作の簡略ィ匕を図ることが可能とな る。
[0093] 本願請求項 30の発明によれば、請求項 22に記載の情報再生方法にお 、て、前記 期待値生成ステップは、前記演算ステップにて出力される再生データに基づき、生 成すべき期待値を適応的に制御することとしたので、媒体力 読み出される信号波 形が極端に歪んで 、る場合であっても、正確な記録データの再生を行うことが可能と なる。
[0094] 本願請求項 31の発明によれば、請求項 22に記載の情報再生方法にお 、て、前記 演算ステップは、前記固定クロックに基づいて、前記第 2の信号とその期待値とから、 ブランチメトリックを計算するブランチメトリック演算ステップと、前記第 2のクロックに基 づ 、て、前記ブランチメトリックを用いてパスメトリックを計算するパスメトリック演算ステ ップとを有することとしたので、非同期クロックでサンプリングされたアナログ再生波形 から、最尤復号によりデータ記録タイミングに同期したデータを再生することが可能と なる。
[0095] 本願請求項 32の発明によれば、請求項 31に記載の情報再生方法にお 、て、前記 ブランチメトリック演算ステップは、前記第 2のクロックのエッジ間に複数の前記固定ク ロックのエッジがある場合は、前記固定クロックのそれぞれのエッジに対応する前記 第 2の信号の値とその期待値とから、ブランチメトリックを計算することとしたので、非 同期クロックでサンプリングされたアナログ再生波形から、データ記録書き込みタイミ ングに同期したデータを、最尤復号により再生することが可能となる。
[0096] 本願請求項 33の発明によれば、請求項 31に記載の情報再生方法にお 、て、前記 ブランチメトリック演算ステップは、前記第 2のクロックのエッジ間に複数の前記固定ク ロックのエッジがある場合は、前記第 2のクロックのエッジに直近の前記固定クロック のエッジに対応する前記第 2の信号の値とその期待値とから、ブランチメトリックを計 算することとしたので、ブランチメトリックの累積を行なう必要がなくなり、ブランチメトリ ック計算工程の簡略ィ匕を図ることが可能となる。
[0097] 本願請求項 34の発明によれば、請求項 20に記載の情報再生方法にぉ 、て、前記 情報記録媒体は、 DVDディスクであることとしたので、 DVDに書き込まれたデータを 高精度に再生することが可能となる。
[0098] 本願請求項 35の発明によれば、請求項 20に記載の情報再生方法にぉ 、て、前記 情報記録媒体は、 Blu-rayディスクであることとしたので、 Blu-rayディスクに書き込ま れたデータを高精度に再生することが可能となる。
[0099] 本願請求項 36の発明によれば、請求項 20に記載の情報再生方法にお 、て、前記 情報記録媒体は、 HD— DVDディスクであることとしたので、 HD— DVDディスクに 書き込まれたデータを高精度に再生することが可能となる。
図面の簡単な説明
[0100] [図 1(a)]図 1 (a)は、本発明の実施の形態 1による情報再生装置の構成を示す図であ る。
[図 1(b)]図 1 (b)は、本発明の実施の形態 1による情報再生装置の動作を説明するた めの図である。
[図 2]図 2は、タイミング検出器の構成を示す図である。
[図 3]図 3は、 NCO回路の動作を説明するための模式図である。
[図 4]図 4は、期待値生成器の動作を説明するための図である。
[図 5]図 5は、最尤復号器の構成を示す図である。
[図 6]図 6は、最尤復号器の動作説明を行なうためのタイミングチャートである。 [図 7]図 7は、本発明の実施の形態 2による情報再生装置の構成を示す図である。
[図 8]図 8は、ベースラインコントロール回路の動作を説明するための図である。
〇
[図 〇
9]図 9は、本発明の実施の形態 3による情報再生装置の構成を示す図である。
[図 10]図 10は、本発明の実施の形態 3による情報再生装置の構成の変形例を示す 図である。
[図 11]図 11は、本発明の実施の形態 4による情報再生装置の構成を示す図である。
[図 12]図 12は、媒体力 読み出されたアナログ信号波形を表す図である。
[図 13]図 13は、従来の情報再生装置の構成を示す図である。
[図 14]図 14は、シンクマークを説明するための図である。
[図 15]図 15は、従来の情報再生装置の構成を示す図である。
符号の説明
700、 900、 1000、 1100 情報再生装置
101、 1301 媒体
102、 1302 ALPF
103、 1303 AZD変
104 クロック生成器
105 タイミング検出器
106 期待値生成器
107 最尤復号器
201 シンクマーク検出器
202 カウンタ
203 演算値保持部
204 除算器
205 位相比較器
206 NCO制御値算出器
207 NCO回路
208 疑似同期クロック生成器
5a丄ハ -5an 演算器 502 ACS回路
503 生き残りパス管理回路
901 ベースラインコントロール回路（BC)
1304 周波数シンセサイザ
1305 補間器
1306 DEQ
1307 TR回路
1309 FIR
1310 ビタビ復号器
1502 DAC
1503 VCO
CLK1 同期クロック
CLK2 同期クロック
発明を実施するための最良の形態
[0102] 本発明の基本原理は、媒体力も読み出されたアナログ信号を、期待されるシーケン スに近づけるのではなぐ逆に、期待されるシーケンスの方を上記アナログ信号に近 づけるというものである。
以下、本発明の実施の形態について説明する。
[0103] (実施の形態 1)
図 1 (a)は、本発明の実施の形態 1による情報再生装置を説明する図である。 本実施の形態 1の情報再生装置 100は、 DVDなどの媒体 101に記録されて ヽる、 データ情報とタイミング情報力 なるアナログ信号から、データとタイミングを再生する ものであり、 ALPF (Analog Low Pass Filter)102と、 AZD変^^ (ADC) 103と、ク ロック生成器 104と、タイミング検出器 105と、期待値生成器 106と、最尤復号器 107 とを有している。
[0104] ALPF102、 ADC103は、図 13に示す従来の情報再生装置 1300におけるものと 同一である。クロック生成器 104は、固定周波数のクロック CLK1を生成するものであ り、生成したクロックを ADC103、タイミング検出器 105、期待値生成器 106、及び最 尤復号器 107に供給する。クロック生成器 104が生成するクロックの周波数は、必ず しも、媒体 101へのデータ記録タイミングに同期したクロック、すなわち、チャネルクロ ックに同期したものである必要はなぐ本実施の形態 1では十分にマージンを持った 非同期の固定周波数オーバーサンプルクロック（以下、「非同期クロック」とする。）とし ている。
[0105] タイミング検出器 105は、チャネルクロックに疑似的に同期した疑似同期クロック CL K2を生成するとともに、期待値を補間するためのパラメータ を作成するものである 期待値生成器 106は、最尤復号器 107にて用いられる期待値を生成するものであ る。
最尤復号器 107は、前記期待値と ADC103の出力 S1とに基づき再生データを生 成するものである。
[0106] 次に、本実施の形態 1による情報再生装置 100の動作の概略について説明する。
図 1 (b)は、情報再生装置 100の動作説明を行なうための図である。
[0107] 情報再生装置 100の動作が開始すると、 DVDの媒体 101に記録されているデータ 情報とタイミング情報力 光ピックアップによってアナログ信号として読み出され (ステ ップ 101)、クロック生成器 104により、非同期クロック CLK1が生成される（ステップ 1 02)。
[0108] 媒体 101から読み出されたアナログ信号は、 VGA、及びオフセット調整器 (何れも 図示せず）によって、その振幅とオフセットが調整された後、 ALPF102で高周波成 分が除去され、 ADC103でデジタル信号に変換される（ステップ 103)。
[0109] ADC出力 S1と非同期クロック CLK1は、それぞれタイミング検出器 105に入力し、 タイミング検出器 105において、チャネルクロックに疑似的に同期した疑似同期クロッ ク CLK2と、期待値を補間するためのパラメータ が生成される (ステップ 104)。
[0110] 期待値生成器 106は、パラメータ μに基づいて、あらかじめ設定しているデフォルト の期待値を補間して、最尤復号器 107の期待値を生成し、最尤復号器 107に出力 する（ステップ 105)。
[0111] そして、最尤復号器 107では、非同期クロック CLK1のタイミングで、 ADC出力 S1 と、期待値生成器 106から出力される ADC出力 SIの期待値とから、ブランチメトリツ クが算出され、疑似同期クロック CLK2のタイミングで、ブランチメトリックを用いてパス メトリックが算出され、これにより、再生すべきデータが演算、出力される (ステップ 10 6)。
[0112] 以下、タイミング検出器 105、期待値生成器 106、及び最尤復号器 107の詳細な 構成、及びこれらの各構成要素により実行される上記ステップ 104ないし 106の詳細 について説明する。
[0113] 1)まず、タイミング検出器 105の構成、及びタイミング検出器 105により実行される 上記ステップ 104の詳細について説明する。
図 2は、タイミング検出器 105の詳細な構成を示すブロック図である。
[0114] タイミング検出器 105は、シンクマーク検出器 201と、カウンタ 202と、演算値保持 部 203と、除算器 204と、位相比較器 205と、 NCO制御値算出器 206と、 NCO回路 207と、疑似同期クロック生成器 208とを有している。
[0115] シンクマーク検出器 201は、 ADC出力 S1からシンクマークを検出するものである。
カウンタ 202は、非同期クロック CLK1でシンクマーク間隔をカウントし、カウント値 Y を出力するものである。演算値保持部 203は、チャネルクロックと非同期クロック CLK 1の比率を割り出すための基準演算値 Xを格納するものである。基準演算値 Xは、媒 体 101に固有の値であり、例えば、媒体 101が DVDの場合、 Xの値はシンクマーク 間隔である 1488となる。除算器 204は、チャネルクロックと非同期クロック CLK1の比 率 XZYを算出するものである。位相比較器 205は、 ADC出力 S1と非同期クロック C LK1との位相誤差を求めるものである。 NCO制御値算出器 206は、 NCO回路 207 を制御するための制御値である NCword (NCO Control word)を算出するものである 。疑似同期クロック生成器 208は、チャネルクロックに疑似的に同期した疑似同期クロ ック C K2を生成するちのである。
[0116] 次に、タイミング検出器 105により実行される上記ステップ 104の詳細について説 明する。
[0117] シンクマーク検出器 201は、 ADC103の出力力もシンクマークを検出する。媒体 1 01が DVDの場合は、上述のように、シンクマークを検出することによってチャネルク ロックの周波数を抽出することができる。シンクマークは、図 14に示すように、 14T期 間と 4T期間力もなる特定パターンである。ここで、 Tはチャネル周期を表している。シ ンクマークは、 1488T間隔で出現するように媒体に記録されている。
[0118] カウンタ 202は非同期クロック CLK1でシンクマーク間隔をカウントし、除算器 204 に出力する。除算器 204は、演算値保持部 203に格納されている演算値 Xを、カウン タ 202の出力であるカウンタ値 Yで除算することで、チャネルクロックと非同期クロック CLK1の比率を割り出し、 NCO制御値算出器 206に出力する。たとえば、チャネル クロックが 27MHzで、シンセサイザクロックが 54MHzであるとすると、除算器 204の 出力値は 0. 5となる。また、位相比較器 205は、 ADC103の出力と非同期クロック C LK1とに基づいて、 ADC出力 S1と非同期クロック CLK1との位相誤差を求め、 NC O制御値算出器 206に出力する。 NCO制御値算出器 206は、位相比較器 205の出 力に基づいて、除算器 204の出力値を補正して NCwordを算出する。 NCO回路 20 7は、非同期クロック CLK1の 1クロック毎に初期値 1から NCwordの値を減算していき 、その値が 0以下にならないように制御を行ないながら 1と 0の値の間で、減算を繰り 返していく。
[0119] 以下、 NCO回路 207の動作を図 3を用いて説明する。図 3は、 NCO回路 207の動 作を説明するための図である。
[0120] 図 3において、 tl〜t5は非同期クロック CLK1タイミングを表し、 N1〜N5は tl〜t5 における NCwordの値を表し、 nl〜n5は tl〜t5における減算値を表し、 12と 14は nl 〜n5が 0以下となった場合の余剰値をそれぞれ表す。また、オーバーフローフラグ F は、オーバーフローフラグ Fの出力タイミングを示して!/、る。
[0121] まず、 tlにて、初期値 1から N1を減算し nlを算出する。次に、 t2にて nlから N2を 減算し n2を算出する。このとき、 n2が 0以下となるため、 NCO回路 207は、オーバー フローフラグ Fを出力すると共に、 0以下の値となる 12を繰り上げる。 t3では、（1—12) 力も N3を減算し n3を算出する。 n3は 0以上であるため、オーバーフローフラグ Fが 出力されることはなぐまた、減算値の繰り上がりもない。 t4では、 n3から N4を減算し n4を算出する。この際、 t2と同様にその値が 0以下となるため、オーバーフローフラ グ Fを出力するとともに、 14を繰り上げる。 t5では、（1—14)から N5を減算し n5を算出 する。以上の演算は、下記（2)式で表すことができる。
[0122] η = ( η -N ) modl · · · (2)
i i-1 i
[0123] NCO回路 207は、以上の動作によりオーバーフローフラグ Fを疑似同期クロック生 成器 208に出力する。また、 NCO回路 207は下記（3)式
[0124] μ = 1 - η · ' · (3)
[0125] により、チャネルクロックと非同期クロック CLK1とのタイミング誤差であるパラメータ の値を算出し、期待値生成器 106に出力する。
[0126] 疑似同期クロック生成器 208は、クロック生成器 104が出力する非同期クロック CL
K1から、オーバーフローフラグ Fが立っていないクロックを間引くことにより、チヤネノレ ビットに疑似的に同期した疑似同期クロック CLK2を出力し、これにより、上述したス テツプ 104が終了する。
[0127] 2)次に、期待値生成器 106により実行される上記ステップ 105の詳細について説 明する。
図 4は期待値生成器 106の動作を説明するための図である。
[0128] 媒体 101に記録されているデータが {011110001 }であったとする。従来の情報再 生装置 1300、あるいは情報再生装置 1500にてタイミング補間、及び等化処理を行 なった場合は、サンプル点がチャネルクロックと同期しており、 PR(3, 4, 4, 3)に完 全に等化されているので、期待値シーケンスは図 4 (a)のように {—4, 0, 4, 7, 4, 0 , -4, -4, 0, 4}となる。すなわち、期待値は {— 7, -4, 0, 4, 7}の 5値し力取り得 ない。しかし、本発明の方式では、例え PR(3, 4, 4, 3)に完全に等化されていたとし ても、サンプル点がチャネルクロックとは同期していないため、期待値は 5値では収ま らない。例えば、クロック生成器 104が出力する非同期クロックがチャネルクロックと比 較して 4Z3倍にオーバーサンプルされている場合、タイミング検出器 105の NCO制 御値算出器 206にて算出される NCwordの値は 0. 75であり、 NCO回路 207から出 力されるノ ラメータ の値は {0, 0. 75, 0. 5, 0. 25, 0, 0. 75, 0. 5, 0. 25, 0, 0 . 75, 0. 5, 0. 25, 0}と!/、ぅ系歹 IJとなる。期待値生成器 106では、このノ ラメータ の値によって、あら力じめ設定されているデフォルトの期待値、例えば、本実施の形 態 1では {ー7, -4, 0, 4, 7}を補間することにより、 ADC出力 S1の期待値を生成す る。図 4 (b)は、期待値生成器 106により生成された期待値のシーケンスを示している
[0129] ここで、最初の期待値は、下記 (4)式
[0130] (1ー ） X (—4) + X O · · · (4)
[0131] で求められ、 μ力^であることから値は— 4となる。次の期待値も同様に上式 (4)で求 めるが、 が 0. 75であることから、値は一 1となる。このようにして期待値を求める結 果、期待値生成器 106は、図 4 (b)に示すような期待値を出力し、これにより、上述し たステップ 105が終了する。
[0132] 3)次に、最尤復号器 107の構成、及び最尤復号器 107により実行される上記ステ ップ 106の詳細について説明する。
[0133] 最尤復号器 107は、期待値生成器 106が出力する期待値と ADC出力 S1とに基づ き再生データを生成する。 ADC出力 S1は、非同期クロック CLK1によりサンプリング されたものであるため、そのサンプルポイントは、チャネルクロックの同期ポイントとは 必ずしも同期しておらず、チャネルクロックのエッジ間に 2つのサンプルポイントが存 在する場合があり得る。最尤復号器 107は、このような非同期データ力も同期データ への乗り換えを行なうため、非同期クロック CLK1でブランチメトリックを計算し、疑似 同期クロック CLK2で、ブランチメトリックを加算、比較、選択してパスメトリックを計算 することとしている。
[0134] 図 5は最尤復号器 107の構成を表すブロック図である。
最尤復号器 107は、演算器 5al〜5anと、 ACS (Add- Compare- Select)回路 502と 、生き残りパス管理回路 503とを有している。
[0135] 演算器 5al〜5anは、 ADC出力 S1と期待値とから、非同期クロック CLK1により、 ブランチメトリックを算出するものである。 ACS回路 502は、演算器 5al〜5an5al〜 5an、が出力するブランチメトリックを加算、比較、選択して、もっとも尤度の高いメトリ ック値をパスメトリック値として保存するものである。生き残りパス管理部 503は、 ACS 回路 502の出力、及びクロック生成器 208の出力を受け、最終的な再生データを出 力するものである。なお、 ACS回路 502と生き残りパス管理部 503は、疑似同期クロ ック CLK2〖こより動作する。 [0136] 次に、上記最尤復号器 107により実行される上記ステップ 106の詳細について説 明する。
[0137] 図 6は最尤復号器 107の動作を表すタイミングチャートである。図 6において、（a) は、媒体 101に記録されている記録データを表す。（b)はデータに同期したクロック、 すなわちチャネルクロックを表す。（c)は、媒体 101から読み出されたアナログ再生信 号を表す。（d)は、クロック生成器 104が出力する非同期クロック CLK1を表す。 (e) は疑似同期クロック生成器 208が出力する疑似同期クロック CLK2を表す。（f)は、 A DC103の出力を表す。（g)は、演算器 5al〜5anにて算出されたブランチメトリックを 表す。 (h)は、 ACS 502のパス選択信号の出力を表す。また、 tl〜tnはチャネルクロ ックの同期ポイントを表し、 1〜 nは疑似同期ポイントを表す。
[0138] tlにて、各演算器 5al〜5anは、 ADC出力 flと期待値生成器 106で生成された期 待値とから、ブランチメトリック gl〜glを求める。図 6においてはそれらをまとめて gl と表す。各演算器 5al〜5anは、 ACS502が疑似同期クロック CLK2を受ける 2 前に、次の ADC出力 f2を受けるため、 ADC出力 f2とその期待値とから、ブランチメト リック g2を求め、 glと g2とを累積する。
[0139] t' 2にて、 ACS502が疑似同期クロック CLK2を受けると、演算器 5al〜5anは、 ブランチメトリックを ACS502に対して出力すると共に、その演算値 (累積値)をリセッ トする。 ACS回路 502は、演算器 5al〜5anから出力されたブランチメトリックを加算 、比較、選択して、もっとも尤度の高いメトリック値をパスメトリック値として保存すると同 時に、どのパスを選択したかを示すパス選択信号 hiを出力する。
[0140] 2から 3の間に、演算器 5al〜5anは、 ADC出力 f3と f4を受けるため、 ADC 出力 f3とその期待値とからブランチメトリック g3を算出し、また、 ADC出力 f4とその期 待値とから g4を算出した後、これらを累積する。 3にて、 ACS回路 502が疑似同 期クロック CLK2を受けると、演算器 5al〜5anは、ブランチメトリックを出力するととも に、演算値のリセットを行なう。 ACS回路 502は、パスメトリック値の保存、及びパス選 択信号 h2の出力を行なう。
[0141] 3の後、演算器 5al〜5anは、 ADC出力 f5を受けて、ブランチメトリック g5を算 出する。演算器 5al〜5anは、 ACS回路 502が疑似同期クロック CLK2を受ける 4までの間 ADC出力 dを受けないため、 3にてブランチメトリック g5を出力し、その 値をリセットする。 ACS回路 502は、パスメトリック値の保存、及びパス選択信号 h3の 出力を行なう。 4以降についても、上述した動作が行なわれる。
[0142] 生き残りパス管理回路 503では、 ACS回路 502から出力されるパス選択信号を基 に、最終的な再生データが生成され、該再生データが出力されることにより、上述し たステップ 106が終了し、これにより、本実施の形態 1の情報再生装置 100による、媒 体 101に記録されたデータの再生動作が完了する。
[0143] このように、本実施の形態 1では、あら力じめ類推可能であり雑音の影響がない期 待値を補間してタイミング回復を行うこととしたので、補間誤差による性能劣化を最小 限に抑えることができ、データ再生およびタイミング回復の精度を向上させることが可 能となる。また、フィードフォワード型のタイミング回復手法を用いるため、ループ遅延 の増大による系の安定性の劣化が生じないという効果を有する。
[0144] なお、上記実施の形態 1では、期待値生成器 106にて、あら力じめ設定しておいた チャネルクロックのタイミングと同期する同期ポイントの期待値を補間することとしたが
、期待値シーケンスの同期ポイント間を時間軸方向において所定数に分割し、协 る分割ポイントの期待値を予めメモリ等に格納しておき、前記 の値に一番近い分割 ポイントの期待値を選択するようにしてもよい。この場合、補間処理を省略することが でき、回路動作の簡略ィ匕を図ることが可能となる。
[0145] また、上記実施の形態 1では、前記最尤復号器 107の演算器 5al〜5anは、同期ク ロック間に、非同期クロックでサンプリングしたサンプルポイントが複数存在する場合 は、これら複数のサンプルポイント毎に算出されたブランチメトリックを累積加算するこ ととした力 チャネルクロックのエッジに一番近い非同期クロック CLK1のエッジに対 応する ADC出力 S1とその期待値とからブランチメトリックを計算して ACS回路 502に 出力するようにしてもよい。この場合、ブランチメトリックを累積する必要がなぐ回路 動作の簡略ィ匕を図ることが可能となる。
[0146] (実施の形態 2)
本実施の形態 2は、実施の形態 1に係る情報再生装置において、タイミング検出器 105の制御により、クロック生成器 104が出力するクロックの周波数を切り替えるよう にしたものである。
[0147] 例えば、媒体 101として DVDを用いる場合、 DVD— ROMの回転制御方式は、通 常は CLV (Constant Linear Velocity)方式である力 高倍速再生時には、スピンドル モータの回転を制御するのが難しくなるため、 CAV (Constant Angular Velocity)方 式をとることがある。 CAV方式では、媒体 101の内周部よりも外周部のほうが記録周 波数が高くなるため、媒体 101の内周部ではクロック生成器 104が出力するクロック の周波数のほうが記録周波数より高くても、媒体 101の外周部ではその関係が逆転 することもあり得る。通常、クロック生成器 104が出力する非同期クロックの周波数が 高い方が、回路構成を簡略ィ匕できることから、本実施の形態 2では、タイミング検出器 105が出力するタイミング検出信号に基づき、クロック生成器 104が出力するクロック の周波数を切り替えることとして 、る。
[0148] 図 7は、本発明の実施の形態 2による情報再生装置 700の構成を表すブロック図で ある。なお、図 7において、図 1と同じ構成要素については同じ符号を用い、その説 明を省略する。
[0149] 本実施の形態 2が前記実施の形態 1と異なる点は、タイミング検出器 105が、クロッ ク生成器 104に対して、クロック生成器 104が出力する非同期クロック CLK1の周波 数の切替を指示する制御信号 S2を出力する点、及びクロック生成器 104が、数段階 の周波数を切り替えて出力することができるよう構成されている点である。
[0150] 次に、タイミング検出器 105によるクロック生成器 104の制御について説明する。
[0151] タイミング検出器 105は、 ADC103出力とクロック生成器 104の出力を受けて、そ の内部に備える除算器 204により、チャネルクロックとクロック生成器 104が出力する 非同期クロック CLK1との比率 XZYを求める。非同期クロック CLK1は、チャネルク ロックよりも速いため、 X<Yとなる。
[0152] 図示しない制御信号生成回路は、比率 ΧΖΥを検出し、比率 ΧΖΥが逆転しそうに なったら、クロック生成器 104に対して、制御信号 S2を出力する。クロック生成器 104 は、制御信号 S2を受けて、出力する非同期クロック CLK1を基本周波数の所定倍の 周波数のクロックに切り替える。例えば、生成した周波数を分周することにより、基本 周波数、 2倍、 4倍、 8倍のいずれかの周波数のクロックを出力する。 [0153] このように、本実施の形態 2では、チャネルクロックとクロック生成器 104の出力する 非同期クロック CLK1の比率に基づき、タイミング検出器 105が、クロック生成器 104 が出力するクロックの周波数を制御することとしたので、クロック生成器 104が出力す るクロック周波数を常にチャネルクロックよりも高く制御することができ、これにより、媒 体 101の内周部よりも外周部のほうが記録周波数が高いような場合であっても、安定 したデータ再生動作を行うことが可能となる。
[0154] (実施の形態 3)
本実施の形態 3は、前記実施の形態 1に係る情報再生装置において、直流成分を 検出し、そのレベル調整を行なうベースラインコントローラ（BC)の出力に基づ 、て、 期待値生成器 106が出力する期待値を補正することとしたものである。
[0155] 図 9は、本実施の形態 3に係る情報再生装置 900を表す構成図である。図 9におい て、 901は、情報再生装置 900における直流成分を検出し、その値が最適なレベル となるように制御を行なうベースラインコントロール回路（BC)である。なお、図 1と同 一の構成要素については同じ符号を使用し、その説明を省略する。
[0156] 次に、動作について説明する。
実施の形態 1において説明したように、媒体 101からアナログデータが読み出され ると、該アナログデータは、 ADC103にて AZD変換を受けた後、タイミング検出器 1 05内部の位相比較器 205に出力される。また、クロック生成器 104では、非同期クロ ック CLK1が生成され、位相比較器 205に出力される。
[0157] 位相比較器 205の出力信号は、実施の形態 1と同様に、 NCO制御値算出器 206 に対して出力されると共に、 BC901に出力される。
[0158] BC901は、位相比較器 205の出力を受けて、該出力信号波形の立ち上がりポイン トと立下りポイントとを検出することにより、直流成分を検出する。そして、該検出され た直流成分をもとに、ベースライン誤差、すなわち補正量を求め、該補正量を表す制 御信号を期待値生成器 106に出力する。
[0159] 期待値生成器 106では、 BC901から出力される制御信号に従い、生成した期待値 が補正される。例えば、生成した期待値力 ベースライン誤差が減じられて、期待値 シーケンス全体が上に持ち上げられる。 [0160] そして、最尤復号器 107では、上述した実施の形態 1と同様に、補正後の期待値と ADC出力 S1とに基づいて再生データが演算される。
以下、本実施の形態 3の情報再生装置 900による効果について説明する。
[0161] 本願発明、あるいは、前記従来例のようなリードチャネル系においては、通常、ベー スラインコントロール回路力 AZD変換器の直後に配置され、ベースラインコント口 ール回路の制御により、スライサー等の基準値となる直流成分を補正している。図 8 ( a)は、ァシンメトリを持ったアナログ再生波形を、分解能が 7ビットの AZD変換器で ディジタルィ匕した後の波形を表す図である。図 8 (a)においては、 AZD変換器のレン ジを十分に活用できるように、波形の最大値が 63、最小値が 64になるように制御 されている。ここで、 DVDに書き込まれるデータは、基準値を 0とすると 1と 0の数が同 数となるように符号ィ匕されているため、図 8 (a)においては、基準値を補正する必要が ある。ベースラインコントロール回路は、 1と 0の個数を数えて直流成分を検出した後、 1と 0の個数が同数となるように基準値を定め、波形全体を上に持ち上げることにより ベースラインの補正を行なう。ベースラインコントロール回路の出力を図 8 (b)に示す 。図 8 (b)に示すように、ベースラインコントロール回路は、波形全体を上に持ち上げ る際に、その値が 63を超えるものは、強制的に 63に飽和させている。このため、ベー スラインコントロール回路を、 AZD変換器の直後に配置してベースライン補正を行な うと、信号波形に歪みが生じることになる。
[0162] 最尤復号は、信号波形の振幅方向の情報を十分に利用するものであるため、かか る歪みは、データ再生の精度に大きな影響を与えることになる。
[0163] 本実施の形態 3によれば、 ADC出力 S1を直接最尤復号器 107に入力し、期待値 生成器 106が生成する期待値を補正することにより直流成分の補正を行なうこととし たので、 ADC出力 S1を補正する際に生じる信号の歪みを回避することができ、これ により、振幅方向の情報を十分に活用して最尤復号を行うことが可能となり、より高精 度のデータ再生を行うことができる。
[0164] なお、直流成分のベースライン誤差は ADC出力 S1から直接求めることも可能であ るため、図 10に示すように、 ADC103の直後に BC901を配置し、 BCの出力信号を タイミング検出器 105、及び期待値生成器 106に供給するようにしても、本実施の形 態 3と同様の効果を得ることができる。
[0165] このように、本実施の形態 3は、直流成分を検出し、そのレベル調整を行なうベース ラインコントローラ（BC)を設け、 BC901の出力に基づいて、期待値生成器 106が出 力する期待値を補正することとしたので、 AZD変 の出力を直接最尤系列検出 器に入力することが可能となり、これにより、振幅方向の情報を十分に活用した最尤 復号を行うことができ、精度の高 、データ再生を行うことが可能となる。
[0166] (実施の形態 4)
本実施の形態 4は、前記実施の形態 1に係る情報再生装置において、最尤復号回 路 107が出力する再生データに基づいて、期待値生成器 106が生成する期待値を 適応的に制御するものである。
[0167] 媒体 101から出力されるアナログ再生波形が上下対象の波形である場合は、期待 値生成器 106にて使用されるあら力じめ設定された期待値としては、例えば PR(3, 4 , 4, 3)に完全に等化されている場合は、 {— 7, -4, 0, 4, 7}の 5値を用いることで 十分である。しかし、媒体 101のアナログ再生信号波形が、図 12 (a)に示すように下 側の波形がつぶれて 、るァシンメトリな波形である場合は、予め設定されて!、る期待 値では十分な結果が得られない。このため、本実施の形態 4では、最尤復号回路 10 7が出力する再生データに基づいて、期待値生成器 106が生成する期待値の値を 適応的に制御することとして 、る。
[0168] 図 11は、本実施の形態 4の情報再生装置を表す図である。なお、図 1と同一の構 成要素については同じ符号を使用し、その説明を省略する。図 11において、最尤復 号器 107の出力信号は、期待値生成器 106に入力される。なお、図示していないが 、本実施の形態 4の期待値生成器 106は、最尤復号器 107が出力する復号データ S 3から、媒体 101のアナログ再生信号波形の歪み量を検出する歪み量検出回路と、 その歪み量に応じて期待値を適応的に制御する制御回路とを備えている。
[0169] 次に動作について説明する。
前記実施の形態 1において説明したように、媒体 101から読み出されたアナログデ ータは、 ADC103にて AZD変換を受け、最尤復号器 107に入力される。最尤復号 器 107では、 ADC出力 S1と期待値生成器 106が出力する期待値とにより、最終的 な再生データを出力する。
[0170] 期待値生成器 106は、最尤復号器 107が出力する再生データ S3を受けると、該デ 一タカ 媒体 101のアナログ再生信号波形の歪み量を求め、その検出量に応じて、 デフォルトの期待値を選択する。例えば、図 12 (b)に示すように、波形の下側が歪ん でいるような場合は、期待値として、—4の代わりに— 1を選択し、—7の代わりに— 3 を選択する。そして、新たに選択された期待値を、実施の形態 1と同様にタイミング検 出器 105から出力されるパラメータ に従って補間し、その値を最尤復号器 107に 出力する。
[0171] 最尤復号器 107は、補正後の期待値と ADC出力 S1とに基づいて再生データを出 力する。
[0172] このように、本実施の形態 4では、最尤復号器 107が出力する再生データに基づき 、期待値生成器 106が出力する期待値を適応的に制御することとしたので、媒体 10 1から読み出される信号波形が極端に歪んでいる場合であっても、正確な記録デー タの再生を行うことが可能となる。
産業上の利用可能性
[0173] 本発明にかかる情報再生装置は、期待値を補間して生成する期待値生成器を有し 、より誤りの少ないデータ再生を行うことができ、 DVD等の光ディスクの再生装置とし て有用であり、また、光ディスク以外の情報再生の用途にも応用できるものである。

Claims

請求の範囲
[1] 情報記録媒体から第 1の信号を読み出すデータ読取部と、
固定クロックを発生するクロック生成器と、
前記データ信号を、前記固定クロックでサンプリングして第 2の信号を得るデータ変 翻と、
前記固定クロックのタイミングで、前記第 2の信号力 ブランチメトリックを算出する 演算部と、を備えた、
ことを特徴とする情報再生装置。
[2] 請求項 1に記載の情報再生装置にお!、て、
前記記録媒体から読み出した前記第 1の信号は、データ情報とタイミング情報とを 含むアナログ信号であり、
前記データ変換器は、前記固定クロックで前記アナログ信号をデジタル信号に変 換するアナログデジタル変 である、
ことを特徴とする情報再生装置。
[3] 請求項 2に記載の情報再生装置において、
前記情報記録媒体へのデータ記録タイミングと前記固定クロックとのタイミング誤差 情報を出力し、前記データ記録タイミングと疑似同期した第 2のクロックを出力するタ イミング検出器と、
前記タイミング誤差情報に基づ 、た複数の期待値を出力する期待値生成器と、を 更に備え、
前記演算部は、前記期待値生成器力も出力される複数の期待値系列のうち、前記 アナログデジタル変換器の出力系列との尤度が最も高い系列に対応するデータを、 前記第 2のクロックのタイミングで出力する、
ことを特徴とする情報再生装置。
[4] 請求項 1に記載の情報再生装置にお!、て、
前記固定クロックの周波数は、前記情報記録媒体へのデータ記録タイミングの周波 数よりも高い、
ことを特徴とする情報再生装置。
[5] 請求項 1に記載の情報再生装置にお!、て、
前記固定クロックの周波数は、前記情報記録媒体へのデータ記録タイミングの周波 数よりも低い、
ことを特徴とする情報再生装置。
[6] 請求項 3に記載の情報再生装置において、
前記タイミング検出器は、前記クロック生成器が出力するクロックの周波数が、前記 データ記録タイミングの周波数よりも常に高くなるように、前記タイミング誤差情報に 基づいて、前記クロック生成器を制御する、
ことを特徴とする情報再生装置。
[7] 請求項 3に記載の情報再生装置において、
前記タイミング検出器は、前記クロック生成器が出力するクロックの周波数が、前記 データ記録タイミングの周波数よりも常に低くなるように、前記タイミング誤差情報に 基づいて、前記クロック生成器を制御する、
ことを特徴とする情報再生装置。
[8] 請求項 3に記載の情報再生装置において、
当該情報再生装置の直流成分を検出する直流成分検出器を備え、
前記期待値生成器は、前記直流成分検出器が出力する直流成分を基にして前記 期待値を補正する、
ことを特徴とする情報再生装置。
[9] 請求項 3に記載の情報再生装置において、
前記期待値生成器は、前記データ記録タイミングに同期した同期ポイントの期待値 を備え、前記タイミング誤差情報に基づ 、て前記同期ポイントの期待値を補間して、 前記固定クロックに同期した同期ポイントの期待値を生成する、
ことを特徴とする情報再生装置。
[10] 請求項 3に記載の情報再生装置において、
前記期待値生成器は、前記データ記録タイミングに同期した同期ポイント間を時間 軸方向に複数分割した分割ポイントの期待値を備え、前記タイミング検出器が出力 するタイミング誤差情報に基づいて、前記分割ポイントの期待値の中力 特定の期待 値を選択する、
ことを特徴とする情報再生装置。
[11] 請求項 3に記載の情報再生装置において、
前記期待値生成器は、前記演算部が出力する再生データに基づき、生成すべき 期待値を適応的に制御する、
ことを特徴とする情報再生装置。
[12] 請求項 3に記載の情報再生装置において、
前記演算部は、前記固定クロックに基づいて、前記アナログデジタル変 出力と その期待値とから、ブランチメトリックを計算するブランチメトリック演算器と、
前記第 2のクロックに基づいて、前記ブランチメトリックを用いてパスメトリックを計算 するパスメトリック演算器とを有する、
ことを特徴とする情報再生装置。
[13] 請求項 12に記載の情報再生装置において、
前記ブランチメトリック演算器は、前記第 2のクロックのエッジ間に複数の前記固定ク ロックのエッジがある場合は、前記固定クロックのそれぞれのエッジに対応する前記 アナログデジタル変^^出力とその期待値とから、ブランチメトリックを計算する、 ことを特徴とする情報再生装置。
[14] 請求項 12に記載の情報再生装置において、
前記ブランチメトリック演算器は、前記第 2のクロックのエッジ間に複数の前記固定ク ロックのエッジがある場合は、前記第 2のクロックのエッジに直近の前記固定クロック のエッジに対応する前記アナログデジタル変^^出力とその期待値とから、ブランチ メトリックを計算する、
ことを特徴とする情報再生装置。
[15] 請求項 1に記載の情報再生装置にお!、て、
前記情報記録媒体である光ディスクから、該光ディスクに記録されて ヽるアナログ 信号を読み出すディスクドライブを有する、
ことを特徴とする情報再生装置。
[16] 請求項 1に記載の情報再生装置にお!、て、 前記情報記録媒体は、 DVDディスクである、
ことを特徴とする情報再生装置。
[17] 請求項 1に記載の情報再生装置において、
前記情報記録媒体は、 Blu-rayディスクである、
ことを特徴とする情報再生装置。
[18] 請求項 1に記載の情報再生装置にお!、て、
当該情報再生装置は、 DVDディスクの再生および Blu-rayディスクの再生のどちら にも用いることを特徴とする、
ことを特徴とする情報再生装置。
[19] 請求項 1に記載の情報再生装置にお!、て、
前記情報記録媒体は、 HD DVDディスクである、
ことを特徴とする情報再生装置。
[20] 情報記録媒体力 第 1の信号を読み出すデータ読出しステップと、
固定クロックを発生するクロック生成ステップと、
前記第 1の信号を、前記固定クロックでサンプリングして第 2の信号を得るデータ変 換ステップと、
前記固定クロックのタイミングで、前記第 2の信号力 ブランチメトリックを算出する 演算ステップと、を有する、
ことを特徴とする情報再生方法。
[21] 請求項 20に記載の情報再生方法において、
前記記録媒体から読み出した前記第 1の信号は、データ情報とタイミング情報とを 含むアナログ信号であり、
前記データ変換ステップは、前記固定クロックで前記アナログ信号をデジタル信号 に変換する、
ことを特徴とする情報再生方法。
[22] 請求項 21に記載の情報再生方法にお 、て、
前記情報記録媒体へのデータ記録タイミングと前記固定クロックとのタイミング誤差 情報を出力し、前記データ記録タイミングと疑似同期した第 2のクロックを出力するタ イミング検出ステップと、
前記タイミング誤差情報に基づいた複数の期待値を出力する期待値生成ステップ と、を更に備え、
前記演算ステップは、前記期待値生成ステップにおいて出力される複数の期待値 系列のうち、前記データ変換ステップにて出力される信号の出力系列との尤度が最 も高い系列に対応するデータを、前記第 2のクロックのタイミングで出力する、 ことを特徴とする情報再生方法。
[23] 請求項 20に記載の情報再生方法にぉ 、て、
前記固定クロックの周波数は、前記データ記録タイミングの周波数よりも高い、 ことを特徴とする情報再生方法。
[24] 請求項 20に記載の情報再生方法にお 、て、
前記固定クロックの周波数は、前記データ記録タイミングの周波数よりも低い、 ことを特徴とする情報再生方法。
[25] 請求項 22に記載の情報再生方法において、
前記クロック生成ステップは、前記固定クロックの周波数力 前記データ記録タイミ ングの周波数よりも常に高くなるように、前記タイミング誤差情報に基づいて、前記固 定クロックの周波数を切り替えて出力する、
ことを特徴とする情報再生方法。
[26] 請求項 22に記載の情報再生方法において、
前記クロック生成ステップは、前記固定クロックの周波数力 前記データ記録タイミ ングの周波数よりも常に低くなるように、前記タイミング誤差情報に基づいて、前記固 定クロックの周波数を切り替えて出力する、
ことを特徴とする情報再生方法。
[27] 請求項 22に記載の情報再生方法において、
前記第 2の信号の直流成分を検出する直流成分検出ステップを更に備え、 前記期待値生成ステップは、前記直流成分検出ステップにお!、て検出される直流 成分を基にして前記期待値を補正する、
ことを特徴とする情報再生方法。
[28] 請求項 22に記載の情報再生方法において、
前記期待値生成ステップは、前記データ記録タイミングに同期した同期ポイントの 期待値を読み出し、前記タイミング誤差情報に基づいて前記同期ポイントの期待値 を補間することで、前記固定クロックに同期した同期ポイントの期待値を生成する、 ことを特徴とする情報再生方法。
[29] 請求項 22に記載の情報再生方法において、
前記期待値生成ステップは、前記データ記録タイミングに同期した同期ポイント間 を時間軸方向に複数分割した分割ポイントの期待値を読み出し、前記タイミング誤差 情報に基づいて、前記分割ポイントの期待値の中から特定の期待値を選択する、 ことを特徴とする情報再生方法。
[30] 請求項 22に記載の情報再生方法において、
前記期待値生成ステップは、前記演算ステップにて出力される再生データに基づ き、生成すべき期待値を適応的に制御する、
ことを特徴とする情報再生方法。
[31] 請求項 22に記載の情報再生方法において、
前記演算ステップは、前記固定クロックに基づいて、前記第 2の信号とその期待値 とから、ブランチメトリックを計算するブランチメトリック演算ステップと、
前記第 2のクロックに基づいて、前記ブランチメトリックを用いてパスメトリックを計算 するパスメトリック演算ステップとを有する、
ことを特徴とする情報再生方法。
[32] 請求項 31に記載の情報再生方法にお 、て、
前記ブランチメトリック演算ステップは、前記第 2のクロックのエッジ間に複数の前記 固定クロックのエッジがある場合は、前記固定クロックのそれぞれのエッジに対応する 前記第 2の信号の値とその期待値とから、ブランチメトリックを計算する、
ことを特徴とする情報再生方法。
[33] 請求項 31に記載の情報再生方法にお 、て、
前記ブランチメトリック演算ステップは、前記第 2のクロックのエッジ間に複数の前記 固定クロックのエッジがある場合は、前記第 2のクロックのエッジに直近の前記固定ク ロックのエッジに対応する前記第 2の信号の値とその期待値とから、ブランチメトリック を計算する、
ことを特徴とする情報再生方法。
[34] 請求項 20に記載の情報再生方法にお 、て、
前記情報記録媒体は、 DVDディスクである、
ことを特徴とする情報再生方法。
[35] 請求項 20に記載の情報再生方法にお 、て、
前記情報記録媒体は、 Blu-rayディスクである、
ことを特徴とする情報再生方法。
[36] 請求項 20に記載の情報再生方法にお 、て、
前記情報記録媒体は、 HD DVDディスクである、
ことを特徴とする情報再生方法。
PCT/JP2005/014907 2004-08-20 2005-08-15 情報再生装置 WO2006019073A1 (ja)

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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007141928A1 (ja) * 2006-06-02 2007-12-13 Panasonic Corporation 情報再生装置
WO2008065768A1 (fr) * 2006-11-29 2008-06-05 Panasonic Corporation Appareil de traitement de signal reproduit et appareil d'affichage vidéo
WO2008102475A1 (ja) * 2007-02-21 2008-08-28 Panasonic Corporation 最尤復号装置及び情報再生装置
WO2008146421A1 (ja) * 2007-05-30 2008-12-04 Panasonic Corporation 情報再生装置及び映像表示装置
JP2011014223A (ja) * 2009-07-02 2011-01-20 Lsi Corp リード・チャネルにおけるフォーマット効率の高いタイミング回復のためのシステムおよび方法
JP2015138566A (ja) * 2014-01-22 2015-07-30 ソニー株式会社 データ処理装置、データ処理方法、および再生装置

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8949701B2 (en) 2008-09-23 2015-02-03 Agere Systems Inc. Systems and methods for low latency media defect detection
US8411385B2 (en) 2010-12-20 2013-04-02 Lsi Corporation Systems and methods for improved timing recovery
US8325433B2 (en) 2011-01-19 2012-12-04 Lsi Corporation Systems and methods for reduced format data processing
US8261171B2 (en) 2011-01-27 2012-09-04 Lsi Corporation Systems and methods for diversity combined data detection
US8749908B2 (en) 2011-03-17 2014-06-10 Lsi Corporation Systems and methods for sync mark detection
US8565047B2 (en) 2011-04-28 2013-10-22 Lsi Corporation Systems and methods for data write loopback based timing control
US8665544B2 (en) 2011-05-03 2014-03-04 Lsi Corporation Systems and methods for servo data detection
US8874410B2 (en) 2011-05-23 2014-10-28 Lsi Corporation Systems and methods for pattern detection
US8498071B2 (en) 2011-06-30 2013-07-30 Lsi Corporation Systems and methods for inter-track alignment
US8669891B2 (en) 2011-07-19 2014-03-11 Lsi Corporation Systems and methods for ADC based timing and gain control
US8780476B2 (en) 2011-09-23 2014-07-15 Lsi Corporation Systems and methods for controlled wedge spacing in a storage device
US8773811B2 (en) 2011-12-12 2014-07-08 Lsi Corporation Systems and methods for zone servo timing gain recovery
US8681444B2 (en) 2012-06-07 2014-03-25 Lsi Corporation Multi-zone servo processor
US8625216B2 (en) 2012-06-07 2014-01-07 Lsi Corporation Servo zone detector
US8564897B1 (en) 2012-06-21 2013-10-22 Lsi Corporation Systems and methods for enhanced sync mark detection
US9019641B2 (en) 2012-12-13 2015-04-28 Lsi Corporation Systems and methods for adaptive threshold pattern detection
US9053217B2 (en) 2013-02-17 2015-06-09 Lsi Corporation Ratio-adjustable sync mark detection system
US9196297B2 (en) 2013-03-14 2015-11-24 Avago Technologies General Ip (Singapore) Pte. Ltd. Systems and methods for enhanced sync mark mis-detection protection
US9275655B2 (en) 2013-06-11 2016-03-01 Avago Technologies General Ip (Singapore) Pte. Ltd. Timing error detector with diversity loop detector decision feedback
US10152999B2 (en) 2013-07-03 2018-12-11 Avago Technologies International Sales Pte. Limited Systems and methods for correlation based data alignment
US9129650B2 (en) 2013-07-25 2015-09-08 Avago Technologies General Ip (Singapore) Pte. Ltd. Array-reader based magnetic recording systems with frequency division multiplexing
US9129646B2 (en) 2013-09-07 2015-09-08 Avago Technologies General Ip (Singapore) Pte. Ltd. Array-reader based magnetic recording systems with mixed synchronization
US8976475B1 (en) 2013-11-12 2015-03-10 Lsi Corporation Systems and methods for large sector dynamic format insertion
US9698835B2 (en) 2014-05-05 2017-07-04 Raytheon Company System and method to detect time-delays in non-periodic signals
US20150341158A1 (en) * 2014-05-23 2015-11-26 Mediatek Inc. Loop gain calibration apparatus for controlling loop gain of timing recovery loop and related loop gain calibration method
US9224420B1 (en) 2014-10-02 2015-12-29 Avago Technologies General Ip (Singapore) Pte. Ltd. Syncmark detection failure recovery system
CN110348402B (zh) * 2019-07-15 2021-05-28 哈尔滨工业大学 一种结合特征频率的期望似然的信号检测方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08251039A (ja) * 1995-01-27 1996-09-27 Thomson Csf チャネル上での情報伝達のための方法
JPH09161408A (ja) * 1995-12-08 1997-06-20 Pioneer Electron Corp ビット同期回路
JPH11330986A (ja) * 1998-05-18 1999-11-30 Fujitsu Ltd データ再生システム

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08161829A (ja) 1994-12-01 1996-06-21 Canon Inc デジタル情報再生装置及びデジタルｐｌｌ装置
US5726818A (en) * 1995-12-05 1998-03-10 Cirrus Logic, Inc. Magnetic disk sampled amplitude read channel employing interpolated timing recovery for synchronous detection of embedded servo data
JPH1031869A (ja) * 1996-07-16 1998-02-03 Pioneer Electron Corp 再生装置
KR100289714B1 (ko) * 1997-08-21 2001-05-15 윤종용 데이터검출기및그방법
US6603722B1 (en) * 1998-05-18 2003-08-05 Fujitsu Limited System for reproducing data with increased accuracy by reducing difference between sampled and expected values
JP2000163898A (ja) * 1998-11-30 2000-06-16 Fujitsu Ltd サーボ情報書き込み装置
CN1306514C (zh) * 2001-07-19 2007-03-21 松下电器产业株式会社 再现信号质量的评价方法和信息再现装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08251039A (ja) * 1995-01-27 1996-09-27 Thomson Csf チャネル上での情報伝達のための方法
JPH09161408A (ja) * 1995-12-08 1997-06-20 Pioneer Electron Corp ビット同期回路
JPH11330986A (ja) * 1998-05-18 1999-11-30 Fujitsu Ltd データ再生システム

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007141928A1 (ja) * 2006-06-02 2007-12-13 Panasonic Corporation 情報再生装置
US8059510B2 (en) 2006-06-02 2011-11-15 Panasonic Corporation Information reproducing device
JP4754630B2 (ja) * 2006-06-02 2011-08-24 パナソニック株式会社 情報再生装置
WO2008065768A1 (fr) * 2006-11-29 2008-06-05 Panasonic Corporation Appareil de traitement de signal reproduit et appareil d'affichage vidéo
JPWO2008065768A1 (ja) * 2006-11-29 2010-03-04 パナソニック株式会社 再生信号処理装置及び映像表示装置
JP4528834B2 (ja) * 2006-11-29 2010-08-25 パナソニック株式会社 再生信号処理装置及び映像表示装置
JP4679640B2 (ja) * 2007-02-21 2011-04-27 パナソニック株式会社 最尤復号装置及び情報再生装置
WO2008102475A1 (ja) * 2007-02-21 2008-08-28 Panasonic Corporation 最尤復号装置及び情報再生装置
JPWO2008102475A1 (ja) * 2007-02-21 2010-05-27 パナソニック株式会社 最尤復号装置及び情報再生装置
WO2008146421A1 (ja) * 2007-05-30 2008-12-04 Panasonic Corporation 情報再生装置及び映像表示装置
JPWO2008146421A1 (ja) * 2007-05-30 2010-08-19 パナソニック株式会社 情報再生装置及び映像表示装置
JP2011014223A (ja) * 2009-07-02 2011-01-20 Lsi Corp リード・チャネルにおけるフォーマット効率の高いタイミング回復のためのシステムおよび方法
JP2015138566A (ja) * 2014-01-22 2015-07-30 ソニー株式会社 データ処理装置、データ処理方法、および再生装置
US9654278B2 (en) 2014-01-22 2017-05-16 Sony Corporation Data processing device, data processing method, and recovery device

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Publication number Publication date
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