JP3564858B2 - デジタルpll回路 - Google Patents
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Description
【発明の属する技術分野】
本発明はパーシャルレスポンス等化波形とされた入力信号に同期した発振周波数(再生クロック)を得ることのできるデジタル方式のPLL(フェイズ・ロックド・ループ)回路に関するものである。
【0002】
【従来の技術】
例えば磁気テープに記録したデジタルデータを再生するデジタルオーディオテーププレーヤ(いわゆるDATレコーダ/プレーヤ)などでは、記録再生ヘッドとして磁気ヘッドが用いられる。そして磁気ヘッドにより検出された再生信号は、等化器を用いて波形等化された後、データを再生するようにされている。また、データ再生のために、ビット抜き出しのための再生クロック(いわゆるビットクロック信号)が必要とされるが、このような、読出情報に同期したクロックを生成するためには、一般にPLL回路が用いられる。
【0003】
PLL回路としては従来よりアナログ回路として形成されることが多かったが、近年ではPLL回路のデジタル化も進んでいる。デジタルPLL回路は、位相誤差検出部、誤差信号のフィルタリング処理部、クロック発振回路部をデジタル化することで実現される。
【0004】
【発明が解決しようとする課題】
ところで例えばDAT方式では、磁気テープから読み出した信号の等化処理に関しては、伝達特性がDCまで伸びた等化方式であるクラス1パーシャルレスポンス方式(PR(1,1) 方式もしくはPR1方式とも呼ばれる)が採用されることが多い。
クラス1パーシャルレスポンス等化波形は、図30に示すように上下2段のアイパターンとなり、即ち『1』『0』『−1』の3値にデコードされるものである。
PLL回路で入力信号に同期した再生クロックを生成することを考える場合、入力信号のエッジ(例えばゼロクロスポイント)を検出し、そのエッジタイミングと再生クロックタイミングの位相ずれから再生クロック位相を制御することになるが、図30のようなパーシャルレスポンス等化波形をPLL回路の入力信号として考えた場合、入力信号のエッジとは、検出点レベルが推移するタイミングとなり、つまり『1』→『0』、『0』→『−1』、『0』→『1』、『−1』→『0』の4通りである。
このような4通りのパターンを検出してそのエッジタイミングの位相誤差から再生クロック発振動作の制御を行なえば良いわけであるが、PLL回路をデジタル化したものを考えると、パーシャルレスポンス等化波形に適合した簡単な構成で実現されるデジタルPLL回路はなく、そのようなデジタルPLL回路及びそれを実現するための簡単な構成の位相誤差検出回路が求められていた。
【0005】
また、PLL回路をデジタル化した場合、積分等化波形である入力信号をデジタルデータに変換し、そのデジタルデータを用いていわゆるPLL動作、つまり位相誤差検出に応じた発振周波数制御動作が実行されることになるが、入力信号のエッジタイミングは、サンプリングデータを3値化した時の値が『1』→『0』、『0』→『−1』、『0』→『1』、『−1』→『0』のように推移することで検出できる。ところが入力信号の実際のエッジタイミングは推移を検出した2つのサンプリングデータの中間となるどこかのタイミングである。
【0006】
このためサンプリング周波数が低いと、それだけ実際のエッジタイミングと検出されるエッジタイミングの間の誤差(サンプリング誤差)が大きいものとなり、従って入力信号のエッジとPLL回路で発生される再生クロックについての位相誤差を精度よく検出するためには、サンプリング周波数を、例えば再生クロックの数倍から数10倍という高いものを用いることが必要になる。
【0007】
サンプリングクロックとしてはマスタークロック(もしくはマスタークロックから生成されたクロック)を用いることが一般的であるが、このため、必要とされる再生クロックの周波数が高くなれば、それだけマスタークロック周波数も高くすることが必要になる。マスタークロックとして利用できる周波数にも限界があるため、このようなデジタルPLL回路は容易に実現できないという問題がある。
また、サンプルデータの値を用いた補間演算などで入力信号のエッジタイミングの推定演算を精度よく行なうことも可能であるが、回路規模の増大や複雑化は避けられない。
【0008】
これらの事情から、パーシャルレスポンス等化波形に適合し、さらに回路規模の増大を伴わないで簡易な誤差検出方式によりサンプリング誤差なく高精度な誤差検出を行なうことのできるデジタル方式の位相誤差検出回路及びそれを用いたデジタルPLL回路が求められていた。
【0009】
【課題を解決するための手段】
本発明はこのような事情に応じて、簡易な構成で精度よく位相誤差情報を検出できるデジタル方式の位相誤差検出回路を備えたデジタルPLL回路を実現することを目的とする。
【0010】
このため位相誤差検出回路としては、しきい値生成手段と、3値判定手段と、エッジ検出手段と、誤差検出手段とから構成する。しきい値生成手段はパーシャルレスポンス等化波形である入力信号が再生クロックでサンプルされたデータについて3値判定を行なうための第1、第2のしきい値を、サンプルデータから生成する。3値判定手段は順次入力されるサンプルデータについて第1、第2のしきい値を用いて3値判定を行なう。エッジ検出手段は3値判定手段による判定結果により、連続した2つのサンプルデータの間の期間における入力信号のエッジを検出する。誤差検出手段は、エッジ検出手段でエッジが検出された際に、その2つのサンプルデータの値と、第1又は第2のしきい値を用いて、入力信号と再生クロックの間の位相誤差を検出する。
【0011】
またPLL回路としては、再生クロックを出力するクロック発振出力手段と、クロック発振出力手段からの再生クロックをサンプリングクロックとして用い、パーシャルレスポンス等化された入力信号をデジタルサンプルデータに変換する変換手段と、変換手段により得られたサンプルデータから、入力信号とクロック発振出力手段からの再生クロックの間の位相誤差情報を検出し、当該位相誤差が少なくなるようにクロック発振出力手段の発振出力を制御する位相誤差検出手段とを設ける。そして位相誤差検出手段は、変換手段から供給されるサンプルデータについて3値判定を行なうための第1、第2のしきい値をサンプルデータから生成し、順次入力されるサンプルデータについて第1、第2のしきい値を用いて3値判定を行なう。そして、その3値判定結果により、連続した2つのサンプルデータの間の期間における入力信号のエッジを検出する。エッジが検出された際には、その2つのサンプルデータの値と第1又は第2のしきい値を用いて、入力信号と再生クロックの間の位相誤差を検出する。
このようなデジタルPLL回路では、マスタークロックを用いず、かつサンプリング誤差も含んで位相誤差に応じたクロック発振出力周波数の制御が行なわれることになる。そして精度の良い位相誤差検出動作もきわめて簡単な回路構成で実現される。
【0012】
また、このようなデジタルPLL回路において、変換手段から出力されるサンプルデータは、DCオフセット除去手段を介してから位相誤差検出手段に入力されるように構成する。これにより、入力信号にDCオフセットが生じていても位相誤差検出が正確に行なわれるようにし、PLL回路の安定性を維持する
【0013】
また、このようにDCオフセット除去手段を介したサンプルデータが入力されるときは、位相誤差検出手段では、入力されるサンプルデータを整流し、整流値から第1のしきい値を生成し、第1のしきい値の極性を反転させて第2のしきい値を生成するようにすることで、回路構成をより簡略化する。
【0014】
またDCオフセット除去手段を介していないサンプルデータが入力される位相誤差検出手段では、入力されるサンプルデータについてDCオフセット値を抽出するとともに、DCオフセット値を除去したサンプルデータを整流し、整流値から第1のしきい値を生成し、第1のしきい値の極性を反転させて第2のしきい値を生成する。そしてこの第1、第2のしきい値それぞれからDCオフセット値を付加した値を用いて、入力されるサンプルデータについての3値判定及び位相誤差検出を実行するように構成する。このようにすれば、3値判定及び位相誤差検出を行なうサンプルデータの伝送系にはDCオフセット除去手段を配さなくてよいものとなる。
【0015】
さらにこのようなデジタルPLL回路において、変換手段から出力されるサンプルデータについて、そのエンベロープ値が略一定になるように制御するデータレベル制御手段を設ける。
もしくは、位相誤差検出手段が入力されるサンプルデータについてのエンベロープ値を検出し、このエンベロープ値と、サンプルデータの値及び第1又は第2のしきい値を用いて検出された位相誤差情報との間で割算処理を行なって、その割算結果を位相誤差情報として出力するようにする。
これらの動作により、入力信号にレベル変動が生じても位相誤差検出動作に影響を与えず、むやみに応答性が変動してしまうことがなくなる。
【0016】
【発明の実施の形態】
以下、図1〜図29により本発明の実施の形態となる位相誤差検出回路を備えたデジタルPLL回路の各種例を次の順序で説明する。
1.デジタルPLL回路の全体構成
2.第1のデジタルPLL回路における位相誤差検出器例
3.第2のデジタルPLL回路例
4.第3のデジタルPLL回路例
5.第4のデジタルPLL回路例
6.第5のデジタルPLL回路例
7.第6のデジタルPLL回路例
8.第7のデジタルPLL回路例
【0017】
1.デジタルPLL回路の全体構成
図1は本例のデジタルPLL回路のブロック図を示している。このデジタルPLL回路はA/D変換器2、位相誤差検出器3、ローパスフィルタ4、加算器5、発振器6、周期測定部7を有している。
【0018】
発振器6としては、アナログ発振回路を用いるようにしてもよいが、本例の場合、この発振器6としては発振周波数を可変としたリングオシレータを用いている。
本例のデジタルPLL回路では特に位相誤差検出器3の構成及び動作について大きな特徴を有するものであるが、デジタルPLL回路全体及び位相誤差検出器3の説明に先立ち、発振器6とされるリングオシレータについて図3〜図5で説明しておく。
【0019】
まず図3によりリングオシレータの原理を説明する。リングオシレータは基本的には奇数個のインバータがリング状に直列接続されて形成される。
図3は5個のインバータIV1〜IV5が直列接続されてループが形成されているリングオシレータの例を示している。
既知のとおりインバータは入出力が異なる論理状態(例えば入力が『H』で出力が『L』)で安定となるが、図3のように奇数個のインバータが直列にループ接続された場合は、常にどこかのインバータで入出力が同じ論理状態とならざるを得ない。このような状態を本明細書では矛盾状態とよぶこととする。
【0020】
あるインバータが矛盾状態となると、そのインバータは出力される論理状態を反転させることで安定となるが、これによって同時に、次に接続されたインバータが矛盾状態となる。リングオシレータとは、この動作により矛盾状態が順次推移していくことで、確実に発振が約束された回路である。
その発振周期は、1つのインバータの入力変化から出力変化までの時間遅延をτinv とすると、N段(図3の例は5段)のリングオシレータによる発振周期は2Nτinv となる。ただし、簡単のため、インバータの出力が『H』→『L』となるときの遅延時間とインバータの出力が『L』→『H』となるときの遅延時間は同じτinv となるとしている。
【0021】
図3(a)での各インバータIV1〜IV5についての入出力▲1▼〜▲5▼の論理状態は図3(b)に示される。
まずインバータIV1に着目すると、インバータIV1の入力▲1▼が『L』となっている時点ではインバータIV1の出力▲2▼は『H』であり安定しているが、入力▲1▼が『H』となることでインバータIV1が矛盾状態となる。
【0022】
この矛盾状態はインバータIV1の出力▲2▼が『L』となることで解消されるが、この反転のための遅延時間が図3(b)に示すτinv となる。
インバータIV1の出力▲2▼(=インバータIV2の入力▲2▼)が『L』となることでつづいてインバータIV2が矛盾状態となるが、τinv 後にインバータIV2の出力▲3▼が反転され、インバータIV2が安定する。そしてインバータIV3が矛盾状態となる。
【0023】
つまり▲1▼〜▲5▼の各点での論理状態は、矛盾状態の伝ぱんが一巡した時点で変化することになり、従って『H』又は『L』が継続する幅(時間)は、図3のように5段のインバータIV1〜IV5による回路では5τinv となる。
例えば▲1▼の点から信号を取り出すと、図3(b)の▲1▼の信号が得られ、つまり2×5τinv の周期の信号(クロック)を得ることができる。
【0024】
このようなリングオシレータにおいて、ループに含まれるインバータの段数を変化させるようにすれば、可変周波数発生器を実現することができる。
図4は可変発振周波数リングオシレータのブロック図である。このリングオシレータでは127個のインバータIV1〜IV127が直列接続されている。なお説明上、インバータIV2,IV3をインバータグループGP2、インバータIV4,IV5をインバータグループGP3・・・・・ インバータIV126,IV127をインバータグループGP64と呼ぶこととする。
各インバータIV1〜IV127の入力変化から出力変化までの時間遅延は1/2τinv とし、従って各インバータグループGP2〜GP64についてみると、2つのインバータの論理反転が行なわれる時の遅延時間はτinv となる。
また、インバータIV1の前段にバッファ部43が接続されているとしたときに、バッファ部43とインバータIV1における遅延時間をτbiasとする。
【0025】
インバータIV1及び各インバータグループGP2〜GP64の出力点は、それぞれセレクタ41の各端子L1〜L64に接続されている。セレクタ41は、セレクタ制御部42からの制御に基づいて、端子L1〜L64の64個の選択ポイントの内の1つを選択し、その接続された端子をバッファ部43を介してインバータIV1の入力としている。
従って、端子L1が選択された場合はインバータIV1のみのループが形成され、端子L2が選択された場合はインバータIV1〜IV3による3個のインバータによるループが形成される。また端子L64が選択された場合は、インバータIV1〜IV127による127個のインバータによるループが形成される。
【0026】
このリングオシレータにおいてインバータIV1の出力を端子8からリングオシレータによる発振出力CKp(図1のPLL回路で端子8から出力される再生クロックCKp)として取り出すとすると、セレクタ41の接続状態により、再生クロックCKpとしては64種類の周波数に可変することができる。再生クロックCKpの周期は、2(τbias+N・τinv )としてあらわされる。なお、NはGP2〜GP64の63個のインバータグループのうちで、発振ループに含まれるインバータグループの数とする。
図5(a)〜(e)には64種類のうちの5種類を例示した。
【0027】
即ち、セレクタ41で端子L1が選択されているときは、インバータIV1のみによるループで発振が発生するため、遅延時間τbiasにより図5(a)のように2τbiasの周期の再生クロックが発振出力CKpとして得られる。
またセレクタ41で端子L2が選択されているときは、インバータIV1〜IV3にによるループで発振が発生するため、図5(b)のように2(τbias+τinv )の周期の再生クロックが発振出力CKpとして得られる。
同様に、セレクタ41で端子L3,L4・・・・・・L64のいずれかが選択されているときは、それぞれ図5(c)(d)(e)のように2(τbias+2τinv )2(τbias+3τinv )・・・・・・2(τbias+63τinv )の周期の再生クロックが発振出力CKpとして得られることになる。
【0028】
つまりこのリングオシレータでは、セレクタ制御部42がセレクタ41における接続端子を可変制御することで、出力される再生クロックCKpの周波数を64段階に可変制御できることになる。
【0029】
例えばこのようなリングオシレータを図1のデジタルPLL回路において発振器6として採用する場合、発振器6に対する制御入力を行なう部位、即ちA/D変換器2、位相誤差検出器3、ローパスフィルタ4、加算器5、周期測定部7が、図4におけるセレクタ制御部42として機能することにより、デジタルPLL回路が実現される。
【0030】
図1のデジタルPLL回路に対しては、端子1にクラス1パーシャルレスポンス方式(PR(1,1) )で等化された信号が入力される。このデジタルPLL回路はクラス1パーシャルレスポンス等化された入力信号に対して同期した再生クロックCKpを発生させるものである。
端子1からの入力信号はA/D変換器2において例えば8ビットのデジタルデータに変換される。このA/D変換器2に対しては、発振器6の発振出力である再生クロックCKpが供給され、この再生クロックCKpがサンプリングクロックとして用いられている。
【0031】
A/D変換器2から出力されるデジタルデータ(サンプルデータS)は、位相誤差検出器3において再生クロックCKpとの間の位相誤差が検出される。そしてその位相誤差情報erはローパスフィルタ4、加算器5を介して発振器6に供給される。
【0032】
上述のように発振器6は例えば図4のようなリングオシレータで形成されているが、位相誤差情報erがセレクタ41で選択する選択ポイントの値とされることになり、つまり発振器6において、位相誤差情報erに応じて端子8から出力される再生クロックCKpの周波数が可変制御されることになる。
この動作により、入力信号に同期した再生クロックCKpが生成される。
【0033】
なお、リングオシレータを用いた発振器6ではいわゆる自走発振周波数がないため、入力のない状態を仮定したときの基準となる発振周波数を設定しなければならない。つまり、基準となる発振周波数を得るためのセレクタ41における選択ポイントを設定しておかなければならない。このため、周期測定部7がその基準となる選択ポイントに相当する値を出力するようにしている。周期測定部7からの出力値はローパスフィルタ4の出力値、つまり位相誤差情報erと、加算器5において加算されて発振器6に供給されるようにしている。
【0034】
従って、位相誤差検出器3で検出された誤差情報に基づく選択ポイントの値と、周期測定部7から出力される基準周波数としての選択ポイントの値が加算された値が、発振器6内のセレクタ41で選択されるべき選択ポイントの値となり、これによって入力信号の位相誤差状態に応じて、発振周波数が基準周波数を中心として適正にコントロールされることになる。
【0035】
また、周期測定部7では再生クロックCKpの周期を基準チャネルクロックに基づいて測定しており、例えばPLLロックレンジから外れているか否かを検出している。そして、再生クロックCKpが所定の周波数レンジから外れたような場合には、それに応じて基準となる発振周波数、即ちセレクタ41での選択ポイントを変更するような値を出力する。さらに、このPLL回路が例えばDAT再生装置などにおける再生クロック生成のために用いられる場合などでは、動作モード(再生/早送りなどの各種モード)に応じて所定の基準発振周波数が得られるように選択ポイントを設定するようにしてもよい。
【0036】
このように本例のデジタルPLL回路では、A/D変換器2までをも帰還ループに含めるようにし、このような構成により、サンプリング誤差による精度低下のない再生クロックCKpを得ることができるようにするとともに、位相誤差検出器3においては非常に簡易な構成で精度の高い位相誤差検出動作が実行されるようにされている。
【0037】
図2は本例における位相誤差検出動作のイメージを示している。
図2(a)は端子1への入力信号、図2(b)は発振器6から出力される再生クロックCKpを示している。
A/D変換器2では、図2(b)に示す再生クロックCKpの立上りタイミング(検出点)で図2(a)のような入力信号に対するサンプリングを行ない、S0,S1,S2,S3・・・・として示すような8ビット値(図1のサンプルデータS)を位相誤差検出器3に出力する。
【0038】
位相誤差検出器3では、入力されたサンプルデータSについて『1』『0』『−1』の3値判定を行なうが、まずこの3値判定を行なうために正のしきい値THU と負のしきい値THL を生成する。正のしきい値THU は、『1』『0』のしきい値であり、負のしきい値THL は、『0』『−1』のしきい値である。
詳しくは後述するが、この正のしきい値THU と負のしきい値THL は入力されるサンプルデータSの平均演算等により生成する。
正のしきい値THU と負のしきい値THL を生成したら、それを用いて順次入力されてくるサンプルデータSの3値判定を行なう。
【0039】
連続した2つのサンプルデータについての3値判定結果として、
『1』→『0』、『0』→『−1』、『0』→『1』、『−1』→『0』のうちのいずれかの推移状態が観測されたら、その2つのサンプルデータの間のタイミングで入力信号のエッジが存在することになる。
例えば図2の例では、サンプルデータS1,S2の間は、『1』→『0』の推移が検出される。これによりサンプルデータS1〜S2の期間において、入力信号にはエッジが存在していることがわかる。
またサンプルデータS4,S5の間は、『0』→『−1』の推移が検出され、サンプルデータS4〜S5の期間において、入力信号にはエッジが存在していることが検出される。
【0040】
或る2つのサンプルデータの間に入力信号のエッジ(3値間の推移タイミング)が存在することを確認したら、そのときの2つのサンプルデータと正のしきい値THU もしくは負のしきい値THL を用いて、位相誤差情報、つまり位相誤差の方向(進み/遅れ)と位相誤差量を検出する。
【0041】
例えばサンプルデータS1,S2の間のタイミングで入力信号のエッジが存在が確認されたら、サンプルデータS1,S2から破線で示すように直線補間演算を行なう。サンプルデータS1,S2間のエッジとは補間直線が正のしきい値THU と交差するタイミングとなる。
この補間直線のエッジと再生クロックCKpの位相誤差PE1は、即ち検出すべき位相誤差となるが、この位相誤差の方向及び量は、矢印er1の値とすることができる。つまり、再生クロックCKpのエッジ時点での、補間直線の値である。この直線補間値の値er1は、位相誤差情報erとされ、その値(絶対値)が位相誤差量となり、また極性が誤差の方向となる。この場合はer1となる位相誤差量だけ、クロックCKpの位相が進んでいる(入力信号の位相が遅れている)ことが検出される。
【0042】
またサンプルデータS4,S5の間のタイミングで入力信号のエッジが存在が確認された場合も同様に、サンプルデータS4,S5から破線で示すように直線補間演算を行なう。サンプルデータS4,S5間のエッジとは補間直線が負のしきい値THL と交差するタイミングとなる。
この補間直線のエッジと再生クロックCKpの位相誤差PE2が検出すべき位相誤差となるが、上記の場合と同様に、再生クロックCKpのエッジ時点での補間直線の値でer2が位相誤差情報erとされる。その値(絶対値)が位相誤差量となり、また極性が誤差の方向となる。この場合はer2となる位相誤差量だけ、クロックCKpの位相が遅れている(入力信号の位相が進んでいる)ことが検出される。
【0043】
本例のPLL回路では、このようにして検出された位相誤差に応じて発振器6での発振周波数を制御することで、入力信号に同期した再生クロックCKpを得ることができる。
【0044】
また、入力信号の本来のエッジと再生クロックCKpによりサンプルされたデータから検出されるエッジの間は、いわゆるサンプリング誤差を含むものとなっている。つまり、サンプリングタイミングが必ず入力信号のエッジタイミングと一致しないかぎりはそのタイミング誤差が発生するものであるが、いくらサンプリング周波数を高くしてもこのようなタイミング誤差を解消することは不可能である。
【0045】
ところが本例の場合、A/D変換器2のサンプリングクロックにも発振器6で得られる再生クロックCKpが用いられることから、サンプリングクロック自体もPLL動作において可変制御される。そしてこれによって、位相誤差検出器3で算出される位相誤差情報erには、最終的にはサンプリング誤差分も含まれることになり、つまり、本例の場合、入力信号と再生クロックCKpの位相誤差がなくなるように再生クロックCKp周波数が制御される動作に際に、サンプリング誤差分も解消されていくように推移していき、ロック状態においてはサンプリング誤差のない状態で入力信号に同期した再生クロックCKpが得られることになる。
【0046】
2.第1のデジタルPLL回路における位相誤差検出器例
図2で説明したような位相誤差検出を行なうための位相誤差検出器3の構成及び動作について図6〜図16で説明していく。
【0047】
図6は図1に示した位相誤差検出器3のブロック図を示している。この位相誤差検出器3は、しきい値生成部11、3値判定部12、エッジ検出部13、誤差検出部14から構成される。そして、誤差検出部14の出力erとは、即ち位相誤差の量及び方向を示す位相誤差情報となり、図1におけるローパスフィルタ4に入力される信号となる。
【0048】
上述したように端子1からの入力信号はA/D変換器2において再生クロックCKpがサンプリングクロックとして用いられて8ビットデジタルデータに変換されるが、そのサンプルデータSは位相誤差検出器3における、しきい値生成部11、3値判定部12、誤差検出部14のそれぞれに供給される。
【0049】
しきい値生成部11は、図2で説明したように、入力されるサンプルデータSを3値判定するため、及び位相誤差情報erの算出のために用いる正のしきい値THU と負のしきい値THL を、サンプルデータSから算出する動作を行なう。
【0050】
しきい値生成部11の回路構成及び動作は図7、図8に示される。
図7からわかるように、しきい値生成部11に入力されるサンプルデータSは平均値演算部51、正サンプル選別部52、負サンプル選別部53に入力される。平均値演算部51では、入力されるサンプルーデータSについて常時所要のサンプル数のサンプルの平均値をとり、入力されるサンプルーデータSの全てを対象としてその平均値c1を出力する。この平均値演算部51のほか、図7に示される各平均値演算部54,57,61,62,63については、ローパスフィルタ回路を採用することが適当である。
【0051】
平均値c1は正サンプル選別部52、負サンプル選別部53に供給される。
正サンプル選別部52では、入力されるサンプルデータSと平均値c1を比較し、平均値c1を越えた値となるサンプルデータのみを出力する。逆に負サンプル選別部53では、入力されるサンプルデータSと平均値c1を比較し、平均値c1より小さい値となるサンプルデータのみを出力する。
図8に示すように平均値c1は全サンプルデータSの平均となるが、正サンプル選別部52からは、図中『・』で示す平均値c1を越えた値のサンプルデータSが出力されることになり、逆に負サンプル選別部53からは、図中『×』で示す平均値c1より小さい値のサンプルデータが出力されることになる。
【0052】
『・』で示すサンプルデータは、図7の平均値演算部54、a1以上選別部55、a1未満選別部56に供給される。
平均値演算部54で算出される平均値a1は図8に示すように、平均値c1以上のサンプルデータについて対象とした平均値となる。この平均値a1はa1以上選別部55、a1未満選別部56に供給される。
【0053】
a1以上選別部55では、図8に『・』で示した平均値c1を越えた値のサンプルデータSのうちで、さらに平均値a1以上の値となっているサンプルデータSを選別し、平均値演算部61に出力する。
a1未満選別部56では、図8に『・』で示した平均値c1を越えた値のサンプルデータSのうちで、平均値a1未満の値となっているサンプルデータSを選別し、加算器60に出力する。
【0054】
図8に『×』で示す、負サンプル選別部53から出力されるサンプルデータは、平均値演算部57、b1以上選別部58、b1未満選別部59に供給される。平均値演算部57で算出される平均値b1は図8に示すように、平均値c1より小さいサンプルデータについて対象とした平均値となる。この平均値b1はb1以上選別部58、b1未満選別部59に供給される。
【0055】
b1以上選別部58では、図8に『×』で示した平均値c1より小さい値のサンプルデータSのうちで、さらに平均値b1以上の値となっているサンプルデータを選別し、加算器60に出力する。
b1未満選別部56では、図8に『×』で示した平均値c1より小さい値のサンプルデータSのうちで、平均値b1未満の値となっているサンプルデータSを選別し、平均値演算部63に出力する。
【0056】
a1以上選別部55から出力されたサンプルデータSについては平均値演算部61で平均値a2が算出されるが、この平均値a2は、図8に示すようにa1以上のサンプルデータの平均値となる。つまり『1』『0』『−1』の3値のうちで『1』に相当するサンプルデータの平均値である。
またb1未満選別部59から出力されたサンプルデータSについては平均値演算部63で平均値b2が算出されるが、この平均値b2は、図8に示すようにb1未満のサンプルデータの平均値となる。つまり『1』『0』『−1』の3値のうちで『−1』に相当するサンプルデータの平均値である。
【0057】
さらに、a1未満選別部56から出力されるサンプルデータと、b1以上選別部58から出力されるサンプルデータは加算器60を介して平均値演算部62に供給され、平均値c2が算出されるが、この平均値c2は、図8に示すようにb1以上a1未満のサンプルデータの平均値となる。つまり『1』『0』『−1』の3値のうちで『0』に相当するサンプルデータの平均値である。平均値c2の値は平均値c1とほぼ同じ値となる。
【0058】
平均値a2と平均値c2については加算器64と割算器66により、(a2+c2)/2の演算が行なわれる。即ち『1』と『0』に相当するサンプルデータの平均値が算出され、この値が『1』と『0』の値の境界となる正のしきい値THU とされる。
また平均値b2と平均値c2については加算器65と割算器67により、(b2+c2)/2の演算が行なわれる。即ち『0』と『−1』に相当するサンプルデータの平均値が算出され、この値が『0』と『−1』の値の境界となる負のしきい値THL とされる。
しきい値生成部11の全演算は例えば8ビットで行なわれ、従って正のしきい値THU 、負のしきい値THL はそれぞれ8ビット値として出力される。
【0059】
以上のようにしきい値生成部11から出力される正のしきい値THU と負のしきい値THL は、図6に示すように誤差検出部14と3値判定部12に供給される。
3値判定部12は、順次入力されてくる8ビットのサンプルデータSについて、正のしきい値THU と負のしきい値THL を用いて2値判定し、判定値a4,b4を出力する。
【0060】
3値判定部12は図9のようにコンパレータ71、72で形成することができる。各コンパレータ71、72の一端にはサンプルデータSが供給されるとともに、コンパレータ71の他端には正のしきい値THU が、コンパレータ72の他端には負のしきい値THL が供給される。
【0061】
コンパレータ71では、8ビットのサンプルデータSと正のしきい値THU を比較し、サンプルデータSのほうが大きければ1ビットの判定値a4として『1』を出力し、正のしきい値THU のほうが大きければ判定値a4として『0』を出力する。
コンパレータ72では、8ビットのサンプルデータSと負のしきい値THL を比較し、サンプルデータSのほうが大きければ1ビットの判定値b4として『1』を出力し、負のしきい値THU のほうが大きければ判定値b4として『0』を出力する。
【0062】
このような動作により、サンプルデータSの3値レベルに応じて出力される判定値a4,b4は、図10のようになる。つまり(a4,b4)=(1,1)のときはサンプルデータSの3値判定は『1』、(a4,b4)=(0,1)のときはサンプルデータSの3値判定は『0』、(a4,b4)=(0,0)のときはサンプルデータSの3値判定は『−1』となる。
【0063】
判定値a4,b4はエッジ検出部13及び誤差検出部14に供給される。
エッジ検出部13は、連続して入力されてくる判定値a4,b4から、入力信号にエッジ(3値間の推移ポイント)が存在したか否かを検出する。
エッジ検出部13は例えば図11のような回路で実現できる。
【0064】
判定値a4はフリップフロップ81とイクスクルーシブオアゲート(EX−ORゲート)83に供給される。
判定値b4はフリップフロップ82とEX−ORゲート84に供給される。
そしてフリップフロップ81,82には再生クロック(=サンプリングクロック)CKpがラッチクロックとして入力されている。
【0065】
従ってフリップフロップ81の出力は再生クロックCKpで遅延させた1サンプル前の時点の判定値a4’となり、つまりEX−ORゲート83では、連続した2つの時点の判定値a4,a4’の比較が行なわれることになる。そして、EX−ORゲート83で論理レベルが異なれば『1』、同じであれば『0』の信号が、正エッジ検出信号a5として出力される。
【0066】
連続した2つのサンプルデータについての判定値a4,a4’が同じ値(1と1、もしくは0と0)であれば、この2つのサンプルデータの間の期間においては、入力信号の正のエッジ、つまり正のしきい値THU を横切る状態が生じていないことになる。ところが、判定値a4,a4’が異なる値(1と0、もしくは0と1)であることは、この2つのサンプルデータの間の期間において入力信号が3値でみると『1』→『0』又は『0』→『1』のように推移し、正のしきい値THU を横切る状態、つまり正のエッジが存在していることを意味することになる。
即ち、正エッジ検出信号a5は、入力信号が正のしきい値THU を横切る正のエッジが生じたタイミングで『1』となる信号となる。
【0067】
またフリップフロップ82の出力は再生クロックCKpで遅延させた1サンプル前の時点の判定値b4’となり、EX−ORゲート84では、連続した2つの時点の判定値b4,b4’の比較が行なわれる。そして、EX−ORゲート84で論理レベルが異なれば『1』、同じであれば『0』の信号が、負エッジ検出信号b5として出力される。
【0068】
連続した2つのサンプルデータについての判定値b4,b4’が同じ値であれば、この2つのサンプルデータの間の期間においては、入力信号の負のエッジ、つまり負のしきい値THL を横切る状態が生じていないことになる。ところが判定値b4,b4’が異なる値であることは、この2つのサンプルデータの間の期間において入力信号が、3値でみると『−1』→『0』又は『0』→『−1』のように推移し、負のしきい値THL を横切る状態、つまり負のエッジが存在していることを意味することになる。
即ち、負エッジ検出信号b5は、入力信号が負のしきい値THL を横切る負のエッジが生じたタイミングで『1』となる信号となる。
【0069】
また、正のエッジ、負のエッジのいづれも、入力信号について検出されたエッジであるため、エッジ検出を示すエッジ検出信号egとしては、正エッジ検出信号a5と負エッジ検出信号b5をオアゲート85に入力した論理和により生成される。
【0070】
以上のようにエッジ検出部13では、エッジ検出の際に『1』となるエッジ検出値egを出力するとともに、そのエッジが正のエッジであるときに『1』となる正エッジ検出信号a5と、そのエッジが負のエッジであるときに『1』となる負エッジ検出信号b5を出力する。これらは誤差検出部14に供給される。
【0071】
誤差検出部14は、エッジ検出部13においてエッジが検出されたタイミングにおいて、入力されるサンプルデータSと、正のしきい値THU 又は負のしきい値THL を用いて位相誤差情報erを算出する。算出の際に、正のしきい値THU と負のしきい値THL のいづれを用いるかは、エッジ検出部13からの正エッジ検出信号a5、負エッジ検出信号b5に基づいて判断する。
誤差検出部14の回路例は図12に示される。
【0072】
しきい値生成部11から出力される正のしきい値THU はスイッチ91のtU 端子に供給され、又、負のしきい値THL はスイッチ91のtL 端子に供給される。
スイッチ91はエッジ検出部13からの正エッジ検出信号a5、負エッジ検出信号b5に基づいて端子を選択する。つまり正エッジ検出信号a5が『1』のときはtU 端子を選択し、負エッジ検出信号b5が『1』のときはtL 端子を選択する。
スイッチ91で選択された正のしきい値THU 又は負のしきい値THL は、乗算器92でその値が2倍とされ、減算器95に供給される。
【0073】
一方、上述したようにA/D変換器2からのサンプルデータSは、誤差検出部14にも直接供給されるが、このサンプルデータSは加算器94とラッチ回路93に入力される。ラッチ回路93では再生クロックCKpでラッチされることで、1サンプルタイミング分の遅延が与えられて出力されることになる。つまり加算器94には現在のサンプルデータSnとともに、1タイミング前のサンプルデータSn−1 が入力され、この2つの連続したサンプルデータの値が加算されることになる。
加算器44で加算された値は減算器95に供給され、上述した正のしきい値THU の2倍の値、又は負のしきい値THL の2倍の値との間で減算処理される。
【0074】
減算器95から出力される値はそのままスイッチ97のt1端子に供給されるとともに、−1乗算部96に供給されて極性が反転されてからスイッチ97のt2端子に供給される。
スイッチ97は、3値判定部12からの判定値a4,b4、及びエッジ検出部13からの正エッジ検出信号a5、負エッジ検出信号b5の各値に基づいて端子を選択する。
選択制御としては、a5=1かつa4=0の場合、もしくはb5=1かつb4=0の場合に、t1端子が選択される。
またa5=1かつa4=1の場合、もしくはb5=1かつb4=1の場合に、t2端子が選択される。
【0075】
スイッチ97の出力はスイッチ98のt3端子に供給される。スイッチ98のt4端子には『0』の値が供給されている。
このスイッチ98の出力は位相誤差検出器3からの位相誤差情報erとなり、後段のローパスフィルタ4に供給されることになる。
そしてスイッチ98では、エッジ検出信号eg=1のときt3端子が接続され、エッジ検出信号eg=0のときt4端子が接続されるため、入力信号についてのエッジが検出されないとき(エッジ検出信号eg=0)は、位相誤差情報er=0となり、一方、入力信号についてのエッジが検出されたとき(エッジ検出信号eg=1)は、位相誤差情報erは、スイッチ97の出力値となる。
【0076】
入力信号についてのエッジが検出されたとき(エッジ検出信号eg=1)の、誤差検出部14での位相誤差情報検出動作について図13〜図16で説明する。図13(a)(b)、図14(a)(b)、図15(a)(b)、図16(a)(b)は、それぞれ連続した2つのサンプルデータSn−1 、Sn の間にエッジが存在した場合の例を示している。
【0077】
まず図13(a)(b)は、サンプルデータSn−1 の3値判定値が『0』で判定値a4’=0となり、サンプルデータSn の3値判定値が『1』で判定値a4=1となった場合である。図13(a)(b)のいづれの場合もサンプルデータSn−1 、Sn についての判定値a4’、a4の値が『0』→『1』と推移し、つまり入力信号が立上り波形で正のしきい値THU を横切った場合を示している。このようなときサンプルデータSn の入力タイミングにおいて、エッジ検出信号eg=1となり、スイッチ98はt3端子が選択される。また、正エッジ検出信号a5=1、判定値a4=1となるため、スイッチ91はtU 端子が、またスイッチ97はt2端子が、それぞれ選択される。
【0078】
図13(a)は、2つのサンプルデータSn−1 、Sn の間を直線補間した場合において、その中間のタイミング点Zの値が正のしきい値THU より小さかった場合を示し、また図13(b)は、2つのサンプルデータSn−1 、Sn の中間のタイミング点Zの値が正のしきい値THU より大きかった場合を示している。
つまり、図13(a)は入力信号の位相遅れが検出される場合であり、このときは再生クロックCKpの位相を遅らせるように制御すべき位相誤差信号erが検出される。一方、図13(b)は入力信号の位相進みが検出される場合であり、このときは再生クロックCKpの位相を進ませるように制御すべき位相誤差信号erが検出される。
【0079】
これらの場合には、加算器94の出力と、正のしきい値THU の2倍の値が減算器95に供給されることになるが、この減算器95の出力はサンプルデータSn−1 、Sn の中間のタイミング点Zの値と、正のしきい値THU の値の差となる。つまり図中でerで示す値である。
そして減算器95の出力値は−1乗算部96で極性が反転されてからスイッチ97、98を介して位相誤差情報erとして出力される。
【0080】
従って図13(a)(b)のようにサンプルデータSn−1 とサンプルデータSn の間で、判定値a4=1,正エッジ検出信号a5=1となった場合の位相誤差情報erは図13(c)のように、
er=2THU −(Sn +Sn−1 )
として得られることになる。
そして、この位相誤差情報erの極性が、位相制御の方向を示し、位相誤差情報erの絶対値が位相誤差量に相当することになる。
【0081】
次に図14(a)(b)は、サンプルデータSn−1 の3値判定値が『1』で判定値a4’=1となり、サンプルデータSn の3値判定値が『0』で判定値a4=0となった場合である。図14(a)(b)のいづれの場合もサンプルデータSn−1 、Sn についての判定値a4’、a4の値が『1』→『0』と推移し、つまり入力信号が立下がり波形で正のしきい値THU を横切った場合を示している。このようなときサンプルデータSn の入力タイミングにおいて、エッジ検出信号eg=1となり、スイッチ98はt3端子が選択される。また、正エッジ検出信号a5=1、判定値a4=0となるため、スイッチ91はtU 端子が、またスイッチ97はt1端子が、それぞれ選択される。
【0082】
図14(a)は、2つのサンプルデータSn−1 、Sn の間を直線補間した場合において、その中間のタイミング点Zの値が正のしきい値THU より大きかった場合を示し、また図14(b)は、2つのサンプルデータSn−1 、Sn の中間のタイミング点Zの値が正のしきい値THU より小さかった場合を示している。
つまり、図14(a)は入力信号の位相遅れが検出される場合であり、このときは再生クロックCKpの位相を遅らせるように制御すべき位相誤差信号erが検出される。一方、図14(b)は入力信号の位相進みが検出される場合であり、このときは再生クロックCKpの位相を進ませるように制御すべき位相誤差信号erが検出される。
【0083】
上記図13の場合と同じくこれらの場合も、加算器94の出力と、正のしきい値THU の2倍の値が減算器95に供給されることになり、この減算器95の出力はサンプルデータSn−1 、Sn の中間のタイミング点Zの値と、正のしきい値THU の値の差となる。
ただし減算器95の出力値はそのままスイッチ97、98を介して位相誤差情報erとして出力される。
【0084】
従って図14(a)(b)のようにサンプルデータSn−1 とサンプルデータSn の間で、判定値a4=0,正エッジ検出信号a5=1となった場合の位相誤差情報erは図14(c)のように、
er=(Sn +Sn−1 )−2THU
として得られることになる。
【0085】
図15(a)(b)は、サンプルデータSn−1 の3値判定値が『−1』で判定値b4’=0となり、サンプルデータSn の3値判定値が『0』で判定値b4=1となった場合である。図15(a)(b)のいづれの場合もサンプルデータSn−1 、Sn についての判定値b4’、b4の値が『0』→『1』と推移し、つまり入力信号が立上り波形で負のしきい値THL を横切った場合を示している。このようなときサンプルデータSn の入力タイミングにおいて、エッジ検出信号eg=1となり、スイッチ98はt3端子が選択される。また、負エッジ検出信号b5=1、判定値b4=1となるため、スイッチ91はtL 端子が、またスイッチ97はt2端子が、それぞれ選択される。
【0086】
図15(a)は、2つのサンプルデータSn−1 、Sn の中間のタイミング点Zの値が負のしきい値THL より小さかった場合を示し、また図15(b)は、2つのサンプルデータSn−1 、Sn の中間のタイミング点Zの値が負のしきい値THL より大きかった場合を示している。
つまり、図15(a)は入力信号の位相遅れが検出される場合であり、このときは再生クロックCKpの位相を遅らせるように制御すべき位相誤差信号erが検出される。一方、図15(b)は入力信号の位相進みが検出される場合であり、このときは再生クロックCKpの位相を進ませるように制御すべき位相誤差信号erが検出される。
【0087】
これらの場合には、加算器94の出力と、負のしきい値THL の2倍の値が減算器95に供給されることになるが、この減算器95の出力はサンプルデータSn−1 、Sn の中間のタイミング点Zの値と、負のしきい値THL の値の差となる。つまり図中でerで示す値である。
そして減算器95の出力値は−1乗算部96で極性が反転されてからスイッチ97、98を介して位相誤差情報erとして出力される。
【0088】
従って図15(a)(b)のようにサンプルデータSn−1 とサンプルデータSn の間で、判定値b4=1,正エッジ検出信号b5=1となった場合の位相誤差情報erは図15(c)のように、
er=2THL −(Sn +Sn−1 )
として得られることになる。
【0089】
次に図16(a)(b)は、サンプルデータSn−1 の3値判定値が『0』で判定値b4’=1となり、サンプルデータSn の3値判定値が『−1』で判定値b4=0となった場合である。図16(a)(b)のいづれの場合もサンプルデータSn−1 、Sn についての判定値b4’、b4の値が『1』→『0』と推移し、つまり入力信号が立下がり波形で負のしきい値THL を横切った場合を示している。このようなときサンプルデータSn の入力タイミングにおいて、エッジ検出信号eg=1となり、スイッチ98はt3端子が選択される。また、負エッジ検出信号b5=1、判定値b4=0となるため、スイッチ91はtL 端子が、またスイッチ97はt1端子が、それぞれ選択される。
【0090】
図16(a)は、2つのサンプルデータSn−1 、Sn の中間のタイミング点Zの値が負のしきい値THL より大きかった場合を示し、また図16(b)は、2つのサンプルデータSn−1 、Sn の中間のタイミング点Zの値が負のしきい値THL より小さかった場合を示している。
つまり、図16(a)は入力信号の位相遅れが検出される場合であり、このときは再生クロックCKpの位相を遅らせるように制御すべき位相誤差信号erが検出される。一方、図16(b)は入力信号の位相進みが検出される場合であり、このときは再生クロックCKpの位相を進ませるように制御すべき位相誤差信号erが検出される。
【0091】
上記図15の場合と同じくこれらの場合も、加算器94の出力と、負のしきい値THL の2倍の値が減算器95に供給されることになり、この減算器95の出力はサンプルデータSn−1 、Sn の中間のタイミング点Zの値と、負のしきい値THL の値の差となる。
ただし減算器95の出力値はそのままスイッチ97、98を介して位相誤差情報erとして出力される。
【0092】
従って図16(a)(b)のようにサンプルデータSn−1 とサンプルデータSn の間で、判定値b4=0,負エッジ検出信号b5=1となった場合の位相誤差情報erは図16(c)のように、
er=(Sn +Sn−1 )−2THL
として得られることになる。
【0093】
誤差検出部14では、図12に示した簡易な構成により、以上のような位相誤差情報erの検出が行なわれる。
このような検出を行なうための位相誤差検出器3としては、図6〜図16による説明で理解されるように非常に簡単な構成であり、しかも精度の高い位相誤差検出を実現できる。これにより、図1に示したデジタルPLL回路では、回路規模を増大させることなく高精度のクロック発生動作を行なうことができる。
特に上述したように本例のデジタルPLL回路では、A/D変換器2のサンプリングクロックとして再生クロックCKpを用いているため、入力信号とは非同期であるマスタークロックを用いてサンプリングする場合に生じるようなサンプリング誤差成分のない高精度の再生クロックCKpを得ることができるが、その制御のための位相誤差検出動作が簡易な構成の位相誤差検出器3で実現されることでデジタルPLL回路として実用上非常に好ましいものとなる。
【0094】
3.第2のデジタルPLL回路例
第2のデジタルPLL回路例を図17〜図20で説明する。この例では、図17に示すようにA/D変換器2と位相誤差検出器3の間にハイパスフィルタ部15を配するものである。また詳しくは後述するが、位相誤差検出器3の内部構成としては、図6に示したしきい値生成部11より簡易な構成とした上下対称しきい値生成部20を採用することができる。位相誤差検出器3のその他の回路部及びローパスフィルタ4〜周期検出部7の構成部分は図1の例と同様であるため説明を省略する。
本例では、ハイパスフィルタ部15により入力信号のサンプリングデータからDC成分(入力信号の平均値)を除去すること、及びこれにより位相誤差検出器3を、より簡易な構成とすることを特徴としている。
【0095】
入力信号はA/D変換器2でサンプリングされるわけであるが、入力信号を正弦波と仮定したときに、その入力信号にDCオフセット成分が無ければ、A/D変換器2の変換ダイナミックレンジにおいて図18(a)のようになり、つまりサンプルデータはゼロを中心に分布する。しかしDCオフセット成分があると、図18(b)又は(c)のようにサンプルデータの分布のセンターはゼロからずれることになる。
【0096】
このDCオフセット成分の影響を考えると、位相誤差検出動作において、上述したようにしきい値を生成する際には、まずサンプルデータの中心値を算出し、その中心値を基準にして正のしきい値THU 及び負のしきい値THL を求めなければならない。つまり、上述したようにしきい値生成部11としては図7に示したような回路構成で平均値C1,C2を求めることが必要になる。
【0097】
ところが位相誤差検出器3に入力されるサンプルデータSは常に図18(a)のようにDCオフセット成分が無いものであると仮定した場合は、正のしきい値THU 及び負のしきい値THL を求める際に、サンプルデータの中心値はゼロレベルであると確定でき、従って図7のように平均値C1,C2を求める必要はなくなる。これによってさらに回路構成を簡略化できる。
また、PLL回路の後段にくるであろう等化回路やビタビ検出の回路系でも、信号レベルの中心値がA/D変換のセンター(ゼロレベル)であると確定できるのであれば、DCオフセットの影響を考慮する必要はなくなり、全体の回路構成の規模や複雑さを縮小できる。
【0098】
そこで本例では図17のようにハイパスフィルタ部15を配することで、DCオフセット成分を除去したサンプルデータSを位相誤差検出器3に供給するようにしている。
ハイパスフィルタ部15は、例えばローパスフィルタ31と減算器32で構成される。A/D変換器2からの出力データはローパスフィルタ31と減算器32に供給され、またローパスフィルタ31の出力は減算器32に供給される。
つまり、ローパスフィルタ31で抽出された低域成分(平均値)が、減算器32においてA/D変換器2からの出力データから減算されることで、ハイパスフィルタを構成している。
【0099】
このようなハイパスフィルタ部15を介することで、DCオフセットを除去した状態を、アイパターンとして示したものが図19である。A/D変換器2の出力についてのアイパターンが例えば図19(a)のようにDCオフセット成分が含まれている状態であったとしても、ハイパスフィルタ部15の出力でみたアイパターンでは、図19(b)のようにDCオフセット成分が除去されたものとなる。つまり、位相誤差検出器3に入力されるサンプルデータはゼロを中心に分布したデータとなる。
【0100】
このため位相誤差検出器3における位相誤差検出動作では、上下対称しきい値生成部20を採用してより簡易な構成とすることができるとともに、PLL回路後段の回路系の構成も簡略化できる。
また、本例のようにハイパスフィルタ部15をローパスフィルタ31と減算器32により構成することで、ハイパスフィルタ部15の挿入に伴う時間遅延を高々1クロック分に抑えることができる。
【0101】
本例で採用できる上下対称しきい値生成部20を図20、図21で説明する。上下対称しきい値生成部20は図20のように構成され、ハイパスフィルタ15でDCオフセット成分が除去されたサンプルデータSは、上下対称しきい値生成部20における整流部101に入力される。整流部101はデータ値の整流、即ち絶対値化を行なって出力する。図21に示す『・』及び『×』が各タイミングでのサンプルデータSであるとし、『・』は正の値を持つサンプルデータ、『×』は負の値を持つサンプルデータとしている。
整流部101の処理により、負の値を持つサンプルデータ『×』は、図中『△』で示す正の値、つまり絶対値に変換されて出力される。
【0102】
絶対値化されたサンプルデータ『・』『△』は、平均値演算部102及びx1以上選別部103に供給される。
平均値演算部102はサンプルデータ『・』『△』について平均値処理、例えばローパスフィルタ処理を行なって平均値x1を出力する。平均値x1は図21に一点鎖線で示すような値となる。
【0103】
この平均値x1はx1以上選別部103に供給される。x1以上選別部103は順次入力されるサンプルデータ『・』又は『△』と、平均値x1を比較していき、平均値x1以上の値となっているサンプルデータのみを出力する。出力された平均値x1以上の値のサンプルデータについては、平均値演算部104で平均値x2が求められる。平均値x2は図21に示すような値となる。
そして平均値x2は、『1』『0』『−1』の3値でみると『1』又は『−1』のサンプルデータの絶対値の平均であり、また、DCオフセットがないことから『0』のサンプルデータの絶対値の平均(中心値)はゼロレベルと考えることができる。
【0104】
従って、平均値x2とゼロレベルの平均値、つまりx2/2の値は、正のしきい値とすることができ、また、その逆極性の値を負のしきい値とすればよいことになる。
このため平均値x2は割算部105で1/2の値とされ、これがそのまま正のしきい値xTHU とされる。また正のしきい値xTHU に対して−1乗算部106で極性反転させた値を負のしきい値xTHL とする。
この正のしきい値xTHU 、負のしきい値xTHL は、3値判定部12、誤差検出部14において、第1のデジタルPLL回路例における正のしきい値THU 、負のしきい値THL と同様に用いられることで、本例の位相誤差検出器3において位相誤差検出動作が実行される。
【0105】
このように本例では、上述したしきい値生成部11よりもさらに回路構成を簡略化した上下対称しきい値生成部20を用いることができる。
【0106】
4.第3のデジタルPLL回路例
そもそもPLL回路は、入力信号と再生クロックの位相誤差を求め、その誤差のなくすように再生クロックの位相を調整し、その調整された再生クロックで次の入力信号との位相を比較するというループになっている。
このため、ループの遅延が少なく、求めた位相誤差をすぐにクロック位相調整に反映できたほうが、性能がよいものとなり、つまりロック状態への引き込み速度の迅速化、ロック時の安定性、疑似ロックのしにくさ、などの利点を得ることができる。
【0107】
このような性能面での向上が非常に強く要望される場合は、上記の第2のデジタルPLL回路例のように、サンプルデータをハイパスフィルタ15に通すということで生ずる1クロック分の遅延でさえ惜しいと考えられる場合も生ずる。
そこで本例では、このように性能向上が強く求められる場合に、サンプルデータをハイパスフィルタ15に通すことなく、しかも、上述のような簡単な構成の上下対称しきい値生成部20が採用できるようにするものである。
【0108】
本例の回路構成及び動作を図22、図23で説明する。図22からわかるように、A/D変換器2から出力されるサンプルデータSは直接位相誤差検出器3に入力される。この入力サンプルデータSには図23(b)のようにDCオフセット成分SDCが含まれているものとする。
サンプルデータSは、そのまま3値判定部12及び誤差検出部14に供給される。一方、上下対称しきい値生成部20に対しては直接供給されず、その前段にローパスフィルタ111及び減算器112が配される。
【0109】
ローパスフィルタ111ではサンプルデータSのうちのDCオフセット成分SDCが抽出される。そのDCオフセット成分SDCは減算器112においてサンプルデータSから減算され、つまり、上下対称しきい値生成部20に対しては、図23(a)のようにハイパスフィルタ処理が行なわれてDCオフセット成分SDCが除去されたサンプルデータが供給される。
上下対称しきい値生成部20では、上述した第2のデジタルPLL回路例のように、図20の構成の回路部とされ、DCオフセット成分SDCが除去されたサンプルデータから正のしきい値xTHU 、負のしきい値xTHL を算出する。
【0110】
この正のしきい値xTHU 、負のしきい値xTHL は、それぞれ加算器113、114に供給される。一方、ローパスフィルタ111で抽出されたDCオフセット成分SDCも加算器113、114に供給されており、従って加算器113、114からは、図23(a)のようにDCオフセット成分SDCが加算された正のしきい値xTHU’、負のしきい値xTHL’が出力される。
【0111】
この正のしきい値xTHU’、負のしきい値xTHL’は、3値判定部12及び誤差検出部14に供給されるわけであるが、3値判定部12及び誤差検出部14に入力されているサンプルデータSはDCオフセット成分SDCが除去されていないものである。
そしてDCオフセット成分SDCが加算された正のしきい値xTHU’、負のしきい値xTHL’は、図23(c)に示すようにDCオフセット成分SDCが除去されていないサンプルデータSについての3値判別に適合した値となっているため、適正な3値検出動作及び位相誤差検出動作が実行されることになる。
【0112】
そして本例においては、位相誤差検出対象となるサンプルデータSについてはフィルタ処理を介さないため、1クロック分の遅延もないものとすることができ、これによりPLL回路としての性能の向上を実現できる。
【0113】
5.第4のデジタルPLL回路例
次に第4のデジタルPLL回路例を図24〜図26で説明する。なお、この第4以降の各デジタルPLL回路例では、図17に示した第2のデジタルPLL回路例のようにハイパスフィルタ15を加えた回路例として図示している。図17と同一部分は同一符号を付し、説明を省略する。
【0114】
この第4のデジタルPLL回路例では、図24に示すように位相誤差検出器3内にエンベロープ検出部16を設け、このエンベロープ検出部16により検出されたエンベロープ値をD/A変換器18でアナログ信号とする。そしてそのアナログ信号で、A/D変換器2におけるダイナミックレンジコントロールを行なう構成としている。
【0115】
上述してきたように位相誤差検出器3における位相誤差検出方式では、その位相誤差情報erの値は、連続したサンプルデータSn−1 ,Sn について補間演算を行ない、その中央のタイミング点での値と、正又は負のしきい値THU ,THL (xTHU ,xTHL )との差に基づいて算出される。また正又は負のしきい値THU ,THL も入力信号の大きさによって変化する。
従って、A/D変換された入力信号の大きさによって位相誤差情報erの値が変化することが理解される。
【0116】
このことは、入力信号のレベルが小さいときは、PLL動作の応答性が鈍く、周波数引き込みに時間がかかったり、逆に入力信号レベルが大きいと、PLL動作の反応が過敏になり、少々の外乱でロックしている位相が揺さぶられたりすることなどが発生することになる。
【0117】
例えば図25の実線は入力信号のレベルが小さい状態での位相誤差検出動作を、また破線は入力信号のレベルが大きい状態での位相誤差検出動作を模式的に示している。なお説明上、算出された正、負のしきい値THU ,THL は同じであったと仮定している。
実線と破線のそれぞれの場合を比べて、位相誤差情報erの値は、er1,er2のようにその大きさが異なるものとなり、これによりPLL動作の応答性が異なってしまうことがわかる。
【0118】
このような入力レベルの大小による不都合を解消するには、A/D変換器2から出力されるデータのエンベロープレベルをだいたい一定に保つようにすることが必要になる。エンベロープレベルを略一定に保つには、A/D変換器2における変換効率(ダイナミックレンジ)を、波形レベル(エンベロープ)に合わせて可変するようにすればよい。
【0119】
そこで本例では、位相誤差検出器3に入力されるデータについて、エンベロープ検出部16が、例えばピーク検出などの方法により、エンベロープ値を検出するようにしている。
そして、そのエンベロープ検出値に応じた電圧をA/D変換器2に対する変換効率制御信号Vref としてフィードバックしている。
これにより、A/D変換器2では例えば図26(a)のように入力信号レベルが大きいときは、ダイナミックレンジが広がる(量子化1ステップ間隔が広がる)ように制御され、逆に図26(b)のように入力信号レベルが小さいときは、ダイナミックレンジが狭まる(量子化1ステップ間隔が狭まる)ように制御される。
【0120】
これにより、いづれの場合でも、例えばエンベロープのピーク値+EV,−EVは、デジタルデータ上では同一の値とされることになり、つまり位相誤差検出器3に入力されるデータのエンベロープレベルは、A/D変換器2への入力信号レベルに関わらず、だいたい一定に保たれるようになる。従って、位相誤差検出器3で検出される位相誤差情報は、PLL動作が適正な応答性を保つ状態に維持されることになる。
【0121】
6.第5のデジタルPLL回路例
第5のデジタルPLL回路例を図27で説明する。この例では、上述した第43のデジタルPLL回路例と同様の目的で、位相誤差検出器3に入力されるデータについてエンベロープレベルをだいたい一定に保つようにするものである。つまり第4のデジタルPLL回路例に代えて採用することができる例である。
【0122】
位相誤差検出器3に入力されるデータについてのエンベロープレベルを略一定に保つには、A/D変換器2の入力段において、入力信号の波形レベルを一定に保つようにしてもよい。そこで本例ではA/D変換器2の前段にAGC(オートゲインコントロール)回路19を配するようにしている。
そして位相誤差検出器3に入力されるデータについてエンベロープ検出部16がエンベロープレベルを検出し、D/A変換器18でアナログ信号とする。そのアナログ信号をAGC回路19にフィードバックしてAGC制御が行なわれるようにしている。
【0123】
AGC回路19では、比較部43とゲイン可変部44が設けられている。比較部43には基準となるエンベロープレベルの値evREF が設定されており、この基準エンベロープ値evREF と、エンベロープ検出部16で検出されたエンベロープレベルによるD/A変換器18からの電圧値とを比較する。
そして、その比較結果に基づいてゲイン可変部44における入力信号に対するゲインレベルを制御する。即ちこのAGC回路19により、入力信号波形は基準エンベロープ値evREF を目標にゲイン調整されてからA/D変換器2に入力されるものとなる。
【0124】
これにより、位相誤差検出器3に入力されるデータのエンベロープレベルは、入力信号レベルに関わらず、だいたい一定に保たれるようになり、位相誤差検出器3で検出される位相誤差情報は、PLL動作が適正な応答性を保つ状態に維持される。
【0125】
7.第6のデジタルPLL回路例
図28に示す第6のデジタルPLL回路例も、第4、第5のデジタルPLL回路例と同様の目的で、位相誤差検出器3に入力されるデータについてエンベロープレベルをだいたい一定に保つようにすることものである。
【0126】
この場合も、位相誤差検出器3に入力されるデータについてのエンベロープレベルを略一定に保つために、A/D変換器2の前段にAGC(オートゲインコントロール)回路19を配するようにしている。
【0127】
AGC回路19には、比較部45とゲイン可変部46が設けられている。比較部45には基準となる電圧値VREF が設定されており、この基準電圧値evREF と、AGC回路19の出力を比較する。そしてその比較結果に基づいてゲイン可変部46における入力信号に対するゲインレベルを制御する。即ちこのAGC回路19により、入力信号波形は基準電圧値VREF を目標にゲイン調整されてからA/D変換器2に入力されるものとなる。
これにより、位相誤差検出器3に入力されるデータのエンベロープレベルは、入力信号レベルに関わらず、略一定に保たれるようになり、位相誤差検出器3で検出される位相誤差情報は、PLL動作が適正な応答性を保つ状態に維持される。
【0128】
8.第7のデジタルPLL回路例
図29に示す第7のデジタルPLL回路例も、第4〜第6のデジタルPLL回路例と同様の目的で、PLL回路の応答性を適正に保つためのものである。
ただしこの例では位相誤差検出器3に入力されるデータについてエンベロープレベルを一定に保つという処理は行なわず、エンベロープ検出部16で検出されたエンベロープ値evにより、検出された位相誤差情報を補正するような処理を行なうことになる。
【0129】
前述した図25からわかるように、位相誤差検出器3に入力されるデータのエンベロープが変化すると、算出される位相誤差情報erの値も変化してしまい、PLL回路としての応答性が変動してしまう。
これを避けるためには、上述した各例のように位相誤差検出器3に入力されるデータのエンベロープを一定に保つようにするほかに、位相誤差検出器3から出力される位相誤差情報の値を、入力されるデータのエンベロープにより補正するようにしてもよい。
【0130】
即ち図29に示すように、誤差検出部14の後段に割算器17を設ける。ここで誤差検出部14で算出される位相誤差情報の値をerpとすると、この値erpには入力信号レベルの大小による変動成分が含まれている。
この値erpから変動成分を除去するには、値erpとエンベロープ検出部16で検出された入力データについてのエンベロープ値で割算を行なえばよい。
割算器17の出力を位相誤差情報erとすると、この位相誤差情報erには入力信号の大きさによる変動はあらわれないことになる。従って、入力信号レベルい関わらず、PLL動作が適正な応答性を保つ状態に維持されることになる。
【0131】
【発明の効果】
以上説明したように本発明の位相誤差検出回路では、パーシャルレスポンス等化波形である入力信号が再生クロックでサンプルされたデータについて3値判定を行なうための第1、第2のしきい値を、サンプルデータから生成し、順次入力されるサンプルデータについて第1、第2のしきい値を用いて3値判定を行なう。そして3値判定結果により、連続した2つのサンプルデータの間の期間における入力信号のエッジを検出する。そしてエッジが検出された2つのサンプルデータの間の期間において、2つのサンプルデータの値と、第1又は第2のしきい値を用いて、入力信号と再生クロックの間の位相誤差を検出するようにしている。このような検出方式により、パーシャルレスポンス等化波形から位相誤差を検出することができ、しかも非常に簡単な回路構成で位相誤差検出が可能になるという効果があり、デジタルPLL回路に搭載する位相誤差検出回路として好適である。
【0132】
特にデジタルPLL回路としては、クロック発振出力手段からの再生クロックをサンプリングクロックとして用い、入力信号をデジタルデータに変換し、そのデジタルデータについて上記構成の位相誤差検出回路で再生クロックに対する位相誤差情報を検出するようにすることで、マスタークロックを用いず、かつサンプリング誤差も含んで位相誤差に応じたクロック発振出力周波数の制御が行なわれることになる。つまり、精度の良い位相誤差検出動作に基づく高精度の発振出力をきわめて簡単な回路構成で、しかもパーシャルレスポンス等化波形に対応したデジタルPLL回路として実現できるという効果がある。
【0133】
また、このようなデジタルPLL回路において、変換手段から出力されるデジタルデータは、DCオフセット除去手段を介してから位相誤差検出手段に入力されるように構成することで、入力信号にDCオフセットが生じていてもそれが除去され、DCオフセットを考慮しない位相誤差検出動作が可能になる。
特に位相誤差検出手段では、入力されるサンプルデータを整流し、整流値から第1のしきい値を生成し、第1のしきい値の極性を反転させて第2のしきい値を生成するようにすることで、回路構成をより簡略化することができる。
また、サンプルデータからDCオフセット成分を除去することで、PLL回路後段の回路系の構成も簡略化できる。
【0134】
またDCオフセット除去手段を介していないサンプルデータが入力される位相誤差検出手段では、入力されるサンプルデータについてDCオフセット値を抽出するとともに、DCオフセット値を除去したサンプルデータを整流し、整流値から第1のしきい値を生成し、第1のしきい値の極性を反転させて第2のしきい値を生成する。そしてこの第1、第2のしきい値それぞれからDCオフセット値を加えた値を用いて、入力されるサンプルデータについての3値判定及び位相誤差検出を実行するように構成する。このようにすれば、3値判定及び位相誤差検出を行なうサンプルデータの伝送系にはDCオフセット除去手段を配さなくてよいものとなり、即ちフィルタ処理などによる遅延はなくなる。これによってロック状態への引き込み速度の迅速化、ロック時の安定性、疑似ロックのしにくさ、などPLL回路としての性能を向上させることができる。
【0135】
さらにこのようなデジタルPLL回路において、変換手段から出力されるデジタルデータについて、そのエンベロープ値が略一定になるように制御するデータレベル制御手段を設けるか、もしくは、位相誤差検出手段が入力されるデジタルデータについてのエンベロープ値を検出し、そのエンベロープ値と検出された位相誤差情報との間で割算処理を行なって、その割算結果を位相誤差情報として出力するようにするようにしている。
これらの動作により、入力信号にレベル変動が生じてもその影響が位相誤差情報に表われず、従って応答性がむやみに変動しない、動作の安定したPLL回路が実現できる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態におけるPLL回路のブロック図である。
【図2】実施の形態のPLL回路の位相誤差検出動作の説明図である。
【図3】リングオシレータの原理の説明図である。
【図4】実施の形態で発振器として用いられる発振周波数可変リングオシレータのブロック図である。
【図5】実施の形態で発振器として用いられる発振周波数可変リングオシレータでの発振周波数の説明図である。
【図6】第1の実施の形態例の位相誤差検出器のブロック図である。
【図7】実施の形態の位相誤差検出器のしきい値生成部の回路図である。
【図8】実施の形態の位相誤差検出器のしきい値生成部の動作の説明図である。
【図9】実施の形態の位相誤差検出器の3値判定部の回路図である。
【図10】実施の形態の位相誤差検出器の3値判定部の動作の説明図である。
【図11】実施の形態の位相誤差検出器のエッジ検出部の回路図である。
【図12】実施の形態の位相誤差検出器の誤差検出部の回路図である。
【図13】実施の形態の位相誤差検出器の誤差検出部の検出動作の説明図である。
【図14】実施の形態の位相誤差検出器の誤差検出部の検出動作の説明図である。
【図15】実施の形態の位相誤差検出器の誤差検出部の検出動作の説明図である。
【図16】実施の形態の位相誤差検出器の誤差検出部の検出動作の説明図である。
【図17】本発明の第2の実施の形態におけるPLL回路の要部のブロック図である。
【図18】DCオフセットによるサンプリングデータへの影響の説明図である。
【図19】第2の実施の形態におけるハイパスフィルタによる機能の説明図である。
【図20】第2の実施の形態における上下対称しきい値生成部の回路図である。
【図21】第2の実施の形態における上下対称しきい値生成部の動作の説明図である。
【図22】本発明の第3の実施の形態におけるPLL回路の要部のブロック図である。
【図23】第3の実施の形態における動作の説明図である。
【図24】本発明の第4の実施の形態におけるPLL回路の要部のブロック図である。
【図25】入力レベルの変動による位相誤差情報への影響の説明図である。
【図26】第4の実施の形態におけるPLL回路の動作の説明図である。
【図27】本発明の第5の実施の形態におけるPLL回路の要部のブロック図である。
【図28】本発明の第6の実施の形態におけるPLL回路の要部のブロック図である。
【図29】本発明の第7の実施の形態におけるPLL回路の要部のブロック図である。
【図30】パーシャルレスポンス等化波形のアイパターンの説明図である。
【符号の説明】
2 A/D変換器
3 位相誤差検出器
4 ローパスフィルタ
5 加算器
6 発振器
7 周期測定部
11 しきい値生成部
12 3値判定部
13 エッジ検出部
14 誤差検出部
15 ハイパスフィルタ部
16 エンベロープ検出部
17 割算器
18 D/A変換器
19 AGC回路
Claims (6)
- 再生クロックを出力するクロック発振出力手段と、
前記クロック発振出力手段からの再生クロックをサンプリングクロックとして用い、パーシャルレスポンス等化された入力信号をデジタルサンプルデータに変換する変換手段と、
前記変換手段により得られたサンプルデータから、入力信号と前記クロック発振出力手段からの再生クロックの間の位相誤差情報を検出し、当該位相誤差が少なくなるように前記クロック発振出力手段の発振出力を制御する位相誤差検出手段と、
を有し、
前記位相誤差検出手段は、
前記変換手段から供給されるサンプルデータについて3値判定を行なうための第1、第2のしきい値をサンプルデータから生成し、順次入力されるサンプルデータについて前記第1、第2のしきい値を用いて3値判定を行ない、その3値判定結果により、連続した2つのサンプルデータの間の期間における入力信号のエッジを検出し、エッジが検出された際に、その2つのサンプルデータの値と前記第1又は第2のしきい値を用いて、前記入力信号と前記再生クロックの間の位相誤差を検出するように構成されていることを特徴とするデジタルPLL回路。 - 前記変換手段から出力されるサンプルデータは、DCオフセット除去手段を介してから前記位相誤差検出手段に入力されることを特徴とする請求項1に記載のデジタルPLL回路。
- 前記位相誤差検出手段では、入力されるサンプルデータを整流し、整流値から第1のしきい値を生成し、第1のしきい値の極性を反転させて第2のしきい値を生成することを特徴とする請求項2に記載のデジタルPLL回路。
- 前記位相誤差検出手段では、
入力されるサンプルデータについてDCオフセット値を抽出するとともに、
DCオフセット値を除去したサンプルデータを整流し、整流値から第1のしきい値を生成し、第1のしきい値の極性を反転させて第2のしきい値を生成した後、この第1、第2のしきい値それぞれから前記DCオフセット値を付加した値を用いて、入力されるサンプルデータについての3値判定及び位相誤差検出を実行するように構成されたことを特徴とする請求項1に記載のデジタルPLL回路。 - 前記変換手段から出力されるサンプルデータについて、そのエンベロープ値が略一定になるように制御する、データレベル制御手段が設けられていることを特徴とする請求項1に記載のデジタルPLL回路。
- 前記位相誤差検出手段は、入力されるサンプルデータについてのエンベロープ値を検出し、サンプルデータの値と前記第1又は第2のしきい値を用いて検出された位相誤差情報と、検出されたエンベロープ値の間で割算処理を行なって、その割算結果を位相誤差情報として出力することを特徴とする請求項1に記載のデジタルPLL回路。
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