JP6233067B2

JP6233067B2 - 通信装置

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Publication number: JP6233067B2
Application number: JP2014018791A
Authority: JP
Inventors: 安宏中舍
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2014-02-03
Filing date: 2014-02-03
Publication date: 2017-11-22
Anticipated expiration: 2034-02-03
Also published as: JP2015146530A

Description

本発明は、例えば、通信装置に関する。

従来より、インパルス無線伝送方式による無線通信が研究されている（例えば、特許文献1を参照）。

インパルス無線伝送方式は、高周波数パルスを信号の伝送媒体とする無線伝送方式であり、例えば、マイクロ波帯、準ミリ波帯またはミリ波帯を利用する広帯域無線通信に利用可能である。インパルス無線伝送方式は、例えば、ミリ波帯を利用する場合、10Gbpsを超える広帯域無線伝送を実現することができる。また、インパルス無線伝送方式では、通信装置において、発振器及びミキサが不要であるので、無線信号の送信及び受信を行う通信処理部の構成が簡素となり、通信装置の製造コストを抑制可能である。

インパルス無線伝送方式による通信装置は、例えば、数〜数十GHzの周波数で、インパルス状のパルスを生成して送信する。パルスの生成方式として、例えば、データが特定の値（例えば、'1'）となるときに、特定の極性（例えば、正）を持つパルスが生成され、一方、データが他の値（例えば、'0'）のときにはパルスが生成されない、いわゆるユニポーラ方式がある。

ユニポーラ方式で生成されたパルス列の周波数スペクトルには、直流成分に起因して、ビットレートの整数倍の周波数において線状のピークが生じる。このような線状のピークが生じると、そのピークが許容される値を超えないように、送信電力が制限されてしまう。そこで、特許文献１に記載の通信装置は、交互に正極性のパルスと負極性のパルスを生成する、いわゆるバイポーラ方式を採用する。これにより、その通信装置は、直流成分を抑制して、線状のピークを低減させる。

特開２０１３−３４０７５号公報

しかしながら、バイポーラ方式によりパルスを生成する場合でも、通信装置に用いられる回路素子の製造ばらつきなどに起因して、生成されたパルス列の周波数スペクトルにおいて、線状のピークが表れることがある。

そこで、本明細書は、送信するパルス列の周波数スペクトルに表れる線状のピークを抑制できる通信装置を提供することを目的とする。

一つの実施形態によれば、通信装置が提供される。この通信装置は、送信信号に含まれる信号値が所定値となる度に、パルスが交互に立ち上がりまたは立ち下がるパルス列を生成するパルス生成部と、パルス列の立ち上がりのエッジ及び立ち下がりのエッジを急峻化する波形整形部と、波形整形部から出力されるパルス列のデューティ比の所定値からのずれを補償するとともに、波形整形部とともに閉じた回路となることで発振信号を生じるリング発振器を形成する補償部と、波形整形部から出力されたパルス列の所定の帯域を通過させて、送信信号に含まれる信号値が所定値となる度に異なる極性のパルスを交互に生成するフィルタ部と、リング発振器の発振信号のデューティ比に応じて、補償部を制御する制御部とを有する。

本発明の目的及び利点は、請求項において特に指摘されたエレメント及び組み合わせにより実現され、かつ達成される。
上記の一般的な記述及び下記の詳細な記述の何れも、例示的かつ説明的なものであり、請求項のように、本発明を限定するものではないことを理解されたい。

本明細書に開示された通信装置は、送信するパルス列の周波数スペクトルに表れる線状のピークを抑制できる。

バイポーラ方式により生成された、理想的なパルス列の一例と、正極性パルスと負極性パルス間の出現時間差が異なる理想的でないパルス列の一例とを示す図である。デューティ比が55%となっている場合における、パルス列の周波数スペクトルの一例を示す図である。一つの実施形態による通信装置の概略構成図である。データバッファ、NRZ-RZ変換部、T-FF、フィルタ部の出力信号を表すタイミングチャートである。補償部が有するCMOSインバータの一例の回路図である。波形整形部の一例の回路図である。ローパスフィルタから出力される信号と発振信号のデューティ比との関係を示す図である。制御部の概略構成図である。変形例による通信装置の概略構成図である。

以下、図を参照しつつ、実施形態による通信装置について説明する。
最初に、バイポーラ方式において、送信するパルス列の周波数スペクトルにおいて線状のピークが生じる場合について説明する。

図１は、バイポーラ方式により生成された、理想的なパルス列の一例と、正極性パルスと負極性パルス間の出現時間差が異なる理想的でないパルス列の一例とを示す図である。
図１において、横軸は時間を表し、縦軸は電圧を表す。図１において示される、理想的なパルス列１０１、及び、理想的でないパルス列１０２は、それぞれ、ビット列「1011000111000」に対応する。パルス列１０１、１０２に示されるように、ビット値が'1'のときにパルスが生成され、かつ、生成されたパルスの極性は交互に反転する。

理想的なパルス列１０１では、'1'の値を持つビットが複数連続する場合における、負極性パルス１１０が出現してから正極性パルス１１１が出現するまでの時間差t₁と、正極性パルス１１１が出現してから負極性パルス１１０が出現するまでの時間差t₂は等しい。
一方、パルスを生成する回路素子の製造ばらつきなどがある場合、パルス列１０２に示されるように、時間差t₁と時間差t₂が異なることがある。このような場合、パルス列１０２の周波数スペクトルにおいて、ビットレートの整数倍となる周波数において、線状のピークが表れる。なお、時間差t₁と時間差t₂の合計に対する、時間差t₁または時間差t₂の比は、デューティ比と呼ばれる。すなわち、デューティ比が50%であれば、理想的なパルス列である。

図２は、デューティ比が理想的なパルス列のデューティ比に対して+5%、すなわち、55%となっている場合における、パルス列の周波数スペクトルの一例を示す図である。この例では、ビットレートは5Gbps(1周期：200ps)である。図２において、横軸は周波数(GHz)を表し、縦軸はスペクトルの強度(dB)を表す。周波数スペクトル２００では、5GHzの整数倍ごとに、線状のピーク２０１が表れていることがわかる。

発明者は、生成されたパルス列のデューティ比が理想的な値からずれる原因として、信号の波形を整形するために利用される、相補型金属酸化膜半導体(Complementary Metal-Oxide Semiconductor, CMOS)インバータに着目した。例えば、CMOSインバータの製造ばらつきによって、パルス波形の立ち上がり時と立ち下がり時の特性の違いにより、デューティ比が理想的な値からずれる。
そこで、本実施形態による通信装置は、信号の波形を整形する波形整形部の入力側に、波形整形部によるデューティ比のずれを補償する補償部を設けるとともに、テスト動作時に、補償部と波形整形部とで、リング発振器を形成可能とした。そしてこの通信装置は、テスト動作時においてリング発振器からの発振信号のデューティ比を表す信号値を求め、その信号値に応じてデューティ比が理想的な値(50%)に近づくように、補償部を制御する。

図３は、一つの実施形態による通信装置の概略構成図である。

通信装置１は、ビット列である送信信号に基づいて、バイポーラ方式によるインパルス状のパルス列を生成し、生成したパルス列を無線信号として出力する。そのために、通信装置１は、パルス生成部１０と、補償部２０と、波形整形部３０と、フィルタ部４０と、増幅部５０と、テスト信号生成部６０と、制御部７０と、４個のスイッチ８０−１〜８０−４とを有する。さらに、パルス生成部１０は、データバッファ１１と、クロックバッファ１２と、ノンリターンゼロ／リターンゼロ（NRZ/RZ）変換部１３と、トリガ型フリップフロップ（T-FF）１４とを有する。
通信装置１が有するこれらの各部は、例えば、一つの集積回路として形成される。あるいは、通信装置１が有するこれらの各部の機能を実現する回路の組が基板上に実装されてもよい。

パルス生成部１０、補償部２０、波形整形部３０、フィルタ部４０及び増幅部５０は、送信信号を無線信号として出力する通常動作の際に使用される。一方、補償部２０、波形整形部３０、テスト信号生成部６０及び制御部７０は、通信装置１により生成されるパルス列のデューティ比を調節するためのテスト動作の際に使用される。スイッチ８０−１〜８０−４は、通常動作とテスト動作を切り替えるために使用される。

具体的に、スイッチ８０−１は、パルス生成部１０の出力側端子と補償部２０の入力側端子の間に配置される。スイッチ８０−３は、波形整形部３０の出力側端子とフィルタ部４０の入力側端子の間に配置される。スイッチ８０−２は、テスト信号生成部６０の出力側端子と、補償部２０の入力側端子との間に配置される。そしてスイッチ８０−４は、波形整形部３０の出力側端子と、テスト信号生成部６０の入力側端子との間に配置される。なお、各スイッチ８０−１〜８０−４は、例えば、トランジスタまたは電界効果トランジスタ(Field effect transistor, FET)とすることができる。

本実施形態では、通信装置１の外部から（例えば、通信装置１が実装される機器のプロセッサから）、各スイッチ８０−１〜８０−４のオン／オフを制御する制御信号が与えられる。そしてその制御信号は、インバータを介してスイッチ８０−１及び８０−３のスイッチング端子に供給される。一方、その制御信号は、スイッチ８０−２及び８０−４のスイッチング端子に直接供給される。例えば、各スイッチがFETである場合、スイッチング端子はゲートである。したがって、制御信号の電圧がHighである場合、スイッチ８０−１及び８０−３はオフとなり、一方、スイッチ８０−２及び８０−４はオンとなる。一方、制御信号の電圧がLowである場合、スイッチ８０−１及び８０−３はオンとなり、スイッチ８０−２及び８０−４はオフとなる。

通常動作時において、スイッチ８０−１及び８０−３は、制御信号によってオンにされる。一方、スイッチ８０−２及び８０−４は、その制御信号によってオフにされる。

パルス生成部１０は、送信信号に含まれる信号値（本実施形態では、ビット値）が所定の値（本実施形態では、'1'）となる度に、波形が交互に立ち上がりまたは立ち下がるパルス列を生成する。パルス生成部１０により生成されたパルス列は、スイッチ８０−１及び補償部２０を介して波形整形部３０に入力され、波形の立ち上がりエッジ及び立ち下がりエッジが急峻化される。波形整形部３０から出力されたパルス列は、スイッチ８０−３を介してフィルタ部４０に入力される。そのパルス列は、フィルタ部４０によってフィルタリングされ、通信に利用可能な所定の周波数帯域を持つ成分の通過が許容される。その結果として、入力されたパルス列における立ち上がりエッジごとに正極性のインパルス状のパルスが生成され、かつ、入力されたパルス列における立ち下がりエッジごとに、負極性のインパルス状のパルスが生成される。したがって、フィルタ部４０から出力されるインパルス状のパルス列は、送信信号に含まれる信号値が所定値となる度に、交互に異なる極性のパルスが表れる、バイポーラ方式によるパルス列となる。そしてインパルス状のパルス列は、広帯域の増幅部５０に入力される。増幅部５０は、入力したパルス列を増幅し、増幅したパルス列をアンテナ９０へ出力する。アンテナ９０は、パルス列を無線信号として出力する。

一方、テスト動作時において、スイッチ８０−１及び８０−３は、制御信号によりオフにされる。これにより、補償部２０と波形整形部３０は、パルス生成部１０及びフィルタ部４０と切断される。一方、スイッチ８０−２及び８０−４は、その制御信号によりオンにされる。これにより、補償部２０と波形整形部３０とを含む閉じた回路はリング発振器を形成し、リング発振器から出力される発振信号のデューティ比を表す信号がテスト信号生成部６０から出力される。制御部７０は、その信号に応じて、発振信号のデューティ比が所定の基準値に近づくように、補償部２０を制御する。

以下、通信装置１の各部について詳細に説明する。まず、通常動作に関連する各部について説明する。

図４は、データバッファ１１、NRZ-RZ変換部１３、T-FF１４、フィルタ部４０の出力信号を表すタイミングチャートである。図４において、横軸は時間を表し、縦軸は電圧を表す。図４において、上から順に、波形４０１〜４０４は、それぞれ、データバッファ１１、NRZ-RZ変換部１３、T-FF１４、フィルタ部４０からの出力信号を表す。なお、各出力信号は、送信信号の一例であるビット列「1011000111000」に対応する。

データバッファ１１には、ビット列である、送信信号が入力される。そしてデータバッファ１１は、図４の波形４０１に示されるように、例えば、ビット値が'1'のときに電圧がHighとなり、ビット値が'0'のときに電圧がLowとなるノンリターンゼロ(No Return to Zero, NRZ)方式の送信信号を、NRZ-RZ変換部１３に出力する。データバッファ１１は、データ信号をラッチする機能を有していてもよい。

クロックバッファ１２には、クロック発振器（図示せず）から、所定周期のパルス列であるクロック信号が入力される。そしてクロックバッファ１２は、そのクロック信号を、NRZ-RZ変換部１３に出力する。

NRZ/RZ変換部１３は、データバッファ１１から入力された送信信号と、クロックバッファ１２から入力されたクロック信号との論理積を、送信信号に含まれるビットごとに演算して、リターンゼロ(RZ)方式のパルス列を生成する。このパルス列では、図４の波形４０２に示されるように、送信信号中で値が'1'のビットが表れる度に、正極性のパルスが出現する。
NRZ/RZ変換部１３から出力されたパルス列は、T-FF１４に入力される。

T-FF１４は、入力されたパルス列において、パルスが表れる度に、パルスの立ち上がりまたは立ち下がりを、一つ前のパルスに対して反転させたパルス列を生成する。なお、T-FF１４から出力されるパルス列では、立ち上がりエッジ及び立ち下がりエッジの波形がなまっている。そのため、T-FF14から出力されたパルス列は、スイッチ８０−１を介して補償部２０及び波形整形部３０に入力される。

補償部２０及び波形整形部３０は、T-FF14から入力されたパルス列において、パルスの立ち上がりエッジ及び立ち下がりエッジの波形を急峻化するよう、例えば、入力されるエッジ部分の時間幅よりも出力されるエッジ部分の時間幅が狭くなるよう整形する。波形整形部３０から出力されるパルス列の波形は、図４の波形４０３に示されるような波形となる。

補償部２０は、例えば、一つのCMOSインバータを有する。そして補償部２０は、CMOSインバータを形成するpMOSトランジスタ又はnMOSトランジスタのバックゲート電圧が制御部７０によって調整されることにより、波形整形部３０によるデューティ比のずれを補償する。以下の説明では、デューティ比は、ビット値'1'が連続する入力パルス列の立ち上がりエッジから立ち下がりエッジまでの区間と立ち下がりエッジから立ち上がりエッジまでの区間の合計に対する、立ち上がりエッジから立ち下がりエッジまでの区間の比である。

図５は、補償部２０が有するCMOSインバータの一例の回路図である。補償部２０が有するCMOSインバータは、pMOSトランジスタ２１及びnMOSトランジスタ２２を有する。なお、pMOSトランジスタ２１及びnMOSトランジスタ２２は、例えば、MOSFETとすることができる。

補償部２０へ入力されたパルス列は、nMOSトランジスタ２２のゲートに印加されるとともに、そのパルス列は反転されてからpMOSトランジスタ２１のゲートに印加される。そのため、補償部２０の入力端子２３に入力されたパルス列の電圧がHighの場合には、pMOSトランジスタ２１がオフとなる一方、nMOSトランジスタ２２がオンとなり、負電源電圧V_SSとほぼ等しい電圧が出力端子２４から出力される。一方、入力端子２３に入力されたパルス列の電圧がLowの場合には、pMOSトランジスタ２１がオンとなる一方、nMOSトランジスタ２２がオフとなり、電源電圧V_DDとほぼ等しい電圧が出力端子２４から出力される。

ここで、制御部７０からデューティ減少信号が入力されると、補償部２０は、pMOSトランジスタ２１のバックゲート電圧を、そのデューティ減少信号が大きいほど、電源電圧V_DDから低下させる。この場合、pMOSトランジスタ２１がオフからオンに遷移するのに要する時間、すなわち、出力を反転させるのに要する遷移時間は、バックゲート電圧が下げられるほど短くなる。すなわち、補償部２０に入力されたパルス列の電圧がHighからLowに立ち下がってから、補償部２０から出力されるパルス列の電圧がLowからHighに立ち上がる時間が短くなる。その結果、デューティ比が減少する。

逆に、制御部７０からデューティ増加信号が入力されると、補償部２０は、nMOSトランジスタ２２のバックゲート電圧を、そのデューティ増加信号が大きいほど、0Vから上昇させる。この場合、nMOSトランジスタ２２がオフからオンに遷移するのに要する時間、すなわち、出力を反転させるのに要する遷移時間は、バックゲート電圧が高くなるほど短くなる。すなわち、補償部２０に入力されたパルス列の電圧がLowからHighに立ち上がってから、補償部２０から出力される電圧がHighからLowに立ち下がる時間が短くなる。その結果、デューティ比が増加する。

図６は、波形整形部３０の一例の回路図である。
波形整形部３０は、例えば、直列に接続された偶数個のCMOSインバータを有する。本実施形態では、４個のCMOSインバータ３１ａ〜３１ｄが、それぞれ、インダクタ３２ａ〜３２ｃを介して直列に接続される。各CMOSインバータは、入力されたパルス列の電圧を反転させて出力する。その際、CMOSインバータに印加される電圧が変化する際のスイッチング動作により、立ち上がり及び立ち下がりのエッジの波形が急峻化される。また、インダクタ３２ａ〜３２ｃは、電荷の蓄積及び放出を行うことで、立ち上がりのエッジ又は立ち下がりのエッジの急峻化を支援する。なお、インダクタ３２ａ〜３２ｃは、省略されてもよい。
波形整形部３０が出力するパルス列は、スイッチ８０−３を介してフィルタ部４０に入力される。

なお、補償部２０が有するCMOSインバータと、波形整形部３０が有するCMOSインバータの数の合計は奇数となるので、テスト動作時において、補償部２０及び波形整形部３０は、リング発振器を形成する。

フィルタ部４０は、入力されたパルス列における、通信に利用可能な所定の周波数帯域を持つ成分を通過させるバンドバスフィルタである。そのため、フィルタ部４０は、微分回路としても働くので、フィルタ部４０から出力されるパルス列では、入力されたパルス列に含まれるパルスの立ち上がりまたは立ち下がりのエッジにおいてインパルス状のパルスが形成される。さらに、立ち上がりのエッジと立ち下がりのエッジとでは、生成されるインパルス状のパルスの極性が逆となる。したがって、図４の波形４０４に示されるように、フィルタ部４０から出力されるパルス列は、送信信号に含まれる信号値が所定値となる度に極性が反転するバイポーラ方式のパルス列となる。なお、フィルタ部４０は、パルスをフィルタリングするためのバンドパスフィルタと共に、微分回路として機能する他のフィルタを備えていてもよい。
フィルタ部４０から出力されたパルス列は、増幅部５０に入力される。

増幅部５０は、入力されたパルス列が含まれる周波数帯域全体を増幅できる増幅器を有する。そして増幅部５０は、入力されたパルス列を増幅して、アンテナ９０へ出力する。

次に、テスト動作に関連する各部について説明する。テスト動作は、例えば、通信装置１の工場出荷時、または、通信装置１の起動時などに実行される。テスト動作の実行により、波形整形部３０から出力されるパルス列のデューティ比の所定値からのずれの補償量が決定される。

上記のように、テスト動作時には、スイッチ８０−１及び８０−３はオフにされ、一方、スイッチ８０−２及び８０−４はオンにされる。そのため、補償部２０、波形整形部３０及びテスト信号生成部６０を含むリング状の回路が形成される。ここで、補償部２０が有するCMOSインバータの数と波形整形部３０が有するCMOSインバータの数の合計は奇数であるので、このリング状の回路はリング発振器となる。

このリング発振器による発振信号では、波形整形部３０が有するCMOSインバータの製造ばらつきなどにより、デューティ比が変化する。そして発振信号のデューティ比が高いほど、通常動作時における、波形整形部３０から出力されるパルス列のデューティ比も高くなる。一方、発振信号のデューティ比が低いほど、通常動作時における、波形整形部３０から出力されるパルス列のデューティ比も低くなる。したがって、リング発振器の発振信号のデューティ比を所定の基準値に近づけることで、通常動作時における、波形整形部３０から出力されるパルス列のデューティ比も所定の基準値に近づく。

テスト信号生成部６０は、リング発振器の発振信号のデューティ比を表す信号を生成し、その信号を制御部７０へ出力する。そのために、テスト信号生成部６０は、バッファ６１と、ローパスフィルタ６２とを有する。

バッファ６１は、１入力２出力タイプのバッファであり、バッファ６１には、波形整形部３０から出力された発振信号が入力される。そしてバッファ６１は、その発振信号を、補償部２０及びローパスフィルタ６２へ出力する。

ローパスフィルタ６２は、発振信号をフィルタリングして、発振信号の平均値を、発振信号のデューティ比を表す信号として求め、その平均値を制御部７０へ出力する。そのために、ローパスフィルタ６２は、例えば、積分回路を有する。

図７は、ローパスフィルタ６２から出力される信号と発振信号のデューティ比との関係を示す図である。図７において、横軸は時間を表し、縦軸は電圧を表す。
発振信号のデューティ比が50%である場合、すなわち、発振信号の一周期において、電圧がHighである期間と電圧がLowである期間が等しい場合、発振信号の平均値は、(Vh+Vl)/2となる。ただし、Vhは、Highに相当する電圧であり、Vlは、Lowに相当する電圧である。一方、波形７０１に示されるように、発振信号の一周期において、電圧がHighである区間t₁が電圧がLowである区間t₂より短い場合、発振信号のデューティ比は50%よりも低くなる。この場合、ローパスフィルタ６２から出力される発振信号の平均値Vmは、波形７０２に示されるように、(Vh+Vl)/2よりも低くなる。逆に、発振信号のデューティ比が50%よりも高ければ、ローパスフィルタ６２から出力される発振信号の平均値Vmは、(Vh+Vl)/2よりも高くなる。

そこで、制御部７０は、発振信号の平均値を、所定の基準値に相当する電圧（例えば、(Vh+Vl)/2）に近づけるように、補償部２０が有するCMOSインバータのバックゲート電圧を調節する。

図８は、制御部７０の概略構成図である。制御部７０は、比較器７１と、アナログ／デジタル変換器７２と、制御回路７３と、二つのデジタル／アナログ変換器７６−１、７６−２と、メモリ７７とを有する。また制御回路７３は、二つのカウンタ７４−１、７４−２と、二つのレジスタ７５−１、７５−２とを有する。

比較器７１の非反転入力端子には、ローパスフィルタ６２からの発振信号の平均値が入力される。一方、比較器７１の反転入力端子には、所定の基準値に相当する電圧（以下、単に基準電圧と呼ぶ）が入力される。基準電圧は、例えば、制御部７０の外部から与えられる。あるいは、基準電圧は、波形整形部３０の各CMOSインバータを駆動するための電源電圧V_DD(Vhに相当)と、負電源電圧V_SS(Vlに相当)間を直列に接続した２個の抵抗で分圧することで生成されてもよい。

比較器７１は、発振信号の平均値が基準電圧よりも高い場合には、正の電圧を出力し、一方、発振信号の平均値が基準電圧よりも低い場合には、負の電圧を出力する。また、比較器７１は、発振信号の平均値と基準電圧が等しい場合、0Vを出力する。
比較器７１から出力された信号は、アナログ／デジタル変換器７２によりデジタル信号に変換されてから、制御回路７３に入力される。

制御回路７３は、アナログ／デジタル変換器７２から受け取った信号が負の電圧であることを示している場合、カウンタ７４−１のカウント値を１インクリメントし、カウンタ７４−２のカウント値を１デクリメントする。一方、制御回路７３は、アナログ／デジタル変換器７２から受け取った信号が正の電圧であることを示している場合、カウンタ７４−１のカウント値を１デクリメントし、カウンタ７４−２のカウント値を１インクリメントする。カウンタ７４−１のカウント値は、レジスタ７５−１に格納される。また、カウンタ７４−２のカウント値は、レジスタ７５−２に格納される。

制御回路７３は、レジスタ７５−１に格納されているカウント値が大きいほど、大きい値を持つデューティ増加信号を生成する。一方、制御回路７３は、レジスタ７５−２に格納されているカウント値が大きいほど、大きい値を持つデューティ減少信号を生成する。
デューティ増加信号は、デジタル／アナログ変換器７６−１によってアナログ信号に変換された後、補償部２０へ出力される。また、デューティ減少信号は、デジタル／アナログ変換器７６−２によってアナログ信号に変換された後、補償部２０へ出力される。

また、アナログ／デジタル変換器７２から受け取った信号が、比較器７１の出力電圧が0Vであることを示している場合、発振信号のデューティ比は、目標とする値となっている。そこで制御回路７３は、レジスタ７５−１に格納されているデューティ増加信号生成用のカウント値と、レジスタ７５−２に格納されているデューティ減少信号生成用のカウント値とを、それぞれ、メモリ７７に記憶させる。このときのデューティ増加信号生成用のカウント値及びるデューティ減少信号生成用のカウント値は、波形整形部３０から出力されるパルス列のデューティ比の所定値からのずれを補償するための補償量に対応する。そして制御回路７３は、テスト動作を終了させる。

さらに、通常動作時には、制御回路７３は、メモリ７７から、デューティ増加信号生成用のカウント値を読み込み、レジスタ７５−１に格納する。また制御回路７３は、メモリ７７から、デューティ減少信号生成用のカウント値を読み込み、レジスタ７５−２に格納する。そして制御回路７３は、レジスタ７５−１に格納されているカウント値に応じたデューティ増加信号を生成し、そのデューティ増加信号をデジタル／アナログ変換器７６−１を介して補償部２０へ出力する。また、制御回路７３は、レジスタ７５−２に格納されているカウント値に応じたデューティ減少信号を生成し、そのデューティ減少信号をデジタル／アナログ変換器７６−２を介して補償部２０へ出力する。

また、制御回路７３は、外部からリセット信号が与えられると、カウンタ７４−１、７４−２のカウント値、及び、レジスタ７５−１、７５−２のカウント値を０にリセットする。さらに、制御回路７３は、メモリ７７に記憶されている、デューティ増加信号生成用のカウント値及びデューティ減少信号生成用のカウント値を、それぞれ、初期値（例えば、０）にリセットする。なお、リセット信号は、例えば、テスト動作の開始時に入力される。

メモリ７７は、例えば、不揮発性の読み書き可能なメモリ回路を有する。そしてメモリ７７は、テスト動作時において制御回路７３により書き込まれたデューティ増加信号生成用のカウント値及びデューティ減少信号生成用のカウント値を記憶する。

以上に説明してきたように、この通信装置は、送信信号に基づいて生成されたパルス列のデューティ比の理想値からのずれを、波形整形部と補償部とによって形成されるリング発振器の発振信号に基づいて補償できる。そのため、この通信装置は、送信信号の周波数スペクトルにおいて、線状のピークが生じることを抑制できるので、送信信号電力の制限を緩和できる。

図９は、変形例による通信装置の概略構成図である。この変形例による通信装置２は、テスト動作時に形成されるリング状の回路上に、補償部２０と波形整形部３０の組と同一の回路である複製回路を偶数個有する点で通信装置１と異なる。なお、図９において、通信装置２の各部には、通信装置１の対応する構成要素の参照符号と同じ参照符号を付した。

この例では、通信装置２は、二つの複製回路１００−１、１００−２を有する。偶数個の複製回路を有することにより、これら複製回路が有するCMOSインバータの個数と補償部２０が有するCMOSインバータの個数と波形整形部３０が有するCMOSインバータの個数の合計が奇数となる。そのため、テスト動作時において、スイッチ８０−２及び８０−４がオンとなることにより、補償部２０、波形整形部３０及び複製回路１００−１、１００−２により形成されるリング状の回路は、リング発振器となる。また、複製回路１００−１、１００−２は、通常動作時には送信信号の出力に影響しないように配置されることが好ましい。本実施形態では、複製回路１００−１は、スイッチ８０−４とテスト信号生成部６０の入力の間に配置され、複製回路１００−２は、テスト信号生成部６０の出力とスイッチ８０−２の間に配置される。

この変形例では、制御部７０からのデューティ増加信号及びデューティ減少信号は、補償部２０だけでなく、各複製回路における、補償部２０に相当するCMOSインバータにも供給される。そして、発振信号のデューティ比を表す信号が所定の基準値に近づくように、それらCMOSインバータのpMOSトランジスタ及びnMOSトランジスタのバックゲート電圧が調節される。

この変形例によれば、デューティ増加信号及びデューティ減少信号に対する補償部２０のデューティ比調節の感度を下げることができる。これにより、例えば、テスト動作時におけるノイズまたは環境条件により、求めたデューティ増加信号及びデューティ減少信号が最適でない場合でも、通信装置は、送信信号のデューティ比の理想的な値からのずれを抑制できる。

なお、変形例によれば、補償部２０は、波形整形部３０よりも上流側に配置される代わりに、波形整形部３０が有する複数のCMOSインバータの間に接続されてもよい。

ここで述べられた全ての例及び条件付きの言葉は、読者が、発明者によって寄与された発明及び概念を技術を深めて理解することを助けるための教育的な目的を意図する。ここで述べられた全ての例及び条件付きの言葉は、そのような具体的に述べられた例及び条件に限定されることなく解釈されるべきである。また、明細書のそのような例示の機構は、本発明の優越性及び劣等性を示すこととは関係しない。本発明の実施形態は詳細に説明されているが、その様々な変更、置き換え又は修正が本発明の精神及び範囲を逸脱しない限り行われ得ることが理解されるべきである。

１、２通信装置
１０パルス生成部
１１データバッファ
１２クロックバッファ
１３ NRZ/RZ変換部
１４ T-FF
２０補償部
２１ pMOSトランジスタ
２２ nMOSトランジスタ
２３入力端子
２４出力端子
３０波形整形部
３１ａ〜３１ｄ CMOSインバータ
３２ａ〜３２ｃインダクタ
４０フィルタ部
５０増幅部
６０テスト信号生成部
６１バッファ
６２ローパスフィルタ
７０制御部
７１比較器
７２アナログ／デジタル変換器
７３制御回路
７４−１、７４−２カウンタ
７５−１、７５−２レジスタ
７６−１、７６−２デジタル／アナログ変換器
７７メモリ
８０−１〜８０−４スイッチ
９０アンテナ
１００−１、１００−２複製回路

Claims

送信信号に含まれる信号値が所定値となる度に、パルスが交互に立ち上がりまたは立ち下がるパルス列を生成するパルス生成部と、
前記パルス列の立ち上がりのエッジ及び立ち下がりのエッジを急峻化する波形整形部と、
前記波形整形部から出力されるパルス列のデューティ比の所定値からのずれを補償するとともに、前記波形整形部とともに閉じた回路となることで発振信号を生じるリング発振器を形成する補償部と、
前記波形整形部から出力された前記パルス列の所定の帯域を通過させて、前記送信信号に含まれる信号値が前記所定値となる度に異なる極性のパルスを交互に生成するフィルタ部と、
前記リング発振器の前記発振信号のデューティ比に応じて、前記補償部を制御する制御部と、
前記リング発振器を形成する回路上に設けられる、前記補償部と前記波形整形部の組と同一の回路を有する偶数個の複製回路と、
を有する通信装置。
前記パルス生成部と前記補償部の間に配置される第１のスイッチと、
前記波形整形部と前記フィルタ部の間に配置される第２のスイッチと、
前記波形整形部の出力と前記補償部の入力とを接続する回路上に配置される第３のスイッチとをさらに有し、
前記送信信号を出力する際に、前記第１及び第２のスイッチはオンとなって前記パルス生成部と前記補償部が接続されるとともに前記波形整形部と前記フィルタ部が接続され、かつ、前記第３のスイッチはオフとなって前記波形整形部の出力と前記補償部の入力は切断され、
一方、前記補償部による前記パルスのデューティ比の所定値からのずれの補償量を決定する際に、前記第１及び第２のスイッチはオフとなって前記パルス生成部と前記補償部が切断されるとともに前記波形整形部と前記フィルタ部が切断され、かつ、前記第３のスイッチはオンとなって前記波形整形部の出力と前記補償部の入力が接続されて前記リング発振器が形成される、請求項１に記載の通信装置。
前記補償部は、インバータを有し、
前記制御部は、前記発振信号のデューティ比が所定の基準値よりも高い場合、前記補償部に入力される前記パルス列に含まれるパルスが立ち下がってから前記インバータが出力を反転させるまでの遷移時間を短縮させる第１の制御信号を前記補償部へ出力し、一方、前記発振信号のデューティ比が前記所定の基準値よりも低い場合、前記補償部に入力される前記パルス列に含まれるパルスが立ち上がってから前記インバータが出力を反転させるまでの遷移時間を短縮させる第２の制御信号を前記補償部へ出力する、請求項１または２に記載の通信装置。
前記補償部が有する前記インバータは、前記補償部に入力される前記パルス列の電圧が第１の電圧のときにオンとなり、負の電源電圧に応じた電圧を出力するnMOSトランジスタと、前記パルス列の電圧が前記第１の電圧よりも低い第２の電圧のときにオンとなり、正の電源電圧に応じた電圧を出力するpMOSトランジスタとを有するCMOSインバータであり、
前記第１の制御信号は、前記CMOSインバータが有するpMOSトランジスタのバックゲート電圧を低下させる信号であり、かつ、前記第２の制御信号は、前記CMOSインバータが有するnMOSトランジスタのバックゲート電圧を上昇させる信号である、請求項３に記載の通信装置。
前記波形整形部は、直列に接続された複数個のCMOSインバータを有し、かつ、前記補償部が有する前記CMOSインバータの個数と前記波形整形部が有する前記CMOSインバータの個数の合計は奇数である、請求項４に記載の通信装置。