JPH02214913A - クロック調整方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 計算機システムのクロック調整方式の改良に関し、 計算機システムのクロック調整を専用試験装置を使用す
ることなく簡単かつ高精度で行い得るようにすることを
目的とし、 計算機システムのクロック調整・分配回路を用いてリン
グ・オシレータを構成し、その発振周波数やデユーティ
・サイクル等を測定し、この測定結果を参照して計算機
システムのクロック調整を行うことを構成要件としてい
る。

〔産業上の利用分野〕

本発明は、計算機システムのクロック調整方式の改良に
関するものである。

〔従来の技術〕

第３図は従来のクロック調整・分配回路のブロック図で
ある。同図において、１はクロック調整・分配回路、２
はセレクタ、４は位相調整回路、５はパルス幅調整回路
、６と７はドライバ、Ａは入力端子、ＢとＣは出力端子
、ＩＮＴ、Ｏ３は内部発振器をそれぞれ示している。

クロック調整・分配回路１は、計算機システムで使用さ
れるものである。クロック調整・分配回路１は、セレク
タ２２位相調整回路４．パルス幅調整回路５．ドライハ
ロと７などを有している。

セレクタ２は、入力端子Ａから人力されたクロック又は
内部発振器ＩＮＴ、Ｏ５からのクロックの何れか一方を
選択するものである。セレクタ２から出力されたクロッ
クは、位相調整回路４に入力される。

位相調整回路４は、位相調整を行うものである。

位相調整回路４の出力は、パルス幅調整回路５に入力さ
れる。パルス幅調整回路５は、パルス幅を調整すること
により、デユーティを調整するものである。パルス幅調
整回路５の出力はドライハロ。

７に入力される。ドライバ６からのクロックは出力端子
Ｂを介して外部に出力され、ドライハフからのクロック
は出力端子Ｃを介して外部に出力される。符号６，７．
Ｂ、Ｃの部分が分配回路を構成している。

第３図に示すような従来のクロック調整・分配回路にお
いて、クロックの調整を行う場合には、入力Ａと出力Ｂ
もしくはＣにプローブを立て、オシロスコープ等で位相
差を測定し、調整している。

［発明が解決しようとする課題］ このため、オシロスコープの精度によって調整精度が決
まり、測定器のジンクやノイズ等によって測定精度の向
上を計ることが困難であった。また、観測点が多数ある
ため手作業でプローブを立てることが困難であり、専用
の試験装置を必要とした。

本発明は、この点に鑑みて創作されたものであって、計
算機システムのクロック調整を専用試験装置を使用する
ことなく、簡単かつ高精度で行い得るようになったクロ
ック調整方式を提供することを目的としている。

〔課題を解決するための手段〕

第１図は本発明の原理説明図である。計算機システムの
クロック系は、位相調整回路４及びパルス幅調整回路５
を持っるクロック調整・分配回路１を含んでいる。クロ
ック調整を行う場合には、クロック調整・分配回路１の
出力を反転してクロック調整・分配回路１の入力側にフ
ィードバックさせることによりリング・オシレータを構
成し、このリング・オシレータの周波数もしくは周期と
、デユーティとを測定し、測定結果を参照して計算機シ
ステムのクロック系の調整を行う。

これにより、従来は専用試験装置で行っていたクロック
系調整が簡略化される。また、専用試験装置が不要とな
るため、コストの大幅削減を計ることが可能になる。

〔実施例〕

第２図は本発明のクロック調整・分配回路の構成例を示
すブロック図である。同図において、１はクロック調整
・分配回路、２と３はセレクタ、４は位相調整回路、５
はパルス幅調整回路、６ないし８はドライバ、９は反転
回路、１０は周波数カウンタ、Ａとａは入力端子、Ｂと
Ｃは出力端子ＩＮＴ、Ｏ３は内部発振器をそれぞれ示し
ている。

セレクタ２には、セレクタ３の出力、入力端子ａの信号
を反転したもの、入力端子Ａの信号及び内部発振器ＩＮ
Ｔ、Ｏ３の出力等が人力される。入力端子Ａには外部発
振器（図示せず）からのクロックが印加される。セレク
タ２の出力は、位相調整回路４及びドライバ８に入力さ
れる。位相調整回路４の出力はパルス幅調整回路５に入
力され、パルス幅調整回路５の出力はドライハロ、７に
入力される。ドライバ６の肯定側出力は出力端子Ｂに印
加され、ドライバ６の否定側出力はセレクタ３に入力さ
れ、同様にドライバ７の肯定側出力は出力端子Ｃに印加
され、ドライバ７の否定側出力はセレクタ３に入力され
る。セレクタ３の出力は、セレクタ２の第１人ノコに印
加される。ドライバ８の出力は、周波数カウンタ１０に
印加される。周波数カウンタ１０は、周波数もしくは周
期ばかりでなく、デユーティも測定できるものである。

セレクタ２がセレクタ３の出力を選択出力した場合には
、第２図のクロック調整・分配回路１はリング・オシレ
ータとして動作する。この場合、全体のデイレイ時間を
例えばＩｏｎｓと仮定すると、リング・オシレータの周
期は２０ｎｓになる。

このリング・オシレータの発振周波数及びデューティを
周波数カウンタ１０で測定することにより、クロック調
整・分配回路１の位相差（入力と出力の時間差）および
デユーティを求めることが出来、これらを参照して計算
機システムのクロック調整を行う。

上述の測定ではセレクタ３を使用しているが、セレクタ
３を使用しないで、位相差及びデユーティを測定するこ
ともで出来る。即ち、出力端子Ｂもしくは出力端子Ｃと
入力端子ａを遅延時間既知の同軸線で接続し、セレクタ
２で反転回路９の出力を選択して、リング・オシレータ
を構成する。

このようにしてリング・オシレータを構成し、位相差及
びデユーティを測定する場合には、セレクタ３及び内部
配線の製造バラツキを除くことが可能となり、測定精度
は更に向上する。

〔発明の効果〕

以上の説明から明らかなように、本発明によれば、計算
機システムのクロック調整を専用試験装置を使用するこ
となく簡単かつ高精度で行うことが可能となる。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明のクロッ
ク調整・分配回路の構成例のブロック図、第３図は従来
のクロック調整・分配回路のプロ、ンク図である。 １・・・クロック調整・分配回路、２と３・・・セレク
タ、４・・・位相調整回路、５・・・パルス幅調整回路
、６ないし８・・・ドライバ、９・・・反転回路、１０
・・・周波数カウンタ、Ａとａ・・・入力端子、ＢとＣ
・・・出力端子、ＩＮＴ、Ｏ３・・・内部発振器。 特許出願人　　　富士通株式会社 代理人弁理士　　京　谷　四　部

Claims (1)

1. 【特許請求の範囲】 位相調整回路（４）及びパルス幅調整回路（５）を持つ
   クロック調整・分配回路（１）を含む計算機システムの
   クロック系において、 クロック調整・分配回路（１）の出力を反転してクロッ
   ク調整・分配回路（１）の入力側にフィードバックさせ
   ることによりリング・オシレータを構成し、このリング
   ・オシレータの周波数もしくは周期と、デューティとを
   測定し、 測定結果を参照して計算機システムのクロック系の調整
   を行う ことを特徴とするクロック調整方式。