JPS61117466A - 伝搬遅延時間の測定方法 - Google Patents
伝搬遅延時間の測定方法Info
- Publication number
- JPS61117466A JPS61117466A JP59238337A JP23833784A JPS61117466A JP S61117466 A JPS61117466 A JP S61117466A JP 59238337 A JP59238337 A JP 59238337A JP 23833784 A JP23833784 A JP 23833784A JP S61117466 A JPS61117466 A JP S61117466A
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- JP
- Japan
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- output
- dut
- delay time
- signal
- propagation delay
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はデジタルＩＣ等の試験に係り、伝搬遅延時間測
定の自動化に適する伝搬遅延時間の測定方法に関する。
定の自動化に適する伝搬遅延時間の測定方法に関する。
実開昭５３−９７９６８号公報に記載されている半導体
試験装置の遅延時間測定方法は、ＤＵＴをループカウン
タとして構成し、その発振周波数を周波数カウンタで測
定した値から遅延時間を求めている。しかしこの方法は
ＮＡＮＤゲートやＮＯＲ，ゲートなどのような単純なも
のには向いているが、複雑な動作をするマイクロコンピ
ユータＬＳＩやアナログデジタル混在のＡ／Ｄコンバー
タなどＫこの方法を用℃・ることは困難である。
試験装置の遅延時間測定方法は、ＤＵＴをループカウン
タとして構成し、その発振周波数を周波数カウンタで測
定した値から遅延時間を求めている。しかしこの方法は
ＮＡＮＤゲートやＮＯＲ，ゲートなどのような単純なも
のには向いているが、複雑な動作をするマイクロコンピ
ユータＬＳＩやアナログデジタル混在のＡ／Ｄコンバー
タなどＫこの方法を用℃・ることは困難である。
本発明の目的は、複雑な動作をするマイクロコンヒ品−
夕やアナデジ混在のＡ／Ｄコンバータなど°に対しても
、伝搬遅延時間の測定を可能にすることにある。
夕やアナデジ混在のＡ／Ｄコンバータなど°に対しても
、伝搬遅延時間の測定を可能にすることにある。
本発明は上記の目的を達成するため、ＤＵＴの出力に変
化が現れる所望の人力を与え、それに同時した信号をコ
ンパレータ／ドライバに入力し、その出力を積分器を介
してサンプル／ホールドアンプだ入力する。遅延したＤ
ＵＴの出力信号によってサンプル／ホールドアンプをホ
ールド状態にし、積分器の出力をホールドし、その時の
電圧をＡ／Ｄコンバータによってデジタルコードに変換
する。積分器の出力電圧ｙｏｆｔｌは。
化が現れる所望の人力を与え、それに同時した信号をコ
ンパレータ／ドライバに入力し、その出力を積分器を介
してサンプル／ホールドアンプだ入力する。遅延したＤ
ＵＴの出力信号によってサンプル／ホールドアンプをホ
ールド状態にし、積分器の出力をホールドし、その時の
電圧をＡ／Ｄコンバータによってデジタルコードに変換
する。積分器の出力電圧ｙｏｆｔｌは。
コンパレータの出力電圧をＶとするなら−ｔ／Ｃａ
？。ｆｔ１＝Ｖ（１−ｅ ’） ・
・・・・・・・・（１）で表される。ホールドがかかっ
た時の電圧を？ｏ（ｔＨ）とするなら ｔ＝−ＣＲム（１−り坦） ・・・・・・
・・・（２）（２）式に代入することＫよりｔＨは求め
られる。この演算を処理装置に行わせることにより、伝
搬遅延時間の測定を自動的だ行うことができることを特
徴としたものである。
・・・・・・・・（１）で表される。ホールドがかかっ
た時の電圧を？ｏ（ｔＨ）とするなら ｔ＝−ＣＲム（１−り坦） ・・・・・・
・・・（２）（２）式に代入することＫよりｔＨは求め
られる。この演算を処理装置に行わせることにより、伝
搬遅延時間の測定を自動的だ行うことができることを特
徴としたものである。
以下１本発明の一実施例を図により説明する。
第１図は、本発明のブロック構成を示したもので、第２
図は、各ブロックの入出力のタイミングチャートを示し
たものである。まず第１図で実施例の構成を説明する。
図は、各ブロックの入出力のタイミングチャートを示し
たものである。まず第１図で実施例の構成を説明する。
まず、ＤＵＴ３．高速コンパレータ／ドライバ１０とそ
れらに信号２゜９を出力するための信号発生器１．それ
をコントロールする信号２０を与えろことと演算処理を
行うための処理装置１９．ＤＵＴ３の出力４を整形する
高速コンパレータ／ドライバ５．コンノ（レータ／ドラ
イバ１０の出力波形１１を積分するための積分器１３．
その出力１４をホールドするサンプル／ホールドアンプ
１５．コンパレータ／ドライバ５の出力６に遅延を与え
、Ａ／Ｄ変換器１７のコンバージョン信号８を生器する
遅延線７゜サンプル／ホールドアンプの出力１６をＡ／
Ｄ変換するためのＡ／Ｄ変換器から構成される。
れらに信号２゜９を出力するための信号発生器１．それ
をコントロールする信号２０を与えろことと演算処理を
行うための処理装置１９．ＤＵＴ３の出力４を整形する
高速コンパレータ／ドライバ５．コンノ（レータ／ドラ
イバ１０の出力波形１１を積分するための積分器１３．
その出力１４をホールドするサンプル／ホールドアンプ
１５．コンパレータ／ドライバ５の出力６に遅延を与え
、Ａ／Ｄ変換器１７のコンバージョン信号８を生器する
遅延線７゜サンプル／ホールドアンプの出力１６をＡ／
Ｄ変換するためのＡ／Ｄ変換器から構成される。
次に本ブロックの動作を第２図のタイミングチャートを
用いながら説明する。
用いながら説明する。
ＤＵＴ３の出力４を得るための所望の入力２を信号発生
器１から入力する。信号発生器１は。
器１から入力する。信号発生器１は。
処理装置１９からのコントロール信号２０によって出力
信号をコントロールする。
信号をコントロールする。
信号発生器ｌはＤＵＴ３に与える信号２に同期した信号
９を高速コンパレータ／ドライツク１０に入力する。本
コンパレータ／ドライノ＜１０の比較電圧１２はＤＵＴ
のスライスレベルに設定すれ。
９を高速コンパレータ／ドライツク１０に入力する。本
コンパレータ／ドライノ＜１０の比較電圧１２はＤＵＴ
のスライスレベルに設定すれ。
ＤＵＴとのタイミングを合わせるよ５にしている。この
出力は、積分器１３に入力され積分波形１４を出力に得
る。この出力電圧１４は、積分器１３０入力をステップ
波形とみなし、その波高値なＶとし、出力電圧１４を時
間の関数として？ｏｆｔｌとおいた時、前述の（１）式
で与えられる。
出力は、積分器１３に入力され積分波形１４を出力に得
る。この出力電圧１４は、積分器１３０入力をステップ
波形とみなし、その波高値なＶとし、出力電圧１４を時
間の関数として？ｏｆｔｌとおいた時、前述の（１）式
で与えられる。
一方ＤＵＴ３に入力された信号２からの応答出力４は、
第２図に示す２１の伝搬遅延時間ｔｐｄだけ遅れて出力
される。この出力は、高速コンパレータ／ドライバ５に
よって波形整形されて出力６を得る。このコンパレータ
／ドライノ（も１０同様に比較電圧１２はＤＵＴのスラ
イスレベルに設定されている。
第２図に示す２１の伝搬遅延時間ｔｐｄだけ遅れて出力
される。この出力は、高速コンパレータ／ドライバ５に
よって波形整形されて出力６を得る。このコンパレータ
／ドライノ（も１０同様に比較電圧１２はＤＵＴのスラ
イスレベルに設定されている。
ＤＵＴの持つｔｐｄ２１は高速コンノ（レータ／ドライ
バ５，１０が持つ遅延時間に比べ大きいものとする。（
高速コンパレータ／ドライノ＜５．１０は。
バ５，１０が持つ遅延時間に比べ大きいものとする。（
高速コンパレータ／ドライノ＜５．１０は。
上記条件を満たすものを用いる。）
積分器１３から出力される波形１４は、入力信号９に対
してコンパレータ／ドライバ１０の遅延時間２３ （ｔ
ｐｄｃｌｏ）分だけ遅れて出力されろ。こ虹に対ｌ−出
力６は、ＤＵＴ３の遅延時間ｔｐｄ２１とコンパレータ
／ドライバ５の遅延時間２２ （ｔｐｄｃｓ ）ヲ加え
た分だけ遅れて出力される。それぞれの信号１４，６は
サンプル／ホールドアンプ１５に入力され、積分波形１
４は、 ｔｐｄ＋ｔｐｄｃｓの時間経過した時間でホー
ルドされる。高速コンノくレータ／ドライバ５，１０に
同一のものを用いたとして、ｔｐｄｃ＋Ｑとｔｐｄｃｓ
をほぼ等しいとみなし、積分波形がＯボルトから変化し
はじめた時点を０秒とするなら、ホールドがかかる時の
時刻はｔｐｄ秒となり、その時のサンプル／ホールドア
ンプの出力電圧１６は（１）式より ？ｏ（ｔｐｄ） ＝ Ｖ （１ｅ−”””）となる。
してコンパレータ／ドライバ１０の遅延時間２３ （ｔ
ｐｄｃｌｏ）分だけ遅れて出力されろ。こ虹に対ｌ−出
力６は、ＤＵＴ３の遅延時間ｔｐｄ２１とコンパレータ
／ドライバ５の遅延時間２２ （ｔｐｄｃｓ ）ヲ加え
た分だけ遅れて出力される。それぞれの信号１４，６は
サンプル／ホールドアンプ１５に入力され、積分波形１
４は、 ｔｐｄ＋ｔｐｄｃｓの時間経過した時間でホー
ルドされる。高速コンノくレータ／ドライバ５，１０に
同一のものを用いたとして、ｔｐｄｃ＋Ｑとｔｐｄｃｓ
をほぼ等しいとみなし、積分波形がＯボルトから変化し
はじめた時点を０秒とするなら、ホールドがかかる時の
時刻はｔｐｄ秒となり、その時のサンプル／ホールドア
ンプの出力電圧１６は（１）式より ？ｏ（ｔｐｄ） ＝ Ｖ （１ｅ−”””）となる。
サンプルホールドアンプ１５で得られた出力１６はＡ／
Ｄコンバータ１７に入力され、 ｙｏ（ｔｐｄ）に対応
するデジタル出力データ１８を得る。このデータに対し
て、前述（２）に示した式を用いることにより、 ｔｐ
ｄを求めることが可能となる。
Ｄコンバータ１７に入力され、 ｙｏ（ｔｐｄ）に対応
するデジタル出力データ１８を得る。このデータに対し
て、前述（２）に示した式を用いることにより、 ｔｐ
ｄを求めることが可能となる。
なお、上述では高速コンパレータ／ドライバの遅延時間
を等しいとしたが、実際には等しいとは限らないため、
ＤＵＴ３の部分にあらかじめ遅延時間が明らかな遅延線
等を用いて１回路全体をキャリブレーションしておくこ
とで対処可能である。
を等しいとしたが、実際には等しいとは限らないため、
ＤＵＴ３の部分にあらかじめ遅延時間が明らかな遅延線
等を用いて１回路全体をキャリブレーションしておくこ
とで対処可能である。
積分器のＲ，Ｃの定数変動についてもキャリブレーショ
ンで対処可能である。
ンで対処可能である。
以上の説明のように、本発明によればＤＵＴにいかなる
デバイスが置かれても、そのＤＵＴのｔｐｄを測定する
ことが可能となる。
デバイスが置かれても、そのＤＵＴのｔｐｄを測定する
ことが可能となる。
なお、対架となるＤＵＴのｔｐｄの平均的な値＋Ｃ対し
て、それに見合った積分器ＯＣＲの定数を変えることで
高精度の測定が可能となる。
て、それに見合った積分器ＯＣＲの定数を変えることで
高精度の測定が可能となる。
第１図は本発明の一実施例を示す回路ブロック図、第２
図はそのブロックのタイミングチャートである。 １・・・信号発生器、 ２・・・ＤＵＴ入力信号３
・・・ＤＵＴ、 ４・・ＤＵＴ出力信号６・・
・ホールド信号、 ７・・遅延線８・・・コンバージ
ョン信号 ９・・・高速コンパレータ／ドライバ入力信号１１・・
・ステッフハルス、１３・・・８分器１４・・・積分波
形、 １６・・・ホールド電圧１７・・・Ａ／Ｄ
コンバータ １８・・・デジタル変換コード １９・・・処理装置。
図はそのブロックのタイミングチャートである。 １・・・信号発生器、 ２・・・ＤＵＴ入力信号３
・・・ＤＵＴ、 ４・・ＤＵＴ出力信号６・・
・ホールド信号、 ７・・遅延線８・・・コンバージ
ョン信号 ９・・・高速コンパレータ／ドライバ入力信号１１・・
・ステッフハルス、１３・・・８分器１４・・・積分波
形、 １６・・・ホールド電圧１７・・・Ａ／Ｄ
コンバータ １８・・・デジタル変換コード １９・・・処理装置。
Claims (1)
- 【特許請求の範囲】 １、デジタルＩＣ等の伝搬遅延時間測定において、デジ
タル信号を被試験デバイス（以下 ＤＵＴ）と高速コンパレータ／ドライバに処理装置から
支えられる所望の信号を同時に入力し、コンパレータ／
ドライバの出力信号を積分器を介してサンプル／ホール
ドアンプに入力し、その後ＤＵＴから出力される信号で
サンプル／ホールドアンプをホールドモードにし、その
出力をＡ／Ｄコンバータでデジタルコードに変換して、
ホールドした積分器の出力電圧とその時定数から処理装
置によつて演算し、ＤＵＴの伝搬遅延時間を求めること
を特徴とする伝搬遅延時間の測定方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59238337A JPS61117466A (ja) | 1984-11-14 | 1984-11-14 | 伝搬遅延時間の測定方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59238337A JPS61117466A (ja) | 1984-11-14 | 1984-11-14 | 伝搬遅延時間の測定方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61117466A true JPS61117466A (ja) | 1986-06-04 |
Family
ID=17028700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59238337A Pending JPS61117466A (ja) | 1984-11-14 | 1984-11-14 | 伝搬遅延時間の測定方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61117466A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103163449A (zh) * | 2013-04-01 | 2013-06-19 | 河海大学常州校区 | 信号电路时延检测系统 |
-
1984
- 1984-11-14 JP JP59238337A patent/JPS61117466A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103163449A (zh) * | 2013-04-01 | 2013-06-19 | 河海大学常州校区 | 信号电路时延检测系统 |
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