CN116125157A - 信号线缆延时测量系统 - Google Patents

Abstract

本发明涉及一种信号线缆延时测量系统，包括待测信号线缆、延时计算单元、设置在FPGA模块内部的M个反相器和M个计数器；待测信号线缆一端与第一端口连接，另一端与第二端口连接；待测信号线缆包括M根信号线，第m根信号线的一端通过第一端口与第m根第一连接线连接，第m根信号线的另一端通过第二端口与第m根第二连接线连接；第m1管脚和第m2管脚之间通过第m反相器连接；第m反向器与第m计数器连接，第m计数器用于记录预设时间段T_m内，输入信号由0变为1的次数F_m；延时计算单元用于获取T_m和F_m，确定第m环路的信号传输周期TU_m，基于TU_m确定第m根信号线的延时D_m。本发明提高了信号线缆延时的测量效率和准确性，且降低了测量成本。

Description

信号线缆延时测量系统

技术领域

本发明涉及通信技术领域，尤其涉及一种信号线缆延时测量系统。

背景技术

在原型验证系统和仿真系统中，通常需采用到大量的信号线缆来连接不同的FPGA(Field-Programmable GateArray，现场可编程门阵列)，传输大量的高速信号。由于测试过程中插拔信号线缆、使用时间过长导致信号线缆老化等问题，会导致信号线缆中部分信号线接触不良，从而导致信号线缆延时增大。而信号线缆的延时对于原型验证系统和仿真系统的正常工作至关重要。但是，这些信号线缆的延时通常非常小，仅为几纳秒到几十纳秒。传统的测量技术需要使用昂贵的测试仪器逐个测量信号线缆中的每一信号线，测量耗时长，测量效率低，测量成本高，并且受限于测试仪器本身精确度的限制。由此可知，如何准确快速地测量信号线缆的延时成为亟待解决技术问题。

发明内容

本发明目的在于，提供一种信号线缆延时测量系统，提高了信号线缆延时的测量效率和准确性，且降低了测量成本。

根据本发明第一方面，提供了一种信号线缆延时测量系统，包括电路板、FPGA模块、第一端口、第二端口，其中，所述FPGA模块、第一端口、第二端口均设置在所述电路板上，所述第一端口通过所述电路板上的M根第一连接线与所述FPGA模块连接，第m根第一连接线与所述FPGA模块的第m1管脚连接；所述第二端口通过所述电路板上的M根第二连接线与所述FPGA模块连接，第m根第二连接线与所述FPGA模块的第m2管脚连接，m的取值范围为1到M，m和M均为整数；

所述系统还包括待测信号线缆、延时计算单元、以及设置在FPGA模块内部的M个反相器和M个计数器；所述待测信号线缆一端与所述第一端口连接，另一端与所述第二端口连接；

所述待测信号线缆包括M根信号线，第m根信号线的一端通过所述第一端口与第m根第一连接线连接，第m根信号线的另一端通过所述第二端口与第m根第二连接线连接；所述第m1管脚和第m2管脚之间通过第m反相器相连接，所述第m反向器用于将输入第m反向器的信号进行相位反转；所述第m反向器与第m计数器的时钟端口相连接，所述第m计数器用于记录预设时间段T_m内，输入所述第m反向器的信号由0变为1的次数F_m；

所述第m根信号线、第一端口、第m根第一连接线、第m1管脚、第m反相器、第m根第二连接线、第m2管脚、第二端口构成第m环路，所述延时计算单元用于从所述计数器获取T_m和F_m，基于T_m和F_m确定第m环路的信号传输周期TU_m，基于TU_m确定第m根信号线的延时D_m。

本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明提供的一种信号线缆延时测量系统可达到相当的技术进步性及实用性，并具有产业上的广泛利用价值，其至少具有下列优点：

本发明所述系统无需昂贵的测试仪器逐个测量信号线缆中的每一信号线，直接基于FPGA模块以及板上原有的部分结构，结合反向器设置信号线缆中每一信号线对应的环路，并结合计数器和延时计算单元确定每一信号线的时延，同一信号线缆的所有信号线可以同步测量，多个信号线缆也可以通过足够的匹配端口实现同步测量，提高了信号线缆延时的测量效率和准确性，且降低了测量成本。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图,详细说明如下。

附图说明

图1为本发明实施例提供的信号线缆延时测量系统示意图。

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效,以下结合附图及较佳实施例，对依据本发明提出的一种信号线缆延时测量系统的具体实施方式及其功效，详细说明如后。

本发明实施例提供了一种信号线缆延时测量系统，如图1所示，包括电路板(Board)、FPGA模块、第一端口(Connector1)、第二端口(Connector2)，其中，所述FPGA模块、第一端口、第二端口均设置在所述电路板上，所述第一端口通过所述电路板上的M根第一连接线(TraceA1)与所述FPGA模块连接，需要说明的是，为了便于描述，图1中仅示出了两根第一连接线，实际应用中是可能包括几十根甚至上百根的。第m根第一连接线与所述FPGA模块的第m1管脚连接；所述第二端口通过所述电路板上的M根第二连接线(TraceA2)与所述FPGA模块连接，第m根第二连接线与所述FPGA模块的第m2管脚连接，m的取值范围为1到M，m和M均为整数；需要说明的是，第一端口和第二端口是与具有M根信号线的待测信号线缆匹配的一组端口。在所述系统需要同时测量其他信号线缆的延时的场景下，还可以包括对应的第二端口、第三端口，其他FPGA模块等，但无论是同一信号线缆中的每一信号线的延时，还是不同信号线缆中的每一信号线的延时，均是基于相同的测量结构独立测量的，互不影响，还可以实现同步测量。第一端口和第二端口具体可以为FMC(FPGA Mezzanine Card，FPGA中间层板卡)端口。

具体的，作为一种实施例，所述系统还包括待测信号线缆(Cable)、延时计算单元、以及设置在FPGA模块内部的M个反相器(Inverter)和M个计数器。图1中示出了第一信号线对应的第一计数器(Counter1)和第二信号线对应的第二计数器(Counter2)，所述待测信号线缆一端与所述第一端口连接，另一端与所述第二端口连接。所述待测信号线缆包括M根信号线，第m根信号线的一端通过所述第一端口与第m根第一连接线连接，第m根信号线的另一端通过所述第二端口与第m根第二连接线连接。所述第m1管脚和第m2管脚之间通过第m反相器相连接，所述第m反向器用于将输入第m反向器的信号进行相位反转，即当输入第m反向器的信号为0，输出为1，输入为1时，输出为0。所述第m反向器与第m计数器的时钟端口相连接，所述第m计数器用于记录预设时间段T_m内，输入所述第m反向器的信号由0变为1的次数F_m。

所述第m根信号线、第一端口、第m根第一连接线、第m1管脚、第m反相器、第m根第二连接线、第m2管脚、第二端口构成第m环路，这样，所述待测信号线缆一共对应M个环路，每一第m环路形成一个环形振荡器，产生一个周期性的信号，信号的频率取决于整个环路的延时。对于每一第m环路，所述延时计算单元用于从所述计数器获取T_m和F_m，基于T_m和F_m确定第m环路的信号传输周期TU_m，基于TU_m确定第m根信号线的延时D_m。

本发明实施例所述系统无需昂贵的测试仪器逐个测量信号线缆中的每一信号线，直接基于FPGA模块以及板上原有的部分结构，结合反向器设置信号线缆中每一信号线对应的环路，并结合计数器和延时计算单元确定每一信号线的时延，同一信号线缆的所有信号线可以同步测量，多个信号线缆也可以通过足够的匹配端口实现同步测量，提高了信号线缆延时的测量效率和准确性，且降低了测量成本。

作为一种实施例，所述系统还包括至少一个脉冲发生器，所述脉冲发生器与所述第m计数器相连接，所述脉冲发生器用于生成宽度为T_m的固定脉冲，如图1所示，T_m设置为1ms,向计数器传输1ms脉冲(1ms pulse)需要说明的是，可以根据具体应用需求设置T_m的值，T_m的大小与测量精确度成正比，与测量效率成反比。脉冲发生器将宽度为T_m的固定脉冲输出至所述第m计数器,所述固定脉冲用于启动(enable)或关闭所述第m计数器。当输入所述第m计数器的脉冲为低电平时，所述第m计数器重置为0，当输入所述第m计数器的脉冲为高电平时，所述第m计数器开始计数，第m计数器在T_m内，每监测到一次输入所述第m反向器的信号由0变为1，则将F_m加一，因此，通过读取第m计数器的值，即可获取第m环路在T_m内由0变为1的翻转次数，具体可以采用数字分析仪来读取技术器数值。

作为一种实施例，所述延时计算单元具体还用于:获取信号从第m1管脚传输到第m2管脚的时间TX_m；获取信号在第m根第一连接线传输信号所需的时间TY_m以及信号在第m根第二连接线传输信号所需的时间TZ_m；获取信号在第一端口传输的时间TS_m以及在第二端口传输的时间TR_m；基于TU_m、TX_m、TY_m、TZ_m、TR_m确定第m根信号线的延时D_m:D_m＝TU_m-TX_m-TY_m-TZ_m-TR_m。

作为一种实施例，所述延时计算单元基于T_m和F_m确定第m环路的信号传输周期TU_m，具体包括：获取距离当前时刻最近的第m计数器记录的预设时间段T_m内，所述第m反向器的信号由0变为1的次数F_mx，基于T_m和F_mx确定TU_m：

TU_m＝(T_m/F_mx)/2。

需要说明的是，由于基于T_m/F_mx能够确定第m环路的环形振荡周期，每一环形振荡周期内，信号需要沿着第m环路传输两圈，因此需要除以2得到第m环路的信号传输周期TU_m。

为了进一步提高确定信号传输周期的准确性，作为一种实施例，所述延时计算单元基于T_m和F_m确定第m环路的信号传输周期TU_m，具体包括：获取距离当前时刻最近的连续N个预设时间段T_m内第m计数器记录的第m反向器的信号由0变为1的次数列表{F_my1,F_my2，…F_myN},F_myn为第n个第m计数器的记录预设时间段T_m内，所述第m反向器的信号由0变为1的次数，基于{F_my1,F_my2，…F_myN}和T_m确定TU_m：

通过连续N个预设时间段T_m内第m计数器记录的第m反向器的信号由0变为1的次数列表{F_my1,F_my2，…F_myN}来确定TU_m，能够进一步提高确定TU_m的准确性，从而提高测量信号线延时的准确性。

作为一种实施例，所述FPGA模块还可用于生成FPGA内部时序报告，具体可采用FPGA综合工具来生成，例如Vivado工具。所述延时计算单元用于基于所述FPGA内部时序报告获取信号从第m1管脚传输到第m2管脚的时间TX_m。

作为一种实施例，每一连接线的时延可以预先从电路板设计参数获取，连接线的时延通常比较小，且非常稳定，因此可以直接基于连接线的对应的时延预先配置连接线延时时间表，所述连接线延时时间表用于存储每一连接线传输信号所需的时间。所述延时计算单元用于从所述连接线延时时间表中获取信号在第m根第一连接线传输信号所需的时间TY_m以及信号在第m根第二连接线传输信号所需的时间TZ_m。

作为一种实施例，每一端口的时延可以直接通过对应的产品参数中获取，通常比较小，也很稳定，因此也可直接基于端口对应的延时预先配置的端口延时时间表，用于存储每一端口传输信号所需的时间，所述延时计算单元用于从所述端口延时时间表中获取信号在第一端口传输的时间TS_m以及在第二端口传输的时间TR_m。

作为一种实施例，还可以设置多个脉冲发生器，所述脉冲发生器同步向所有所述待测信号线缆对应的M个计数器传输宽度为T_m的固定脉冲，所述延时计算单元同步确定所述待测信号线缆对应的每一根信号线的延时。也可以同时对多个信号线缆中的每一信号线采用相同的测量方式进行同步测量。

作为一种实施例，所述系统还包括预警模块，用于判断所述待测信号线缆对应的每一根信号线的延时是否超过该信号线对应的预设的延时阈值，若存在至少一根信号线的延时超过该信号线对应的预设的延时阈值，则生成预警信息。

本发明实施例通过实验对所述系统测量的信号线延时的准确性和稳定性进行了验证，由于连接线、端口以及FPGA内部延时的值相对稳定且精确，因此环路的环形振荡周期的精确度决定了信号线延时测量周期的精确度。通过本发明所述系统对某一信号线缆中的同一信号线对应的环形振荡周期进行了多次测量，得到的结果均在29.24ns-29.25ns范围内，测量结果稳定。然后采用示波器对信号线该信号线的环形振荡周期进行了精确测量，得到的结果为29.4ns，由此得到本发明所述测量误差可以控制在0.6％以内，测量结果精确度高。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明,任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内,当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例,但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (10)

1.一种信号线缆延时测量系统，包括电路板、FPGA模块、第一端口、第二端口，其中，所述FPGA模块、第一端口、第二端口均设置在所述电路板上，所述第一端口通过所述电路板上的M根第一连接线与所述FPGA模块连接，第m根第一连接线与所述FPGA模块的第m1管脚连接；所述第二端口通过所述电路板上的M根第二连接线与所述FPGA模块连接，第m根第二连接线与所述FPGA模块的第m2管脚连接，m的取值范围为1到M，m和M均为整数，其特征在于：

所述系统还包括待测信号线缆、延时计算单元、以及设置在FPGA模块内部的M个反相器和M个计数器；所述待测信号线缆一端与所述第一端口连接，另一端与所述第二端口连接；

所述待测信号线缆包括M根信号线，第m根信号线的一端通过所述第一端口与第m根第一连接线连接，第m根信号线的另一端通过所述第二端口与第m根第二连接线连接；所述第m1管脚和第m2管脚之间通过第m反相器相连接，所述第m反向器用于将输入第m反向器的信号进行相位反转；所述第m反向器与第m计数器的时钟端口相连接，所述第m计数器用于记录预设时间段T_m内，输入所述第m反向器的信号由0变为1的次数F_m；

所述第m根信号线、第一端口、第m根第一连接线、第m1管脚、第m反相器、第m根第二连接线、第m2管脚、第二端口构成第m环路，所述延时计算单元用于从所述计数器获取T_m和F_m，基于T_m和F_m确定第m环路的信号传输周期TU_m，基于TU_m确定第m根信号线的延时D_m。

2.根据权利要求1所述的系统，其特征在于，

所述系统还包括至少一个脉冲发生器，所述脉冲发生器与所述第m计数器相连接，所述脉冲发生器用于生成宽度为T_m的固定脉冲，并输出至所述第m计数器,所述固定脉冲用于打开或关闭所述第m计数器，当输入所述第m计数器的脉冲为低电平时，所述第m计数器重置为0，当输入所述第m计数器的脉冲为高电平时，所述第m计数器开始计数。

3.根据权利要求1所述的系统，其特征在于，

所述延时计算单元具体还用于:

获取信号从第m1管脚传输到第m2管脚的时间TX_m；

获取信号在第m根第一连接线传输信号所需的时间TY_m以及信号在第m根第二连接线传输信号所需的时间TZ_m；

获取信号在第一端口传输的时间TS_m以及在第二端口传输的时间TR_m；

基于TU_m、TX_m、TY_m、TZ_m、TR_m确定第m根信号线的延时D_m:

D_m＝TU_m-TX_m-TY_m-TZ_m-TR_m。

4.根据权利要求3所述的系统，其特征在于，

所述延时计算单元基于T_m和F_m确定第m环路的信号传输周期TU_m，具体包括：获取距离当前时刻最近的第m计数器记录的预设时间段T_m内，所述第m反向器的信号由0变为1的次数F_mx，基于T_m和F_mx确定TU_m：

TU_m＝(T_m/F_mx)/2。

5.根据权利要求3所述的系统，其特征在于，

所述延时计算单元基于T_m和F_m确定第m环路的信号传输周期TU_m，具体包括：获取距离当前时刻最近的连续N个预设时间段T_m内第m计数器记录的第m反向器的信号由0变为1的次数列表{F_my1,F_my2，…F_myN},F_myn为第n个第m计数器的记录预设时间段T_m内，所述第m反向器的信号由0变为1的次数，基于{F_my1,F_my2，…F_myN}和T_m确定TU_m：

6.根据权利要求3所述的系统，其特征在于，

所述FPGA模块用于生成FPGA内部时序报告，所述延时计算单元用于基于所述FPGA内部时序报告获取信号从第m1管脚传输到第m2管脚的时间TX_m。

7.根据权利要求3所述的系统，其特征在于，

所述系统还包括预先配置的连接线延时时间表，用于存储每一连接线传输信号所需的时间，所述延时计算单元用于从所述连接线延时时间表中获取信号在第m根第一连接线传输信号所需的时间TY_m以及信号在第m根第二连接线传输信号所需的时间TZ_m。

8.根据权利要求3所述的系统，其特征在于，

所述系统还包括预先配置的端口延时时间表，用于存储每一端口传输信号所需的时间，所述延时计算单元用于从所述端口延时时间表中获取信号在第一端口传输的时间TS_m以及在第二端口传输的时间TR_m。

9.根据权利要求2所述的系统，其特征在于，

所述脉冲发生器同步向所有所述待测信号线缆对应的M个计数器传输宽度为T_m的固定脉冲，所述延时计算单元同步确定所述待测信号线缆对应的每一根信号线的延时。

10.根据权利要求3所述的系统，其特征在于，

所述系统还包括预警模块，用于判断所述待测信号线缆对应的每一根信号线的延时是否超过该信号线对应的预设的延时阈值，若存在至少一根信号线的延时超过该信号线对应的预设的延时阈值，则生成预警信息。

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