JPH09288148A - リニアリティ・チェック回路 - Google Patents

Abstract

(57)【要約】 【課題】 遅延時間発生回路の遅延時間をプログラマブ
ルに可変でき、かつそのリニアリティを容易にチェック
できるリニアリティ・チェック回路を提供する。 【解決手段】 任意のレイト信号に同期したクロック信
号を遅延時間発生回路１３に入力し、遅延時間発生回路
１３でスキュー・データ１５ａによりクロック信号の遅
延時間をプログラマブルに可変し、この遅延された遅延
クロック信号をフリップ・フロップ回路２２のクロック
入力端に入力するとともに、レイト信号の周期時間と同
一時間の遅延時間を有するディレー・ライン２１を介し
てフリップ・フロップ回路２２のデータ・入力端２２ａ
に入力して、遅延時間発生回路１３の遅延時間のリニア
リティをフリップ・フロップ回路２２の出力端Ｑバーに
よりチェックする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＩＣ測定装置か
ら被測定デバイスに印加する信号の遅延時間をＩＣ測定
装置のレイト信号に同期して発生されるクロック信号を
プログラマブルに可変し、その遅延時間のリニアリティ
をチェックするリニアリティ・チェック回路に関するも
のである。

【０００２】

【従来の技術】ＩＣ測定装置の出力信号を被測定ＩＣと
して、メモリ・デバイスの場合には、この出力信号をメ
モリ・デバイスに印加して試験を行うに際し、この出力
信号にスキュー(SKEW)が生じると、メモリ・デバイスの
真のアクセス時間がわからず、正確な測定を行うことが
できない。

【０００３】このために、ＩＣ測定装置では、通常、被
測定ＩＣに印加するためのレイト信号の遅延を見込ん
で、レイト信号によりクロック発生回路を駆動し、この
クロック発生回路から発生されるクロック信号を遅延さ
せ、この遅延時間をプログラマブルに可変できるように
スキュー回路を組み込んで、この遅延されたクロック信
号とレイト信号との間の時間差を見るようにしている。

【０００４】次に、従来のリニアリティ・チェック回路
の構成を図３のブロック図を参照して説明する。図３
で、レイト信号発生回路１２は、テスト制御回路１７か
ら出力される制御信号１７ａにより駆動制御されるよう
になっており、レイト信号発生回路１２は、制御信号１
７ａにより駆動されると、レイト信号１１ａをクロック
発生回路１２と時間測定回路１４とに出力する。

【０００５】クロック発生回路１２は、レイト信号を入
力することにより、クロック信号を発生し、クロック信
号を遅延時間発生回路１３に出力する。遅延時間発生回
路１３には、スキュー・データ発生回路１５からのスキ
ュー・データ１５ａも入力されるようになっており、ク
ロック信号は遅延時間発生回路１３により所定時間遅延
されるが、スキュー・データ１５ａにより、クロック信
号の遅延時間を可変できるようになっている。

【０００６】遅延時間発生回路１３で遅延された出力信
号１３ａ（以下、遅延クロック信号という）は前記時間
測定回路１４に入力されるようになっている。時間測定
回路１４には、テスト制御回路１７からの制御信号１７
ｂも入力されるようになっており、この制御信号１７ｂ
により、時間測定回路１４はクロック信号１１ａと遅延
クロック信号１３ａとの間の時間差ＴＮをＩＣ測定装置
のＳＴＢ信号で波形のサーチを行って測定するようにな
っている。

【０００７】時間差ＴＮを測定すると、次にスキュー・
データ発生回路１５からのスキュー・データ１５ａが再
度遅延時間発生回路１３に出力され、遅延時間発生回路
１３でスキュー・データ１５ａにより決まる遅延時間
（Ｎ＋１）でクロック発生回路１２から出力されるクロ
ック信号を遅延させて、時間測定回路１４に出力し、時
間測定回路１４でこの遅延されたクロック信号とレイト
信号発生回路１１からのレイト信号との時間差（ＴＮ＋
１）差を測定する。

【０００８】これを順次繰り返し、各時間差の測定結果
をデータ演算回路１６に出力し、このデータ演算回路１
６では、前記各時間差ＴＮ，（ＴＮ＋１）、………を比
較し、演算結果が（ＴＮ＜ＴＮ＋１）の成立の有無をチ
ェックすることにより、遅延時間発生回路１３のリニア
リティを保証するようにしている。

【０００９】ところで、前記の遅延時間をプログラマブ
ルに可変できるようにするための回路、すなわちスキュ
ー・データ発生回路１５は、一般に、図４に示すように
構成されており、ロジック遅延回路１・２をそれぞれ被
測定デバイス４・５により接続し、アナログ遅延回路３
とを縦続接続して構成されており、ロジック遅延回路
は、ゲートの遅延時間に相当し、その組み合わせによ
り、必要な遅延時間を得ることができ、アナログ遅延回
路はロジック遅延回路の遅延時間よりも短い時間を調整
するものあり、したがって、ロジック遅延回路の遅延時
間をＴＬとし、アナログ遅延回路の可変時間をＴＡとし
て、ＴＬＮ＜ＴＡが成り立つときに、アナログ遅延回路
のもつ最小分解能の時間が保証される。

【００１０】すなわち、ロジック遅延回路の遅延時間Ｔ
ＬＮが図５に示すようになっていればよく、アナログ遅
延回路の遅延時間ＴＡが図６に示す通りであり、図５・
図６に示すように、スキュー調整には、遅延時間ＴＬＮ
とＴＡを用いて行われる。

【００１１】

【発明が解決しようとする課題】従来のリニアリティ・
チェック回路では、時間測定回路１４が時間差ＴＮを測
定し、データ演算回路１６の演算結果により、遅延時間
発生回路１３の遅延時間のリニアリティを保証する構成
であるため、回路構成が複雑になるとともに価格も高く
なるという問題がある。

【００１２】

【課題を解決するための手段】従来の課題を解決するた
めに、この発明のリニアリティ・チェック回路は、任意
のレイト信号に同期したクロック信号の遅延時間をスキ
ュー・データにより可変した遅延クロック信号を出力す
る遅延時間発生回路１３と、前記遅延クロック信号を前
記レイト信号の周期時間と同一時間遅延させるディレー
・ライン２１と、ディレー・ライン２１の出力信号をデ
ータ入力端に入力するとともに、前記遅延クロック信号
をクロック入力端に入力することにより遅延時間発生回
路１３の遅延時間のリニアリティを出力端Ｑバーにより
チェックするフリップフロップ回路２２とを備える。

【００１３】

【発明の実施の形態】この発明によれば、任意のレイト
信号に同期したクロック信号を遅延時間発生回路１３に
入力し、遅延時間発生回路１３でスキュー・データによ
りクロック信号の遅延時間を可変して遅延クロック信号
をレイト信号の周期と同一遅延時間を有するディレー・
ライン２１を介してフリップフロップ回路２２のデータ
入力端に入力し、遅延クロック信号をフリップフロップ
回路２２のクロック入力端に入力することにより、現時
点の遅延クロック信号のスキュー・データによる遅延時
間ＴＮ＋１と一つ前の遅延クロック信号スキュー・デー
タによる遅延時間ＴＮとの時間差をフリップフロップ回
路２２の１セット・アップ・タイムとして、ＴＮ＜ＴＮ
＋１が成立する場合には、フリップフロップ回路２２の
出力端Ｑバーに遅延時間発生回路１３の遅延時間がスキ
ュー・データの増加に対してリニアリティがあるとし、
その逆の場合には、フリップフロップ回路２２のセット
・アップ・タイムがなくなり、遅延時間発生回路１３の
遅延時間がスキュー・データの増加に対してリニアリテ
ィがないとする。

【００１４】次に、この発明のリニアリティ・チェック
回路の実施の形態について、図１を参照して説明する。
図１はこの実施の形態の構成を示すブロック図であり、
この図１において、図３の従来例と同一部分には、同一
符号を付して説明する。

【００１５】図１で、テスト制御回路１７からテスト制
御信号１７ａがレイト信号発生回路１１に送出される
と、このレイト信号発生回路１１から一定周期Ｔのレイ
ト信号１１ａが出力され、このレイト信号１１ａがクロ
ック発生回路１２に入力されるようにしている。

【００１６】レイト信号１１ａがクロック発生回路１２
に入力されることにより、クロック発生回路１２からク
ロック信号が発生され、このクロック信号が遅延時間発
生回路１３に送出されるようになっている。

【００１７】遅延時間発生回路１３にクロック信号が入
力されることにより、クロック信号が遅延されるが、こ
の遅延時間発生回路１３には、スキュー・データ発生回
路１５から出力されるスキュー・データ１５ａも入力さ
れるようになっている。

【００１８】これにより、遅延時間発生回路１３では、
クロック信号の遅延時間をスキュー・データ１５ａに基
づいて制御し、遅延クロック信号１３ａをディレー・ラ
イン２１を介してフリップフロップ回路２２（以下、Ｆ
Ｆという。）のデータ入力端２２ａに入力されるように
なっているとともに、この遅延クロック信号１３ａはＦ
Ｆ２２のクロック入力端２２ｂに入力されるようになっ
ている。

【００１９】ディレー・ライン２１とＦＦ２２は、この
発明のリニアリティ・チェック回路２０の主要構成要素
であり、ＦＦ２２のセット入力端ＳＥＴには、テスト制
御回路１７から出力される制御信号１７ｂが入力される
ようになっている。

【００２０】ＦＦ２２の出力端Ｑ１バーには、遅延時間
発生回路１３の遅延時間のリニアリティをチェックすべ
き出力信号が出力されるようになっている。

【００２１】次に、図１の構成によるリニアリティ・チ
ェック回路の動作について、図２のタイミング・チャー
トを参照して説明する。まず、テスト制御回路１７から
出力される図２（ａ）に示す制御信号１７ａがレイト信
号発生回路１１に入力されることにより、レイト信号発
生回路１１から図２（ｂ）に示すように、一定周期Ｔの
レイト信号が出力され、クロック発生回路１２に送出さ
れる。

【００２１】これと同時に、テスト制御回路１７から制
御信号１７ｂがＦＦ２２のセット入力端ＳＥＴに送出さ
れ、このＦＦ２２をセット状態にする。クロック発生回
路１２にレイト信号が入力されることにより、クロック
発生回路１２からクロック信号が発生され、このクロッ
ク信号は遅延時間発生回路１３に送出される。

【００２２】遅延回路１３には、スキュー・データ発生
回路１５からのスキュー・データ１５ａが入力されるこ
とにより、このスキュー・データ１５ａに基づき、クロ
ック信号を遅延させて遅延クロック信号１３ａをディレ
ー・ライン２１に出力する。

【００２３】この場合、図２（ｂ）に示すようなレイト
信号が第１クロックＲ｛図２（ｂ）において、「１」で
示す信号｝から第ＮクロックＲ｛図２（ｂ）において、
「Ｎ」で示す信号｝を発生するときに、遅延時間発生回
路１３から出力される図２（ｃ）に示す第１遅延クロッ
ク信号Ｓ｛図２（ｃ）において、「１」で示す信号｝
は、レイト信号に対してスキュー・データＮによりＴ１
時間遅延して、出力される。

【００２４】また、レイト信号の第２クロックＲ｛図２
（ｂ）において、「２」で示す信号｝が出力されると
き、スキュー・データ発生回路１５から出力されるスキ
ュー・データが（Ｎ＋１）になり、この（Ｎ＋１）のス
キュー・データにより、レイト信号の第２クロックＲの
発生時点から遅延時間発生回路１３より出力される第２
遅延クロック信号Ｓ｛図２（ｃ）において「２」で示す
信号｝までの時間差はＴ２となる。

【００２５】この時間Ｔ１とＴ２との時間差は、スキュ
ー・データ１５ａの１ビット分に相当し、スキュー・デ
ータ１５ａが１ビット加算されるごとに、すなわち、ス
キュー・データ１５ａがＮ，（Ｎ＋１），（Ｎ＋２），
（Ｎ＋３），………となるにしたがって、遅延時間発生
回路１３でクロック信号を遅延する遅延時間が変化し、
図２（ｃ）に示す時間Ｔ１，Ｔ２，Ｔ３，………の遅延
時間をもって遅延クロック信号１３ａを発生する。

【００２６】この遅延クロック１３ａは、リニアリティ
・チェック回路２０のディレー・ライン２１を介してＦ
Ｆ２２のデータ入力端に入力されるとともに、ＦＦ２２
のクロック入力端には直接入力される。

【００２７】図２（ｅ）に示すように、ＦＦ２２のクロ
ック入力端に入力される遅延クロック信号は、遅延時間
発生回路１３から出力される図２（ｃ）の遅延クロック
信号そのものであるのに対して、ディレー・ライン２１
に遅延クロック信号１３ａが入力されることにより、遅
延クロック信号１３ａがさらに遅延される。

【００２８】ディレー・ライン２１の遅延量は、レイト
信号１１ａの発生周期Ｔと等しい遅延時間Ｔ０、すなわ
ち、Ｔ＝Ｔ０の遅延時間である。図２（ｄ）は、このデ
ィレー・ライン２１の出力信号を示している。遅延時間
Ｔ１〜ＴＮと遅延時間Ｔ０との関係は、Ｔ０＜Ｔ１＜Ｔ
２＜Ｔ３………ＴＮである。

【００２９】ＦＦ２２のクロック入力端２２ｂに図２
（ｅ）に示す遅延クロック信号１３ａを入力し、ＦＦ２
２のデータ入力端２２ａに図２（ｄ）に示す出力信号を
入力することにより、遅延時間発生回路１３の遅延時間
がスキュー・データ１５ａの増加に対してのリニアリテ
ィをＦＦ２２で判断する。

【００３０】この場合、スキュー・データ１５ａがＮの
ときの遅延クロック信号１３ａと遅延クロック信号１３
ａをディレー・ライン２１でさらに時間Ｔ０遅延させた
クロック信号（すなわち、ディレー・ライン２１の出力
２１ａ）との時間差ＴＮと、スキュー・データ１５ａが
Ｎ＋１のときの遅延クロック信号１３ａとこの遅延クロ
ック信号１３ａをディレー・ライン２１でさらに時間Ｔ
０遅延させたクロック信号との時間差ＴＮ＋１の差、す
なわち、（ＴＮ＋１）−ＴＮをＦＦ２２のセット・アッ
プ・タイムとしてＦＦ２２の出力端Ｑバーに生じる。

【００３１】このとき、ＴＮ＜（ＴＮ＋１）の関係を成
立していれば、遅延時間発生回路１３の遅延時間のリニ
アリティをＦＦ２２の出力端Ｑバーによりチェックする
ことができる。

【００３２】以下、同様にして、スキュー・データ１５
ａがＮ＋１、Ｎ＋２、………の各場合における各時間差
（ＴＮ＋１）−（ＴＮ ＋２），（ＴＮ＋２）−（ＴＮ
＋３）………がそれぞれ（ＴＮ＋１）＜（ＴＮ＋２），
（ＴＮ＋２）＜（ＴＮ＋３）………の関係が成立してい
れば、スキュー・データ１５ａがＮ＋１、Ｎ＋２、……
…の各場合における遅延時間発生回路１３の遅延時間の
リニアリティをＦＦ２２の出力端Ｑバーによりチェック
することができる。

【００３３】このように、スキュー・データ１５ａに基
づく遅延クロック信号１３ａの時間差は１ビット分に相
当し、ＦＦ２２の出力端Ｑバーに出力される出力がＴＮ
＜（ＴＮ＋１）の関係を成立すれば、常に「Ｌ」レベル
の出力信号が現れ、時間遅延発生回路１３がリニアリテ
ィを維持していることになり、ＩＣ試験装置により、被
測定ＩＣの試験を行う際に、被測定ＩＣの真のアクセス
時間を把握することができる。

【００３４】しかし、ＦＦ２２の出力端Ｑバーに出力さ
れる出力がＴＮ＜（ＴＮ＋１）の関係を満足しない場合
には、ＦＦ２２のセット・アップ・タイムがなくなり、
ＦＦ２２の出力端Ｑバーから、異常検出である「Ｈ」レ
ベルの出力が現れ、時間遅延発生回路１３がリニアリテ
ィを維持していないことを示す。

【００３５】このようにして、ディレー・ライン２１と
ＦＦ２２とにより、時間遅延発生回路１３のリニアリテ
ィをチェックすることができる。

【００３６】

【発明の効果】この発明によれば、所定周期で発生する
レイト信号に同期したクロック信号の遅延時間をスキュ
ー・データ発生回路から出力されるスキュー・データに
より可変して遅延させ、その遅延した遅延クロック信号
をＦＦのクロック入力端に加えるとともに、この遅延ク
ロック信号をレイト信号の周期時間と同一時間の遅延時
間を有するディレー・ラインを通してＦＦのデータ入力
端に加えて、遅延時間発生回路のリニアリティをチェッ
クするようにしたので、簡単な回路構成により、容易に
遅延時間発生回路のリニアリティをチェックすることが
できる。

【図面の簡単な説明】

【図１】この発明のリニアリティ・チェック回路の一実
施の形態の構成を示すブロック図である。

【図２】図１に示すリニアリティ・チェック回路の一実
施の形態の動作を説明するためのタイミング・チャート
である。

【図３】従来のリニアリティ・チェック回路の構成を示
すブロック図である。

【図４】従来のリニアリティ・チェック回路におけるプ
ログラマブル・ディレー・ラインの構成を示すブロック
図である。

【図５】図４のプログラマブル・ディレー・ラインにお
けるロジック・ディレー・ラインを説明するための遅延
時間の説明図である。

【図６】図４のプログラマブル・ディレー・ラインにお
けるアナログ・ディレー・ラインを説明するための遅延
時間の説明図である。

【符号の説明】 １１ レイト信号発生回路 １２ クロック発生回路 １３ 遅延時間発生回路 １５ スキュー・データ発生回路 ２０ リニアリティ・チェック回路 ２１ ディレー・ライン ２２ フリップフロップ回路（ＦＦ）

Claims (1)

【特許請求の範囲】
1. 【請求項１】 任意のレイト信号に同期したクロック信
   号の遅延時間をスキュー・データにより可変した遅延ク
   ロック信号を出力する遅延時間発生回路(13)と、 前記遅延クロック信号を前記レイト信号の周期時間と同
   一時間遅延させるディレー・ライン(21)と、 前記ディレー・ライン(21)の出力信号をデータ入力端に
   入力するとともに、前記遅延クロック信号をクロック入
   力端に入力することにより前記遅延時間発生回路(13)の
   遅延時間のリニアリティを出力端Ｑバーによりチェック
   するフリップフロップ回路(22)とを備えることを特徴と
   するリニアリティ・チェック回路。