JPS60138479A - 論理回路試験装置 - Google Patents
論理回路試験装置Info
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- JPS60138479A JPS60138479A JP58252073A JP25207383A JPS60138479A JP S60138479 A JPS60138479 A JP S60138479A JP 58252073 A JP58252073 A JP 58252073A JP 25207383 A JP25207383 A JP 25207383A JP S60138479 A JPS60138479 A JP S60138479A
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- circuits
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
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- General Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の分野）
この発明は半導体集積回路等の論理回路を試験するため
の論理回路試験装置に関し、特に複数の被試験論理回路
の動作タイミングを同一となるように設定して、これら
を同時に試験するための論理回路試験装置に関する。
の論理回路試験装置に関し、特に複数の被試験論理回路
の動作タイミングを同一となるように設定して、これら
を同時に試験するための論理回路試験装置に関する。
（発明の背景）
論理回路の機能試験を行うにあたっては、論理回路試験
装置内のパターン発生器より試験パターンと期待値パタ
ーンとを発生し、その試験パターンを被試験論理回路に
印加して、その結果 被試験論理回路から出力されるデ
ータと期待値パターンを比較することにより５その被試
験論理回路の良否を判定するようにしている。
装置内のパターン発生器より試験パターンと期待値パタ
ーンとを発生し、その試験パターンを被試験論理回路に
印加して、その結果 被試験論理回路から出力されるデ
ータと期待値パターンを比較することにより５その被試
験論理回路の良否を判定するようにしている。
論理回路の複雑、高度化により、これらを試験するため
の論理回路試験装置も複雑且つ高性能化を必要とし、し
たがって極めて高価なものとなっている。このような高
価な試験装置を用いて論理回路の試験を行う場合には、
可能な限り試験効率を向上させて試験コストを低減させ
ることが必要となる。したがって、例えば複数の論理回
路を一台の論理回路試験装置で、同時に試験できること
が望まれている。
の論理回路試験装置も複雑且つ高性能化を必要とし、し
たがって極めて高価なものとなっている。このような高
価な試験装置を用いて論理回路の試験を行う場合には、
可能な限り試験効率を向上させて試験コストを低減させ
ることが必要となる。したがって、例えば複数の論理回
路を一台の論理回路試験装置で、同時に試験できること
が望まれている。
第１図に従来の論理回路試験装置を用いて複数個のラン
ダムロブっり回路を試験する場合に考えられる構成例を
しめず。図においては簡単のために２個の論理回路を試
験する場合を示している。タイミング発生器１は被試験
論理回路６及び７にクロック信号を共通に与える。被試
験論理回路６．７はこれにより動作状態となる。パター
ン発生器２はタイミング発生器１により定められるＩＫ
Ｊ ！ＬＪＩで、試験パターンと期待値パターンを発生
ずる。試験パターンはフォーマツタ３により波形整形さ
れ、タイミング発生器１により定められるタイミングで
出力されて、被試験論理回路６．７に共通にＪＪＩＩえ
られる。被試験論理回路６及び７の出力信号は、それぞ
れ比較回路４，５に与えられる。比較回路４及び５には
パターン発生器２から期待値パターンが共通に与えられ
、タイミング発生器１からストローブ信号が与えられた
とき、被試験論理回路の出力信号と期待値パターンとを
比較して その比較結果を出力する。このようにして、
複数の被試験論理回路の特性が相互に同一であるならば
、これらを同時に試験することができる。
ダムロブっり回路を試験する場合に考えられる構成例を
しめず。図においては簡単のために２個の論理回路を試
験する場合を示している。タイミング発生器１は被試験
論理回路６及び７にクロック信号を共通に与える。被試
験論理回路６．７はこれにより動作状態となる。パター
ン発生器２はタイミング発生器１により定められるＩＫ
Ｊ ！ＬＪＩで、試験パターンと期待値パターンを発生
ずる。試験パターンはフォーマツタ３により波形整形さ
れ、タイミング発生器１により定められるタイミングで
出力されて、被試験論理回路６．７に共通にＪＪＩＩえ
られる。被試験論理回路６及び７の出力信号は、それぞ
れ比較回路４，５に与えられる。比較回路４及び５には
パターン発生器２から期待値パターンが共通に与えられ
、タイミング発生器１からストローブ信号が与えられた
とき、被試験論理回路の出力信号と期待値パターンとを
比較して その比較結果を出力する。このようにして、
複数の被試験論理回路の特性が相互に同一であるならば
、これらを同時に試験することができる。
しかしながら現実の論理回路のなかには１例えばマイク
ロプロセッサのように、同一種類に属するものであって
も、内部の動作開始タイミングが異なるものがある。す
なわち第２図に示すように、二つのマイクロプロセッサ
Ａ、Ｂに共通に与えられたクロック信号に対して、それ
ぞれのマイクロプロセッサから出力されるアドレスラッ
チイネーブル（ＡＬＥ）信号までの遅延時間はＴａ、Ｔ
ｂのように、それぞれ相違している。マイクロブセッサ
においてはこのような自己の出力する信号１例えばＡＬ
Ｅをｌ＋クロックとして各種のタイミング特性が規定さ
れている。したがって第２図に於いて、マイクロプロセ
ッサＡを試験する場合には、ＡＬＥの立ち上がり時点ｔ
ａを基準として、この基準時点から所定の位相関係にあ
る試験パターンを与える必要がある。またマイクロプロ
セッサＢを試験する場合には、同様に時点ｔｂを基準と
して試験パターンを加える必要がある。
ロプロセッサのように、同一種類に属するものであって
も、内部の動作開始タイミングが異なるものがある。す
なわち第２図に示すように、二つのマイクロプロセッサ
Ａ、Ｂに共通に与えられたクロック信号に対して、それ
ぞれのマイクロプロセッサから出力されるアドレスラッ
チイネーブル（ＡＬＥ）信号までの遅延時間はＴａ、Ｔ
ｂのように、それぞれ相違している。マイクロブセッサ
においてはこのような自己の出力する信号１例えばＡＬ
Ｅをｌ＋クロックとして各種のタイミング特性が規定さ
れている。したがって第２図に於いて、マイクロプロセ
ッサＡを試験する場合には、ＡＬＥの立ち上がり時点ｔ
ａを基準として、この基準時点から所定の位相関係にあ
る試験パターンを与える必要がある。またマイクロプロ
セッサＢを試験する場合には、同様に時点ｔｂを基準と
して試験パターンを加える必要がある。
このように、マイクロプロセッサ等を？、Ｉｆ！試験論
理回路とする場合には、被試験論理回路毎に異なる位相
の試験パターンを与える必要があるため、複数個の被試
験論理回路を同時に試験することは困難である。すなわ
ち従来の論理回路試験装置によれば、このような場合、
被試験論理回路に対応してそれぞれ異なる位相の試験パ
ターンを発生させることを要するため、複雑なハードの
追加と試験を実行するためのプログラムの変更を必要と
し、したがって事実上このような試験を行うことは困テ
ＩＣであった。
理回路とする場合には、被試験論理回路毎に異なる位相
の試験パターンを与える必要があるため、複数個の被試
験論理回路を同時に試験することは困難である。すなわ
ち従来の論理回路試験装置によれば、このような場合、
被試験論理回路に対応してそれぞれ異なる位相の試験パ
ターンを発生させることを要するため、複雑なハードの
追加と試験を実行するためのプログラムの変更を必要と
し、したがって事実上このような試験を行うことは困テ
ＩＣであった。
（発明の目的）
この発明の目的は複数の被試験論理回路における６４ク
ロツクの位相を同一となるように補正して、これら複数
の被試験論理回路を同一の試験パターンで同時に試験を
することができる論理回路試験装置を提供することにあ
る。
ロツクの位相を同一となるように補正して、これら複数
の被試験論理回路を同一の試験パターンで同時に試験を
することができる論理回路試験装置を提供することにあ
る。
（発明の概要）
この発明によれば、タイミング発生器より複数個の被試
験論理回路に対して、同一のクロっり信号を共通に与え
、そのクロっり信号に対する被試験論理回路のｇｌクロ
ンク（例えば上記のＡＬＥ等）の遅延時間を、かく被試
験論理回路について測定する。−の被試験論理回路の遅
延時間を基準として他の被試験論理回路の遅延時間の差
をめ、その差に基ずいて得られた補正値を遅延時間補正
値として記憶する。タイミング発生器からのクロっり信
号は、この遅延時間補正値に基づいて可変遅延回路によ
りその位相が遅延され、対応する被試験論理回路に与え
られる。このようにすることにより複数の被試験論理回
路の基準クロックが同一位相に設定され、内部状態が同
一のタイミングで動作するようになる。したがって、論
理回路試験装置から、同一の試験パターンを全ての被試
験論理回路に共 ′通に与えて、これらを同時に試験す
ることができる。
験論理回路に対して、同一のクロっり信号を共通に与え
、そのクロっり信号に対する被試験論理回路のｇｌクロ
ンク（例えば上記のＡＬＥ等）の遅延時間を、かく被試
験論理回路について測定する。−の被試験論理回路の遅
延時間を基準として他の被試験論理回路の遅延時間の差
をめ、その差に基ずいて得られた補正値を遅延時間補正
値として記憶する。タイミング発生器からのクロっり信
号は、この遅延時間補正値に基づいて可変遅延回路によ
りその位相が遅延され、対応する被試験論理回路に与え
られる。このようにすることにより複数の被試験論理回
路の基準クロックが同一位相に設定され、内部状態が同
一のタイミングで動作するようになる。したがって、論
理回路試験装置から、同一の試験パターンを全ての被試
験論理回路に共 ′通に与えて、これらを同時に試験す
ることができる。
（発明の実施例）
第３図はこの発明による論理回路試験装置の一例を示し
、第１図と対応する部分には同一符号をつけである。ま
た図示していないが、この論理回路試験装置全体の制御
はＣＰＵによりおこなっている。この発明においては、
タイミング発生器１より出力されたクロック信号は可変
遅延回路８．９を経由してそれぞれ被試験論理回路７，
６に与えられる。この可変遅延回路８及び９の遅延時間
はレジスタ１０．１１より与えられる遅延時間補正値に
よりそれぞれ設定される。
、第１図と対応する部分には同一符号をつけである。ま
た図示していないが、この論理回路試験装置全体の制御
はＣＰＵによりおこなっている。この発明においては、
タイミング発生器１より出力されたクロック信号は可変
遅延回路８．９を経由してそれぞれ被試験論理回路７，
６に与えられる。この可変遅延回路８及び９の遅延時間
はレジスタ１０．１１より与えられる遅延時間補正値に
よりそれぞれ設定される。
この論理回路試験装置により複数の被試験論理回路６，
７を試験する場合には、まずタイミング発生器１から出
力されるクロック信号に対する各被試験論理回路の基準
クロックの遅延時間を測定する。この測定は、可変遅延
回路８，９を同一の遅延時間に設定するか、またはこれ
らを経由しないことにより、タイミング発生器１から出
力されたクロック信号を、被試験論理回路に同一位相で
印加し乙その結果出力される基準クロックの発生タイミ
ングを、比１咬回路４，５によりモニターしておこなわ
れる。例えば被試験論理回路６．７が、第２図に示した
特性のマイクロプロセッサＡ、Ｂである場合、タイミン
グ発生器１から第２図に示すクロック信号が同一タイミ
ングでマイクロプロセッサＡ、Ｂに与えられる。仕較回
路４．５にはタイミング発生器１からスト＋：＋−ブバ
ルスが高速の繰り返しでくわえられ、（のストＬ）−ブ
パルスのタイミングでマイクロプロセソ′すＡ、Ｂから
のΔＬＥ（ｉ−ｑをモニターＬ、ＡＬＥ信−号かＯから
１に切り替わる時点を検出する。このようにして第２図
に示す遅延時間′Ｉ”ａ、’ｒｂが測定される。
７を試験する場合には、まずタイミング発生器１から出
力されるクロック信号に対する各被試験論理回路の基準
クロックの遅延時間を測定する。この測定は、可変遅延
回路８，９を同一の遅延時間に設定するか、またはこれ
らを経由しないことにより、タイミング発生器１から出
力されたクロック信号を、被試験論理回路に同一位相で
印加し乙その結果出力される基準クロックの発生タイミ
ングを、比１咬回路４，５によりモニターしておこなわ
れる。例えば被試験論理回路６．７が、第２図に示した
特性のマイクロプロセッサＡ、Ｂである場合、タイミン
グ発生器１から第２図に示すクロック信号が同一タイミ
ングでマイクロプロセッサＡ、Ｂに与えられる。仕較回
路４．５にはタイミング発生器１からスト＋：＋−ブバ
ルスが高速の繰り返しでくわえられ、（のストＬ）−ブ
パルスのタイミングでマイクロプロセソ′すＡ、Ｂから
のΔＬＥ（ｉ−ｑをモニターＬ、ＡＬＥ信−号かＯから
１に切り替わる時点を検出する。このようにして第２図
に示す遅延時間′Ｉ”ａ、’ｒｂが測定される。
遅延時間１” ａ 、 １” ｂに基づいてその遅延時
間の差ＴｓをＧｒる。 この時間差Ｔ ｓが零になるよ
うにクロック信号のタイミングを補正すれば、被試験論
理回路６．７の内部の動作タイミングを一致させること
ができることは明らかである。従って、この場合例えば
遅延時間補正値Ｔｓをレジスタ１１に格納する。このた
め第４図に示すように被試験論理回路６ （マイクロプ
ロセッサＡ）には被試験論理回路７ （マイクロプロセ
ッサＢ）に対し時間Ｔｓたり遅延したクロっり信ぢが印
加されることになる。この場合レジスタ１０に格納され
る補正値は０であり可変遅延回路８によってクロック信
号は遅延されないが、この論理回路状ｙｌｌ！装置によ
る補正値の設定はこれに限るものではなく、要するに複
数の被試験論理回路の遅延時間の差を補償するように両
レジスタに遅延時間を設定すればよい。
間の差ＴｓをＧｒる。 この時間差Ｔ ｓが零になるよ
うにクロック信号のタイミングを補正すれば、被試験論
理回路６．７の内部の動作タイミングを一致させること
ができることは明らかである。従って、この場合例えば
遅延時間補正値Ｔｓをレジスタ１１に格納する。このた
め第４図に示すように被試験論理回路６ （マイクロプ
ロセッサＡ）には被試験論理回路７ （マイクロプロセ
ッサＢ）に対し時間Ｔｓたり遅延したクロっり信ぢが印
加されることになる。この場合レジスタ１０に格納され
る補正値は０であり可変遅延回路８によってクロック信
号は遅延されないが、この論理回路状ｙｌｌ！装置によ
る補正値の設定はこれに限るものではなく、要するに複
数の被試験論理回路の遅延時間の差を補償するように両
レジスタに遅延時間を設定すればよい。
このようにタイミング発生器１から出力されるクロっり
信号の位相を各被試験論理回路の特性に応じて補正して
供給することにより１例えば第４図に示すようにマイク
ロプロセッサＡ及びＢから出力されるΔＬＥ信号の位相
が同期する。従ってこの例の場合ＡＬＥの立ぢ上がり時
点ｔｂを基準として各種の試験パターンをマイクロプロ
セッサＡ、Ｂに共通に与えて同時に試験をすることがで
きる。
信号の位相を各被試験論理回路の特性に応じて補正して
供給することにより１例えば第４図に示すようにマイク
ロプロセッサＡ及びＢから出力されるΔＬＥ信号の位相
が同期する。従ってこの例の場合ＡＬＥの立ぢ上がり時
点ｔｂを基準として各種の試験パターンをマイクロプロ
セッサＡ、Ｂに共通に与えて同時に試験をすることがで
きる。
以上の説明では簡単のため２個の被試験論理回路を同時
に測定する場合を示したが、３個以上の論理回路を試験
する場合であっても同一の思想に基ずいて同時に試験す
ることができることは明らかである。即ち被試験論理回
路の個数に対応して可変遅延回路を必要数設け、これら
の可変遅延回路に必要な遅延時間補正値を設定しうるよ
うにすればよい。
に測定する場合を示したが、３個以上の論理回路を試験
する場合であっても同一の思想に基ずいて同時に試験す
ることができることは明らかである。即ち被試験論理回
路の個数に対応して可変遅延回路を必要数設け、これら
の可変遅延回路に必要な遅延時間補正値を設定しうるよ
うにすればよい。
尚、最近の高級な論理回路試験装置においては、タイミ
ング発生器自体により複雑な各種のタイミング信号を発
生できるように構成されている場合が多い。
ング発生器自体により複雑な各種のタイミング信号を発
生できるように構成されている場合が多い。
このようなタイミング発生器では、その内部に多数の可
変遅延回路やレジスタ等の記憶手段を有する場合が多い
。したがってこの場合には、上記実施例の説明のように
タイミング発生器の外部に補正回路を設りなくてもよく
、タイミング発生器の内部で実質土木発明の構成を実現
することができるが、このような態様も本発明の範囲に
含まれイ）４ノのである。
変遅延回路やレジスタ等の記憶手段を有する場合が多い
。したがってこの場合には、上記実施例の説明のように
タイミング発生器の外部に補正回路を設りなくてもよく
、タイミング発生器の内部で実質土木発明の構成を実現
することができるが、このような態様も本発明の範囲に
含まれイ）４ノのである。
（発明の効果）
以上のようにこの発明によれば被試験論理回路自身から
出力されるｌｐ ｔ−（！Ｈ，クロっりにより各種タイ
ミング特性が規定され、且つこの基準クロっりの開始タ
イミングが被試験論理回路毎に異なる場合であ、っても
これらを複数個同時に試験することができ、したがって
、試験効率を著しく向上させることができる。
出力されるｌｐ ｔ−（！Ｈ，クロっりにより各種タイ
ミング特性が規定され、且つこの基準クロっりの開始タ
イミングが被試験論理回路毎に異なる場合であ、っても
これらを複数個同時に試験することができ、したがって
、試験効率を著しく向上させることができる。
第１図は従来の論理回路試験装置を用いて複数の被試験
論理回路を試験する場合の構成を示すブロック図、第２
回は第１図の論理回路試験装置の動作を説明するための
タイミングチャート、第３図はこの発明による論理回路
試験装置の構成を示すブロック図、第４図は第３図に示
した論理回路試験装置の動作を説明するためのタイミン
グチャートである。 １ ： タイミング発生器 ２ ： バクーン発生器 ３ ： フメーマソタ ４．５ ： 比較回路 ６．７： 被試験論理回路 ８．９ ： 可変遅延回路 １０．１１： レジスク 特許庁長官 殿 ■、事件の表示 昭和５８年特許願 第２ ！５２０７
３号２、発明の名称 論理回路試験装置 ３、補正をする者 事イζ１との関係 特許出願人 東京都練馬区旭町１丁目３２番１号 タケダ理研工業株式会社 代表取締役 佐々木 市 ４、代理人 （〒３６１） 埼玉県行田市富士見町１丁目１６番１号昭和５９年 ３
月 ７日 （発送日 昭和５９年 ３月２７日） ６、補正の対象 明細書 ７、補正の内容 明細書の活字の大きさを１２ポイント
に訂正（内容に変更なし）
論理回路を試験する場合の構成を示すブロック図、第２
回は第１図の論理回路試験装置の動作を説明するための
タイミングチャート、第３図はこの発明による論理回路
試験装置の構成を示すブロック図、第４図は第３図に示
した論理回路試験装置の動作を説明するためのタイミン
グチャートである。 １ ： タイミング発生器 ２ ： バクーン発生器 ３ ： フメーマソタ ４．５ ： 比較回路 ６．７： 被試験論理回路 ８．９ ： 可変遅延回路 １０．１１： レジスク 特許庁長官 殿 ■、事件の表示 昭和５８年特許願 第２ ！５２０７
３号２、発明の名称 論理回路試験装置 ３、補正をする者 事イζ１との関係 特許出願人 東京都練馬区旭町１丁目３２番１号 タケダ理研工業株式会社 代表取締役 佐々木 市 ４、代理人 （〒３６１） 埼玉県行田市富士見町１丁目１６番１号昭和５９年 ３
月 ７日 （発送日 昭和５９年 ３月２７日） ６、補正の対象 明細書 ７、補正の内容 明細書の活字の大きさを１２ポイント
に訂正（内容に変更なし）
Claims (1)
- 【特許請求の範囲】 タイミング発生器により決定されるタイミングでパター
ン発生器より試験パターンと期待値パターンを発生し、
その試験パターンを複数の被試験論理回路に共通に印加
して、被試験論理回路から出力されるデータと期待値パ
ターンとを比較することにより、複数個の被試験論理回
路の良否を同時に試験するようにした論理回路試験装置
において。 Ａ、上記タイミング発生器より同一のクロック信号を上
記複数の被試験論理回路に共通に印加して、そのクロッ
ク信号に対する被試験論理回路から発生される基準り１
１１ツクの遅延時間を各被試験論理回路につ′いて計測
する計測手段と。 Ｂ、その計測手段により得られた計測値に基づいて設定
された各被試験論理回路に対応する遅延時間補正値を記
憶する記憶手段と。 Ｃ０その記憶手段からの遅延時間補正値により定まる各
被試験論理回路に対応する遅延時間を、上記タイミング
発生器より与えられるクロック信号に加えて遅延させ、
その遅延されたクロック信号を各被試験論理回路に与え
る複数の可変遅延回路と。 を有することを特徴とする論理回路試験装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58252073A JPS60138479A (ja) | 1983-12-26 | 1983-12-26 | 論理回路試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58252073A JPS60138479A (ja) | 1983-12-26 | 1983-12-26 | 論理回路試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60138479A true JPS60138479A (ja) | 1985-07-23 |
| JPH0434703B2 JPH0434703B2 (ja) | 1992-06-08 |
Family
ID=17232170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58252073A Granted JPS60138479A (ja) | 1983-12-26 | 1983-12-26 | 論理回路試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60138479A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61133872A (ja) * | 1984-12-03 | 1986-06-21 | Fujitsu Ltd | 集積回路試験装置 |
| JPH0187271U (ja) * | 1987-11-30 | 1989-06-08 |
-
1983
- 1983-12-26 JP JP58252073A patent/JPS60138479A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61133872A (ja) * | 1984-12-03 | 1986-06-21 | Fujitsu Ltd | 集積回路試験装置 |
| JPH0187271U (ja) * | 1987-11-30 | 1989-06-08 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0434703B2 (ja) | 1992-06-08 |
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