JP5703882B2 - デジタルｐｌｌ回路及びクロック生成方法 - Google Patents

Description

本願開示は、一般に電子回路に関し、詳しくはデジタルＰＬＬ回路に関する。

デジタルＰＬＬ（Phase Locked Loop）回路は、デジタル位相比較器、デジタルループフィルタ、ＤＡ変換器、電圧制御発振器、分周器、及び位相カウントクロック生成器を含む。デジタル位相比較器は、位相カウントクロック生成器から位相カウントクロックを受け取ると共に、外部クロック源からのマスタクロック（基準クロック）と分周器からのスレーブクロック（分周クロック）とを受け取る。デジタル位相比較器は、マスタクロックとスレーブクロックとの位相差を、位相カウントクロックのパルス数として計数する。位相差を示すカウント値がデジタルループフィルタにより時間平均化され、平均化後のカウント値がＤＡ変換器によりアナログ電圧に変換される。電圧制御発振器が、このアナログ電圧に応じた周波数のクロック信号を発振する。この発振クロック信号が分周器により所定の分周比で分周され、得られた分周クロック信号が、デジタル位相比較器にスレーブクロックとして印加される。このフィードバック制御により、マスタクロックとスレーブクロックとの周波数が等しく且つ位相が所定の位相関係となるように、電圧制御発振器の発振クロック信号が制御される。

デジタル位相比較器は、マスタクロックのパルスとそれに後続するスレーブクロックのパルスとの時間差を、位相カウントクロックのパルス数として計数することにより、位相差を検出する。このような位相差検出では、パルス同士の対応関係をパルス間の距離に関わらずに検知するのではなく、１サイクル内でパルス同士を対応させるので、検出される位相差は常に−πから＋πの範囲の値となる。位相差が増加して＋πより大きくなると、反対側の端である−π側に位相差が現れる。また逆に位相差が減少して−πより小さくなると、反対側の端である＋π側に位相差が現れる。

このように−πから＋πの範囲の上端と下端との間で位相差が急激に遷移すると、ＰＬＬ回路がスレーブクロックをマスタクロックに位相合わせする動作（引き込み動作）が遅くなる。即ち、フィードバック制御による収束対象の位相差が、引き込み動作の間振動するために、引き込み時間が長くなってしまう。この現象は、サイクルスリップと呼ばれ、高速引き込みが要求されるシステムでは問題となってしまう。

理想ＰＬＬでは、引き込み時間は、固有周波数とダンピングファクタ（制動係数）で決まる。固有周波数が高く、ダンピンクファクタが小さい方が、引き込みが速い。また、サイクルスリップも発生しにくい。従来技術では、これらのパラメータを引き込み時とロック時で切り替えることで、上述の問題を回避している。しかしながら、固有周波数を高く（或いはダンピングファクタを小さく）するとループの安定性が悪くなり、発振してしまう可能性があるので、これらのパラメータでの調整には限界がある。また、パラメータを切り替えるということで、回路規模が増大することになる。更には、サイクルスリップが発生するようなケースでは、単純な計算では引き込み時間を見積むことができず、シミュレータによる解析が必要になるという問題もある。

特開２００４−３４３７２４号公報 特表２００６−５１８１５１号公報

以上を鑑みると、位相差検出値の範囲の制限により引き込み動作が影響されることのないデジタルＰＬＬ回路を提供することが望まれる。

デジタルＰＬＬ回路は、マスタクロックとスレーブクロックとの位相差を検出し、長さが２πの範囲内の値をとる位相差検出値を出力するデジタル位相比較器と、前記位相差検出値と閾値とを比較した結果に応じて、前記位相差検出値を特定の範囲に限定されない位相値に補正する補正部と、前記補正部の出力する前記位相値に応じて前記スレーブクロックを生成するスレーブクロック生成部とを含み、前記位相差検出値と閾値とを比較した結果は第１の状態、第２の状態、又は第３の状態をとり、前記補正部は、前記第１の状態を検出する度にカウント値を１減らし、前記第２の状態を検出する度に前記カウント値を１増やし、前記第３の状態を検出すると前記カウント値をそのまま保持し、前記カウント値に所定の位相量を積算した値を前記位相差検出値に加算することにより前記位相値を求めることを特徴とする。

デジタルＰＬＬ回路におけるクロック生成方法は、マスタクロックとスレーブクロックとの位相差を検出することにより、所定の範囲内の位相差検出値を求める段階と、前記位相差検出値と閾値とを比較した結果に応じて、前記位相差検出値を特定の範囲に限定されない位相値に補正する段階と、前記位相値に応じて前記スレーブクロックを生成する段階とを含み、前記補正する段階は、前記位相差検出値と閾値とを比較した結果が第１の状態、第２の状態、又は第３の状態をとり、前記第１の状態が発生する度にカウント値を１減らし、前記第２の状態が発生する度に前記カウント値を１増やし、前記第３の状態が発生すると前記カウント値をそのまま保持し、前記カウント値に所定の位相量を積算した値を前記位相差検出値に加算することにより前記位相値を求める各段階を含むことを特徴とする。

本願開示の少なくとも１つの実施例によれば、位相差検出値の範囲の制限により引き込み動作が影響されることのないデジタルＰＬＬ回路を提供することができる。

第１の実施形態によるデジタルＰＬＬ回路の構成の一例を示す図である。 デジタル位相比較器の構成の一例を示す図である。 図２に示すデジタル位相比較器の動作の一例を示す図である。 位相検出結果補正部の構成の一例を示す図である。 位相検出結果補正部の動作シーケンスを示す図である。 位相制御機能付き分周器の構成の一例を示す図である。 位相制御機能付き分周器の動作の一例を模式的に示す図である。 位相戻し動作の一例を模式的に示す図である。 位相検出結果補正部による補正計算を模式的に示す図である。 位相戻し動作の別の一例を模式的に示す図である。 図１に示すデジタルＰＬＬ回路の引き込み動作のシミュレーション結果を示す図である。 比較のために従来のデジタルＰＬＬ回路の引き込み動作のシミュレーション結果を示す図である。 第２の実施形態によるデジタルＰＬＬ回路の構成の一例を示す図である。 位相検出結果補正部の構成の一例を示す図である。 図１又は図１３に示すデジタルＰＬＬ回路を適用したシステムの構成の一例を示す図である。

以下に、本発明の実施例を添付の図面を用いて詳細に説明する。

図１は、第１の実施形態によるデジタルＰＬＬ回路の構成の一例を示す図である。図１に示すデジタルＰＬＬ回路は、デジタル位相比較器（ＤＰＤ）１０、位相検出結果補正部１１、デジタルループフィルタ（ＤＬＦ）１２、ＤＡ変換器（Ｄ／Ａ）１３、電圧制御発振器（ＶＣＯ）１４、及び位相制御機能付き分周器１５を含む。デジタルＰＬＬ回路は更に、位相カウントクロック生成器として、アナログＰＬＬ（ＡＰＬＬ）１６及び高精度発振器１７を含む。アナログＰＬＬ１６は、高精度発振器１７の発振信号を逓倍することにより、高精度で高周波の位相カウント用のクロック信号を生成する。なお図１及び以降の図において、各ボックスで示される各機能ブロックと他の機能ブロックとの境界は、基本的には機能的な境界を示すものであり、物理的な位置の分離、電気的な信号の分離、制御論理的な分離等に対応するとは限らない。ハードウェアの場合、各機能ブロックは、他のブロックと物理的にある程度分離された１つのハードウェアモジュールであってもよいし、或いは他のブロックと物理的に一体となったハードウェアモジュール中の１つの機能を示したものであってもよい。

デジタル位相比較器１０は、マスタクロックとスレーブクロックとの位相差を検出し、長さが２πの範囲内の値をとる位相差検出値を出力する。具体的には、デジタル位相比較器１０は、アナログＰＬＬ１６から位相カウントクロックを受け取ると共に、外部クロック源からのマスタクロック（基準クロック）と位相制御機能付き分周器１５からのスレーブクロック（分周クロック）とを受け取る。デジタル位相比較器１０は、マスタクロックとスレーブクロックとの位相差を、位相カウントクロックのパルス数として計数して、計数結果を位相差検出値として出力する。この位相差検出値は、例えば０〜２πの範囲内の位相差を示すデジタル値であってよい。範囲の下限と上限は、任意であってよく、０〜２πの範囲の代りに例えば−π〜＋πの範囲であると考えてもよい。これは、位相ゼロの基準点を何処にとるか、或いは、範囲の左端と右端を何処にとるかの違いであり、本質的な問題ではない。

位相検出結果補正部１１は、位相差検出値と閾値とを比較した結果に応じて、位相差検出値を上記の範囲に限定されない位相値に補正する。デジタルループフィルタ１２、ＤＡ変換器１３、電圧制御発振器１４、及び位相制御機能付き分周器１５は、スレーブクロックを生成するスレーブクロック生成部として機能する。このスレーブクロック生成部は、位相検出結果補正部１１の出力する補正後の位相値に応じて、スレーブクロックを生成する。具体的には、補正後の位相値がデジタルループフィルタ１２により時間平均化され、平均化後のカウント値がＤＡ変換器１３によりアナログ電圧に変換される。電圧制御発振器１４が、このアナログ電圧に応じた周波数のクロック信号を発振する。この発振クロック信号が位相制御機能付き分周器１５により所定の分周比で分周され、得られた分周クロック信号が、デジタル位相比較器１０にスレーブクロックとして印加される。このフィードバック制御により、マスタクロックとスレーブクロックとの周波数が等しく且つ位相が所定の位相関係となるように、電圧制御発振器１４の発振クロック信号が制御される。

図２は、デジタル位相比較器１０の構成の一例を示す図である。図２に示すデジタル位相比較器１０は、立ち上がりエッジ検出器２１、立ち上がりエッジ検出器２２、カウンタ２３、レジスタ２４、及び減算器２５を含む。立ち上がりエッジ検出器２１は、マスタクロック（基準クロック）ＲＥＦ＿ＣＬＫの立ち上がりエッジを検出すると、その出力をアサートする。立ち上がりエッジ検出器２２は、スレーブクロック（フィードバッククロック）ＦＢ＿ＣＬＫの立ち上がりエッジを検出すると、その出力をアサートする。カウンタ２３は、位相カウントクロックＤＰＤ＿ＣＬＫの各パルスに同期して１ずつカウントアップし、立ち上がりエッジ検出器２１の出力のアサートによりゼロにリセットされる。レジスタ２４は、立ち上がりエッジ検出器２２の出力のアサートに応答して、カウンタ２３の出力カウント値を取り込み保持する。減算器２５は、レジスタ２４に格納されるカウント値から、収束位相の位相カウント値を減算することにより、位相比較結果（位相差検出値）を出力する。

図３は、図２に示すデジタル位相比較器１０の動作の一例を示す図である。カウンタ２３により、マスタクロックＲＥＦ＿ＣＬＫのパルス２７の立ち上がりエッジから、それに後続するスレーブクロックＦＢ＿ＣＬＫのパルス２８の立ち上がりエッジまでの期間、位相カウントクロックＤＰＤ＿ＣＬＫのパルス数を計数する。そのようにして計数されるパルス数が図３にＣｏｕｎｔとして示される。この計数値Ｃｏｕｎｔは、パルス２７の立ち上がりエッジからパルス２８の立ち上がりエッジ迄の期間長Ｔに相当する。この計数結果に基づいて、デジタル位相比較器１０は、位相差検出値としてＣｏｕｎｔ−π＿Ｃｏｕｎｔを出力する。ここでπ＿Ｃｏｕｎｔは、収束位相の位相カウント値である。例えば、０から２πの範囲の中心位置（位相πの位置）、即ちマスタクロックＲＥＦ＿ＣＬＫの隣接する２つのパルスのちょうど中間の位置に、スレーブクロックＦＢ＿ＣＬＫのパルスを収束させたい場合、π＿Ｃｏｕｎｔは位相πに相当するカウント値となる。この場合、デジタルＰＬＬ回路による引き込み動作が完了して安定状態となると、位相差検出値Ｃｏｕｎｔ−π＿Ｃｏｕｎｔはゼロ近傍の値となる。

図４は、位相検出結果補正部１１の構成の一例を示す図である。図４に示す位相検出結果補正部１１は、閾値比較部３１、カウント値レジスタ３２、加算器３３、及び積算器３４を含む。閾値比較部３１は、デジタル位相比較器１０からの位相差検出値と閾値とを比較する。この位相差検出値と閾値とを比較した結果は、第１の状態、第２の状態、又は第３の状態をとる。閾値としては、０〜２πの範囲内で、この範囲の中心より位相が小さい側に位置する第１の閾値と、範囲の中心より位相が大きい側に位置する第２の閾値とを含む。第１の状態は、位相差検出値が第１の閾値よりも小さくなった状態、即ち０〜２πの範囲内で０側の端に近づいた状態である。第２の状態は、位相差検出値が第２の閾値よりも大きくなった状態、即ち０〜２πの範囲内で２π側の端に近づいた状態である。第３の状態は、位相差検出値が第１の閾値以上で且つ第２の閾値以下の状態、即ち０〜２πの範囲内で両端に近くない位置に位相差検出値が存在する状態である。

カウント値レジスタ３２は、カウント値を格納するとともに、閾値比較部３１からの指示に応じてカウント値を１増減する機能を有する。閾値比較部３１が上記第１の状態を検出すると、図４の「位相戻し＋」がアサートされ、カウント値レジスタ３２のカウント値が１減少する。閾値比較部３１が上記第２の状態を検出すると、図４の「位相戻し−」がアサートされ、カウント値レジスタ３２のカウント値が１増加する。閾値比較部３１が上記第３の状態を検出すると、「位相戻し＋」及び「位相戻し−」のいずれもアサートされず、カウント値レジスタ３２のカウント値はそのまま同一の値に保持される。積算器３４は、カウント値レジスタ３２のカウント値に所定の位相量（位相戻し量）を積算した値を求める。こうして求めた値を、加算器３３が、位相検出結果補正部１１からの位相検出値に加算することにより補正後の位相値を求める。

図５は、位相検出結果補正部１１の動作シーケンスを示す図である。ステップＳ１で、位相検出結果補正部１１から位相検出結果（位相差検出値）を取得する。ステップＳ２で、位相検出結果が上限閾値（上記第２の閾値）より大きいか否かを判定する。上限閾値より大きい場合には、ステップＳ３で、位相戻し（−方向）のトリガを発生する（図１及び図４に示す「位相戻し−」をアサートする）。更に、ステップＳ４で、カウント値レジスタ３２のカウント値ＣＯＵＮＴを＋１する。

更に、ステップＳ５で、位相検出結果が下限閾値（上記第１の閾値）より小さいか否かを判定する。下限閾値より小さい場合には、ステップＳ６で、位相戻し（＋方向）のトリガを発生する（図１及び図４に示す「位相戻し＋」をアサートする）。更に、ステップＳ７で、カウント値レジスタ３２のカウント値ＣＯＵＮＴを−１する。

最後にステップＳ８で、位相戻し量をＣＯＵＮＴ倍した値を位相検出結果補正部１１からの位相検出結果に加算する。この結果得られた補正後の位相値が、スレーブクロック生成部によるループフィルタ処理に供給される。

位相検出結果補正部１１は、位相差検出値が第１の閾値よりも小さくなると、「位相戻し＋」をアサートすることにより、スレーブクロック生成部の位相制御機能付き分周器１５に指示してスレーブクロックの位相を変化させ、位相差検出値を大きくする。位相検出結果補正部１１は、位相差検出値が第２の閾値よりも大きくなると、「位相戻し−」をアサートすることにより、スレーブクロック生成部の位相制御機能付き分周器１５に指示してスレーブクロックの位相を変化させ、位相差検出値を小さくする。

図６は、位相制御機能付き分周器１５の構成の一例を示す図である。図６に示す位相制御機能付き分周器１５は、制御ロジック４１、カウンタ４２、一致検出器４３、及びフリップフロップ４４を含む。カウンタ４２は、電圧制御発振器１４が発振する被分周クロック信号の各パルスに同期してカウントアップする。一致検出器４３は、カウンタ４２の出力するカウント値と分周設定値とが一致すると、その出力をアサートする。カウンタ４２は、一致検出器４３の出力のアサートに応答して、次の被分周クロック信号のパルスのタイミングでゼロにリセットされる。例えば分周設定値が３である場合、カウント値が３になると、カウンタ４２は次のタイミングでリセットされてカウント値が０に戻る。フリップフロップ４４は、被分周クロック信号を同期信号として、一致検出器４３の出力をラッチする。従って、カウント値と分周設定値とが一致して一致検出器４３の出力が１にアサートされると、次の被分周クロック信号のパルスに同期してフリップフロップ４４が１にセットされる。この結果、被分周クロックの１サイクルの間、分周クロック出力としてＨＩＧＨパルスが出力される。例えば分周設定値が３である場合、被分周クロックの４サイクルに一度、分周クロックのパルスが出力されることになり、周波数を１／４にする分周動作が実現される。

制御ロジック４１は、位相検出結果補正部１１からの「位相戻し＋」がアサートされると、次のマスタクロックＲＥＦ＿ＣＬＫの立ち上がりエッジで、リロード信号１をアサートする。このリロード信号１のアサートに応答して、カウンタ４２はリロード値１をリロードして、カウント値がリロード値１に設定される。制御ロジック４１は、位相検出結果補正部１１からの「位相戻し−」がアサートされると、次のマスタクロックＲＥＦ＿ＣＬＫの立ち上がりエッジで、リロード信号２をアサートする。このリロード信号２のアサートに応答して、カウンタ４２はリロード値２をリロードして、カウント値がリロード値２に設定される。

図７は、位相制御機能付き分周器１５の動作の一例を模式的に示す図である。ＶＣＯ出力（被分周クロック信号）の各パルスに同期して、カウンタ４２のカウント値が０から３まで増加し、リセットされて０に戻る動作を繰り返す。従って、分周後クロックは１／４の周波数に分周した信号となる。ここでＲとして示すタイミングで、カウンタ４２にカウント値“２”がリロードされ、その後は２からのカウントアップを続行する。従って、リロードを実行しなければパルス４６が分周後クロックとして出力されたところ、リロードを実行した結果、パルス４７が分周後クロックとして出力され、位相が所定の位相量戻る（シフトする）ことになる。

図８は、位相戻し動作の一例を模式的に示す図である。図８では、ゼロ位相をマスタクロックＲＥＦ＿ＣＬＫのパルス間の中間点に設定し、−π〜＋πの位相範囲でスレーブクロックＦＢ＿ＣＬＫのパルスが移動していく様子を示している。タイミングｔ０において、位相制御機能付き分周器１５により、スレーブクロックＦＢ＿ＣＬＫのパルス５１が図示の位相位置に出力される。次のサイクルのタイミングｔ１において、スレーブクロックＦＢ＿ＣＬＫのパルス５２が図示の位相位置に出力される。パルス５１からパルス５２でパルス位置が右に移動するのは、マスタクロックＲＥＦ＿ＣＬＫの周波数に対してスレーブクロックＦＢ＿ＣＬＫの周波数が低いためである。同様にして、ｔ１の次のサイクルのタイミングｔ２において、スレーブクロックＦＢ＿ＣＬＫのパルス５３が図示の位相位置に出力され、更にｔ２の次のサイクルのタイミングｔ３において、スレーブクロックＦＢ＿ＣＬＫのパルス５４が図示の位相位置に出力される。このとき、パルス５４に対して検出された位相差検出値が第２の閾値よりも大きくなる、即ちパルス５４の位相位置が第２の閾値の位置よりも右側となるので、位相検出結果補正部１１から位相制御機能付き分周器１５に対して「位相戻し−」をアサートする。

「位相戻し−」のアサート（位相検出結果補正部１１からの負の位相方向への位相戻し指示）に応答して、位相制御機能付き分周器１５は、内部状態（カウント値）を再設定（リロード）することにより、パルス５４の位置がパルス５４’の位置まで戻される。なおこのパルス５４’は実際に出力されるスレーブクロックＦＢ＿ＣＬＫのパルスではなく、カウンタのリロードにより、前回のパルス５４の位置（カウント値が０に相当する位置）が−π〜＋πの位相範囲の何処に存在することになるかを示したものである。その後、ｔ３の次のサイクルのタイミングｔ４において、スレーブクロックＦＢ＿ＣＬＫのパルス５５が図示の位相位置に出力される。リロードを実行しなければパルス５６がスレーブクロックＦＢ＿ＣＬＫとして出力されたところ、リロードを実行した結果、パルス５５がスレーブクロックＦＢ＿ＣＬＫとして出力され、位相が所定の位相量戻る（シフトする）ことになる。

図８の下半分には、横軸に位相、縦軸に−π〜＋πの範囲制限により折り返される位相値を示すグラフにおいて、上記説明したｔ１〜ｔ４の各タイミングでのスレーブクロックＦＢ＿ＣＬＫのパルスの位相位置（即ち位相差検出値）を示している。各タイミングｔ１，ｔ２，ｔ３，ｔ４で検出される位相差検出値は、図中の黒丸で示す位相位置のものとなる。タイミングｔ３’に示す位相位置は、実際に出力されるスレーブクロックのパルスの位相位置を示すものではなく、カウンタのリロードにより、タイミングｔ３のパルスの位置が−π〜＋πの位相範囲の何処に存在することになるかを示したものである。タイミングｔ４での位相差検出値は、リロードを実行しなければ位相位置５８となるところ、リロードを実行した結果、位相位置５７となり、位相が所定の位相量戻る（シフトする）ことになる。ここでリロードにより戻る位相量をＰｄＯｆｆｓｅｔとして示し、タイミングｔ４での位相差検出値をＰｄＯｕｔ＿ｔ４として示してある。位相戻り量ＰｄＯｆｆｓｅｔは、スレーブクロックの周波数がマスタクロックの周波数と略等しい場合には、リロード値に応じた略固定の既知の値であると考えてよい。なお、第１の閾値と第２の閾値とは、不要な位相戻しが実行されないように、−π〜＋πの位相範囲の端に十分に近い位置に設定されることが望ましい。但し、閾値と端との間の区間が狭すぎて、パルスが一度もその区間内で検出されることなく飛び越してしまうことがないように、第１の閾値と第２の閾値とを適切な値に設定することが好ましい。

図９は、位相検出結果補正部１１による補正計算を模式的に示す図である。図９において、横軸は位相を示し、縦軸は０〜２πの範囲制限により折り返される位相値を示す。図８で説明したタイミングｔ４での位相差検出値ＰｄＯｕｔ＿ｔ４は、位相位置５７にある。この位相位置５７の位相差検出値（位相検出結果補正部１１の出力値）に、位相戻り量ＰｄＯｆｆｓｅｔを加算することにより、位相位置５９にある補正後の位相値が計算される。この補正後の位相値に基づいて、スレーブクロック生成部がスレーブクロックを生成する。従って、デジタルＰＬＬ回路は、０〜２πの範囲制限による折り返しによる影響を受けることなく、高速な引き込み動作を実行できる。

図１０は、位相戻し動作の別の一例を模式的に示す図である。図１０には、ゼロ位相をマスタクロックＲＥＦ＿ＣＬＫのパルス間の中間点に設定し、−π〜＋πの位相範囲でスレーブクロックＦＢ＿ＣＬＫのパルスが移動していく様子を示している。各タイミングでのパルス波形の右側には、図４に示す位相検出結果補正部１１のカウント値レジスタ３２に格納されるカウント値（図５に示すＣＯＵＮＴ）の値を示す。上側から下側に向かい時間が進行するにつれて、スレーブクロックＦＢ＿ＣＬＫのパルスは、その位相が増大する方向に最初は移動している。スレーブクロックＦＢ＿ＣＬＫのパルス６１が第２の閾値よりも右側に位置するようになると、位相戻し動作が実行され、パルス位置が−π〜＋πの位相範囲の中心あたりに戻される。この負の方向への位相戻し動作に伴い、カウント値が０から１に増加する。なおこの例では、パルス位置を−π〜＋πの位相範囲の中心あたりに戻す構成となっているが、パルスを戻す位置は特定の位置に限定されるものではない。パルス６１が第２の閾値よりも右側に位置するということは、スレーブクロックＦＢ＿ＣＬＫの現在の状態が位相値の増大する方向に設定されていることを意味するので、例えば−πに近い位置までパルスを戻すような構成としてもよい。

その後、時間が進行するにつれて、スレーブクロックＦＢ＿ＣＬＫの状態が変化し、位相が減少する方向にパルス位置が移動し始める。スレーブクロックＦＢ＿ＣＬＫのパルス６２が第１の閾値よりも右側に位置するようになると、位相戻し動作が実行され、パルス位置が−π〜＋πの位相範囲の中心あたりに戻される。この正の方向への位相戻し動作に伴い、カウント値が１から０に減少する。なおこの例では、パルス位置を−π〜＋πの位相範囲の中心あたりに戻す構成となっているが、パルスを戻す位置は特定の位置に限定されるものではない。パルス６１が第１の閾値よりも左側に位置するということは、スレーブクロックＦＢ＿ＣＬＫの現在の状態が位相値の減少する方向に設定されていることを意味するので、例えば＋πに近い位置までパルスを戻すような構成としてもよい。

図１１は、図１に示すデジタルＰＬＬ回路の引き込み動作のシミュレーション結果を示す図である。図１１（ａ）において、横軸は時間を示し、縦軸はマスタクロックとスレーブクロックとの位相差を示す。図１１（ｂ）において、横軸は時間を示し、縦軸は周波数偏差を示す。図１１（ｂ）に示すシミュレーション入力７３は、マスタクロックとスレーブクロックとに周波数差が無い状態から、マスタクロックの周波数がステップ関数的に６ｐｐｍだけ変動したことを示す。このマスタクロックの周波数変動に応答して、図１１（ａ）に示す位相差変化７１が発生する。位相差変化７１が示すように、最初に位相差が２πを超えてしまっても、その後は安定した状態で徐々に位相差が減少していき最終的に０に収束している。即ち、位相差が２πを超えてもサイクルスリップが発生することなく、安定的に位相差が収束している。これに伴い図１１（ｂ）において、スレーブクロックの周波数変化７２が示すように、スレーブクロックの周波数がマスタクロックの周波数に安定的に追従している。

図１２は、比較のために従来のデジタルＰＬＬ回路の引き込み動作のシミュレーション結果を示す図である。図１２（ａ）において、横軸は時間を示し、縦軸はマスタクロックとスレーブクロックとの位相差を示す。図１２（ｂ）において、横軸は時間を示し、縦軸は周波数偏差を示す。シミュレーション入力は、図１１（ｂ）に示すものと同一であり、マスタクロックとスレーブクロックとに周波数差が無い状態から、マスタクロックの周波数がステップ関数的に６ｐｐｍだけ変動するものである。このマスタクロックの周波数変動に応答して、図１２（ａ）に示す位相差変化７４が発生する。位相差変化７４が示すように、位相差が２πを超えるためにサイクルスリップが発生して長い期間振動した後に、徐々に位相差が減少して最終的に０に収束している。位相差変化７１は図１１（ａ）に示すものと同一の波形であり、比較のために位相差変化７４と重ねて示してある。また図１２（ｂ）において、スレーブクロックの周波数変化７５が示すように、サイクルスリップが発生して長い期間振動した後に、マスタクロックに追従している。周波数変化７２は図１１（ｂ）に示すものと同一の波形であり、比較のために周波数変化７５と重ねて示してある。このように、図１に示すデジタルＰＬＬ回路では、位相差検出値を補正して値の範囲が制限されない位相値を算出し、この補正後の位相値に基づいてスレーブクロックを生成することにより、安定した引き込み動作を実現できる。即ち、０〜２πの範囲制限により位相値が折り返されることにより発生する振動を抑制し、安定した引き込み動作を実現することができる。

図１３は、第２の実施形態によるデジタルＰＬＬ回路の構成の一例を示す図である。図１３において、図１と同一の構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。図１３に示すデジタルＰＬＬ回路は、デジタル位相比較器（ＤＰＤ）１０、位相検出結果補正部８１、デジタルループフィルタ（ＤＬＦ）１２、ＤＡ変換器（Ｄ／Ａ）１３、電圧制御発振器（ＶＣＯ）１４、及び分周器８５を含む。デジタルＰＬＬ回路は更に、位相カウントクロック生成器として、アナログＰＬＬ（ＡＰＬＬ）１６及び高精度発振器１７を含む。図１３においては、位相検出結果補正部８１及び分周器８５が、図１の位相検出結果補正部１１及び位相制御機能付き分周器１５の代りに設けられている。

図１の場合と同様に、デジタル位相比較器１０が出力する位相差検出値は、例えば０〜２πの範囲内の位相差を示すデジタル値であってよい。範囲の下限と上限は、任意であってよく、０〜２πの範囲の代りに例えば−π〜＋πの範囲であると考えてもよい。

位相検出結果補正部８１は、位相差検出値と閾値とを比較した結果に応じて、位相差検出値を上記の範囲に限定されない位相値に補正する。デジタルループフィルタ１２、ＤＡ変換器１３、電圧制御発振器１４、及び分周器８５は、スレーブクロックを生成するスレーブクロック生成部として機能する。このスレーブクロック生成部は、位相検出結果補正部８１の出力する補正後の位相値に応じて、スレーブクロックを生成する。具体的には、補正後の位相値がデジタルループフィルタ１２により時間平均化され、平均化後のカウント値がＤＡ変換器１３によりアナログ電圧に変換される。電圧制御発振器１４が、このアナログ電圧に応じた周波数のクロック信号を発振する。この発振クロック信号が分周器８５により所定の分周比で分周され、得られた分周クロック信号が、デジタル位相比較器１０にスレーブクロックとして印加される。このフィードバック制御により、マスタクロックとスレーブクロックとの周波数が等しく且つ位相が所定の位相関係となるように、電圧制御発振器１４の発振クロック信号が制御される。

図１４は、位相検出結果補正部８１の構成の一例を示す図である。位相検出結果補正部８１は、レジスタ９１及び９２、比較器９３乃至９６、ＡＮＤ回路９７及び９８、セレクタ９９、レジスタ１００、加算器１０１、積算器１０２、及び加算器１０３を含む。比較器９３乃至９６は、位相差検出値と閾値とを比較する。位相差検出値と閾値とを比較した結果は第１の状態、第２の状態、又は第３の状態をとる。位相検出結果補正部８１は、第１の状態を検出すると、レジスタ１００に格納されるカウント値を１減らし、第２の状態を検出するとカウント値を１増やし、第３の状態を検出するとカウント値をそのまま保持する。位相検出結果補正部８１の積算器１０２は、カウント値に所定の位相量（πカウント値）を積算した値を求める。位相検出結果補正部８１の加算器１０３は、デジタル位相比較器１０からの位相検出値に、積算器１０２が求めた値を加算することにより、補正後の位相値を求める。

比較器９３乃至９６に比較対象として印加される閾値は、０〜２πの範囲内で、範囲の中心より位相が小さい側に位置する第１の閾値（下限閾値）と、範囲の中心より位相が大きい側に位置する第２の閾値（上限閾値）とを含む。上記第１の状態は、位相差検出値が第１の閾値よりも小さくなった直後に、第２の閾値よりも大きくなったことが検出された状態である。上記第２の状態は、位相差検出値が第２の閾値よりも大きくなった直後に、第1の閾値よりも小さくなったことが検出された状態である。具体的には、比較器９３は、レジスタ９１に格納されるある検出タイミングでの位相差検出値と第２の閾値とを比較し、位相差検出値が第２の閾値よりも大きくなると出力をアサートする。比較器９４は、次の検出タイミングでの位相差検出値と第１の閾値とを比較し、位相差検出値が第１の閾値よりも小さくなると出力をアサートする。ＡＮＤ回路９７は、ある検出タイミングで検出された位相差検出値が第２の閾値よりも大きくなり且つ次の検出タイミングで検出された位相差検出値が第１の閾値よりも小さくなると、出力をアサートする（第２の状態を検出する）。同様に、比較器９６は、レジスタ９２に格納されるある検出タイミングでの位相差検出値と第１の閾値とを比較し、位相差検出値が第１の閾値よりも小さくなると出力をアサートする。比較器９５は、次の検出タイミングでの位相差検出値と第２の閾値とを比較し、位相差検出値が第２の閾値よりも大きくなると出力をアサートする。ＡＮＤ回路９８は、ある検出タイミングで検出された位相差検出値が第１の閾値よりも小さくなり且つ次の検出タイミングで検出された位相差検出値が第２の閾値よりも大きくなると、出力をアサートする（第１の状態を検出する）。

セレクタ９９は、ＡＮＤ回路９７の出力のアサート状態（第２の状態）に応答して、＋１を選択して出力する。更にセレクタ９９は、ＡＮＤ回路９８の出力のアサート状態（第１の状態）に応答して、−１を選択して出力する。第１の状態も第２の状態も検出されない場合（第３の状態の場合）に、セレクタ９９は、０を選択して出力する。セレクタ９９の出力は、加算器１０１によりレジスタ１００の格納値（カウント値）に加算される。加算結果は、レジスタ１００に更新後のカウント値として格納される。積算器１０２は、レジスタ１００のカウント値と所定の位相量（位相量πに相当するカウント値）とを積算して、積算結果を加算器１０３に供給する。加算器１０３は、デジタル位相比較器１０からの位相差検出値と積算結果とを加算することにより、補正後の位相値を求める。

図１に示す第１の実施形態のデジタルＰＬＬ回路では、位相差検出値が位相範囲の端に近づくと、位相差検出値を端から遠ざけるように位相戻し動作が実行される。またこの位相戻し動作に伴い、所定の位相量を位相差検出値に加算することで、補正後の位相値を求めている。それに対し図１３に示す第２の実施形態のデジタルＰＬＬ回路では、位相差検出値が位相範囲の端を通過したこと、即ち位相差検出値が位相範囲の端を超えたことを検出すると、所定の位相量を位相差検出値に加算することで、補正後の位相値を求めている。位相差検出値が位相範囲の端を通過すると、位相値の折り返しにより逆側の端に位相差検出値が遷移することになるので、所定の位相量を位相差検出値に加算することにより、適切な補正結果を得ることができる。

図１５は、図１又は図１３に示すデジタルＰＬＬ回路を適用したシステムの構成の一例を示す図である。図１５に示すシステムは、Ａ／Ｄコンバータ１１１及びデジタルＰＬＬ回路１１２を含む。Ａ／Ｄコンバータ１１１は、アナログ映像信号を受け取り、アナログ映像信号をデジタル映像信号に変換する。この信号変換の際に、Ａ／Ｄコンバータ１１１は、アナログ映像信号のアナログ電圧を所定のサンプリングクロックに同期してサンプリングしてホールドし、ホールドされたアナログ電圧を並列或いは逐次処理によりデジタル値に変換する。デジタルＰＬＬ回路１１２は、複合同期信号等を基準クロック（マスタクロック）として、基準クロックに同期したサンプリングクロックを生成する。デジタルＰＬＬ回路１１２は、図１又は図１３に示すデジタルＰＬＬ回路であり、位相差検出値の範囲制限に影響を受けることなく、高速に引き込み動作を実行することができる。

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。

１０ デジタル位相比較器（ＤＰＤ）
１１ 位相検出結果補正部
１２ デジタルループフィルタ（ＤＬＦ）
１３ ＤＡ変換器（Ｄ／Ａ）
１４ 電圧制御発振器（ＶＣＯ）
１５ 位相制御機能付き分周器
１６ アナログＰＬＬ（ＡＰＬＬ）
１７ 高精度発振器
８１ 位相検出結果補正部
８５ 分周器

Claims (9)

1. マスタクロックとスレーブクロックとの位相差を検出し、所定の範囲内の位相差検出値を出力するデジタル位相比較器と、
   前記位相差検出値と閾値とを比較した結果に応じて、前記位相差検出値を特定の範囲に限定されない位相値に補正する補正部と、
   前記補正部の出力する前記位相値に応じて前記スレーブクロックを生成するスレーブクロック生成部と
   を含み、前記位相差検出値と閾値とを比較した結果は第１の状態、第２の状態、又は第３の状態をとり、前記補正部は、前記第１の状態を検出する度にカウント値を１減らし、前記第２の状態を検出する度に前記カウント値を１増やし、前記第３の状態を検出すると前記カウント値をそのまま保持し、前記カウント値に所定の位相量を積算した値を前記位相差検出値に加算することにより前記位相値を求めることを特徴とするデジタルＰＬＬ回路。
2. 前記閾値は、前記範囲内で、前記範囲の中心より位相が小さい側に位置する第１の閾値と前記範囲の中心より位相が大きい側に位置する第２の閾値とを含み、前記第１の状態は、前記位相差検出値が前記第１の閾値よりも小さくなった時又は直後に発生する状態であり、前記第２の状態は、前記位相差検出値が前記第２の閾値よりも大きくなった時又は直後に発生する状態であることを特徴とする請求項１記載のデジタルＰＬＬ回路。
3. 前記補正部は、前記位相差検出値が前記第１の閾値よりも小さくなると前記第１の状態を検出するとともに、前記スレーブクロック生成部に指示して前記スレーブクロックの位相を変化させることにより前記位相差検出値を大きくし、前記位相差検出値が前記第２の閾値よりも大きくなると前記第２の状態を検出するとともに、前記スレーブクロック生成部に指示して前記スレーブクロックの位相を変化させることにより前記位相差検出値を小さくすることを特徴とする請求項２記載のデジタルＰＬＬ回路。
4. 前記スレーブクロック生成部は、
   前記位相値に応じた周波数のクロックを発振する電圧制御発振器と、
   前記電圧制御発振器が発振する前記クロックを分周する分周器と
   を含み、前記補正部からの前記指示に応答して前記分周器は内部状態を再設定することを特徴とする請求項３記載のデジタルＰＬＬ回路。
5. 前記補正部は、ある検出タイミングで検出された前記位相差検出値が前記第１の閾値よりも小さくなり且つ次の検出タイミングで検出された前記位相差検出値が前記第２の閾値よりも大きくなると前記第１の状態を検出し、ある検出タイミングで検出された前記位相差検出値が前記第２の閾値よりも大きくなり且つ次の検出タイミングで検出された前記位相差検出値が前記第１の閾値よりも小さくなると前記第２の状態を検出することを特徴とする請求項２記載のデジタルＰＬＬ回路。
6. マスタクロックとスレーブクロックとの位相差を検出することにより、所定の範囲内の位相差検出値を求める段階と、
   前記位相差検出値と閾値とを比較した結果に応じて、前記位相差検出値を特定の範囲に限定されない位相値に補正する段階と、
   前記位相値に応じて前記スレーブクロックを生成する段階と
   を含み、
   前記補正する段階は、
   前記位相差検出値と閾値とを比較した結果が第１の状態、第２の状態、又は第３の状態をとり、前記第１の状態が発生する度にカウント値を１減らし、前記第２の状態が発生する度に前記カウント値を１増やし、前記第３の状態が発生すると前記カウント値をそのまま保持し、
   前記カウント値に所定の位相量を積算した値を前記位相差検出値に加算することにより前記位相値を求める
   各段階を含むことを特徴とするデジタルＰＬＬ回路におけるクロック生成方法。
7. 前記閾値は、前記範囲内で、前記範囲の中心より位相が小さい側に位置する第１の閾値と前記範囲の中心より位相が大きい側に位置する第２の閾値とを含み、前記第１の状態は、前記位相差検出値が前記第１の閾値よりも小さくなった時又は直後に発生する状態であり、前記第２の状態は、前記位相差検出値が前記第２の閾値よりも大きくなった時又は直後に発生する状態であることを特徴とする請求項６記載のクロック生成方法。
8. 前記位相差検出値が前記第１の閾値よりも小さくなると前記第１の状態を検出するとともに、前記スレーブクロックの位相を変化させることにより前記位相差検出値を大きくし、
   前記位相差検出値が前記第２の閾値よりも大きくなると前記第２の状態を検出するとともに、前記スレーブクロックの位相を変化させることにより前記位相差検出値を小さくする
   各段階を更に含むことを特徴とする請求項７記載のクロック生成方法。
9. ある検出タイミングで検出された前記位相差検出値が前記第１の閾値よりも小さくなり且つ次の検出タイミングで検出された前記位相差検出値が前記第２の閾値よりも大きくなると前記第１の状態を検出し、
   ある検出タイミングで検出された前記位相差検出値が前記第２の閾値よりも大きくなり且つ次の検出タイミングで検出された前記位相差検出値が前記第１の閾値よりも小さくなると前記第２の状態を検出する
   各段階を更に含むことを特徴とする請求項７記載のクロック生成方法。

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