JP2012199815A - デジタルpll回路及びクロック生成方法 - Google Patents
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Abstract
【解決手段】デジタルPLL回路は、マスタクロックとスレーブクロックとの位相差を検出し、長さが2πの範囲内の値をとる位相差検出値を出力するデジタル位相比較器10と、位相差検出値と閾値とを比較した結果に応じて、位相差検出値を範囲に限定されない位相値に補正する補正部11と、補正部の出力する位相値に応じてスレーブクロックを生成するスレーブクロック生成部15とを含む。
【選択図】図1
Description
11 位相検出結果補正部
12 デジタルループフィルタ(DLF)
13 DA変換器(D/A)
14 電圧制御発振器(VCO)
15 位相制御機能付き分周器
16 アナログPLL(APLL)
17 高精度発振器
81 位相検出結果補正部
85 分周器
Claims (11)
- マスタクロックとスレーブクロックとの位相差を検出し、所定の範囲内の位相差検出値を出力するデジタル位相比較器と、
前記位相差検出値と閾値とを比較した結果に応じて、前記位相差検出値を前記範囲に限定されない位相値に補正する補正部と、
前記補正部の出力する前記位相値に応じて前記スレーブクロックを生成するスレーブクロック生成部と
を含むことを特徴とするデジタルPLL回路。 - 前記位相差検出値と閾値とを比較した結果は第1の状態、第2の状態、又は第3の状態をとり、前記補正部は、前記第1の状態を検出するとカウント値を1減らし、前記第2の状態を検出すると前記カウント値を1増やし、前記第3の状態を検出すると前記カウント値をそのまま保持し、前記カウント値に所定の位相量を積算した値を前記位相検出値に加算することにより前記位相値を求めることを特徴とする請求項1記載のデジタルPLL回路。
- 前記閾値は、前記範囲内で、前記範囲の中心より位相が小さい側に位置する第1の閾値と前記範囲の中心より位相が大きい側に位置する第2の閾値とを含み、前記第1の状態は、前記位相差検出値が前記第1の閾値よりも小さくなった時又は直後に発生する状態であり、前記第2の状態は、前記位相差検出値が前記第2の閾値よりも大きくなった時又は直後に発生する状態であることを特徴とする請求項2記載のデジタルPLL回路。
- 前記補正部は、前記位相差検出値が前記第1の閾値よりも小さくなると前記第1の状態を検出するとともに、前記スレーブクロック生成部に指示して前記スレーブクロックの位相を変化させることにより前記位相差検出値を大きくし、前記位相差検出値が前記第2の閾値よりも大きくなると前記第2の状態を検出するとともに、前記スレーブクロック生成部に指示して前記スレーブクロックの位相を変化させることにより前記位相差検出値を小さくすることを特徴とする請求項3記載のデジタルPLL回路。
- 前記スレーブクロック生成部は、
前記位相値に応じた周波数のクロックを発振する電圧制御発振器と、
前記電圧制御発振器が発振する前記クロックを分周する分周器と
を含み、前記補正部からの前記指示に応答して前記分周器は内部状態を再設定することを特徴とする請求項4記載のデジタルPLL回路。 - 前記補正部は、ある検出タイミングで検出された前記位相差検出値が前記第1の閾値よりも小さくなり且つ次の検出タイミングで検出された前記位相差検出値が前記第2の閾値よりも大きくなると前記第1の状態を検出し、ある検出タイミングで検出された前記位相差検出値が前記第2の閾値よりも大きくなり且つ次の検出タイミングで検出された前記位相差検出値が前記第1の閾値よりも小さくなると前記第2の状態を検出することを特徴とする請求項3記載のデジタルPLL回路。
- マスタクロックとスレーブクロックとの位相差を検出することにより、所定の範囲内の位相差検出値を求め、
前記位相差検出値と閾値とを比較した結果に応じて、前記位相差検出値を前記範囲に限定されない位相値に補正し、
前記位相値に応じて前記スレーブクロックを生成する
各段階を含むことを特徴とするデジタルPLL回路におけるクロック生成方法。 - 前記補正する段階は、
前記位相差検出値と閾値とを比較した結果が第1の状態、第2の状態、又は第3の状態をとり、前記第1の状態が発生するとカウント値を1減らし、前記第2の状態が発生すると前記カウント値を1増やし、前記第3の状態が発生すると前記カウント値をそのまま保持し、
前記カウント値に所定の位相量を積算した値を前記位相検出値に加算することにより前記位相値を求める
各段階を含むことを特徴とする請求項7記載のクロック生成方法。 - 前記閾値は、前記範囲内で、前記範囲の中心より位相が小さい側に位置する第1の閾値と前記範囲の中心より位相が大きい側に位置する第2の閾値とを含み、前記第1の状態は、前記位相差検出値が前記第1の閾値よりも小さくなった時又は直後に発生する状態であり、前記第2の状態は、前記位相差検出値が前記第2の閾値よりも大きくなった時又は直後に発生する状態であることを特徴とする請求項8記載のクロック生成方法。
- 前記位相差検出値が前記第1の閾値よりも小さくなると前記第1の状態を検出するとともに、前記スレーブクロックの位相を変化させることにより前記位相差検出値を大きくし、
前記位相差検出値が前記第2の閾値よりも大きくなると前記第2の状態を検出するとともに、前記スレーブクロックの位相を変化させることにより前記位相差検出値を小さくする
各段階を更に含むことを特徴とする請求項9記載のクロック生成方法。 - ある検出タイミングで検出された前記位相差検出値が前記第1の閾値よりも小さくなり且つ次の検出タイミングで検出された前記位相差検出値が前記第2の閾値よりも大きくなると前記第1の状態を検出し、
ある検出タイミングで検出された前記位相差検出値が前記第2の閾値よりも大きくなり且つ次の検出タイミングで検出された前記位相差検出値が前記第1の閾値よりも小さくなると前記第2の状態を検出する
各段階を更に含むことを特徴とする請求項9記載のクロック生成方法。
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