WO2020012557A1 - 位相同期回路 - Google Patents

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WO2020012557A1
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signal
output
phase
circuit
division ratio
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翔 池田
暁人 平井
恒次 堤
充弘 下澤
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三菱電機株式会社
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    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop

Definitions

  • the present invention relates to a phase synchronization circuit that outputs a signal having a frequency corresponding to a phase difference between a reference signal and a frequency-divided signal.
  • the phase synchronization circuit includes a phase comparator that detects a phase difference between a reference signal and a frequency-divided signal output from the variable frequency divider, and a charge pump that outputs a current that is directly proportional to the phase difference detected by the phase comparator.
  • the phase locked loop circuit converts an output current of the charge pump into a voltage signal and applies the voltage signal to a frequency control terminal of a voltage controlled oscillator (hereinafter, referred to as “VCO”). And a VCO that outputs a signal of a frequency that varies.
  • the phase synchronization circuit includes a variable frequency divider that divides the output signal of the VCO and outputs the divided signal of the output signal to the phase comparator.
  • Non-Patent Document 1 discloses a method of controlling a pattern of a frequency division ratio control signal by adding a signal corresponding to a phase control amount to be realized to an input signal of a ⁇ modulator.
  • the phase locked loop circuit can control the pattern of the frequency division ratio control signal by using the method disclosed in Non-Patent Document 1. However, even if the input signal of the ⁇ modulator is the same, the pattern of the frequency division ratio control signal output from the ⁇ modulator is not necessarily the same, and the ⁇ modulator corresponds to one input signal. One of the plurality of patterns is output. If the pattern of the frequency division ratio control signal output from the ⁇ modulator is different, the phase of the output signal of the VCO is different.
  • the present invention has been made to solve the above-described problems, and has as its object to obtain a phase locked loop capable of outputting an output signal having the same phase as the output signal of another phase locked loop having the same configuration. Aim.
  • a phase synchronization circuit includes: a phase comparator that detects a phase difference between a reference signal and a frequency-divided signal; a signal output circuit that outputs a signal having a frequency corresponding to the phase difference detected by the phase comparator; A variable frequency divider that divides the output signal of the output circuit and outputs a frequency-divided signal of the output signal to the phase comparator, and indicates a frequency division ratio in synchronization with the frequency-divided signal output from the variable frequency divider.
  • a division ratio control circuit that controls a division ratio of an output signal in a variable frequency divider based on an addition signal obtained by adding a negative feedback signal to a division ratio setting signal, and a phase of an output signal of a signal output circuit.
  • the first phase detection circuit for calculating the first phase detection signal shown in the figure and the frequency division ratio control circuit control the frequency division ratio of the output signal in the variable frequency divider in synchronization with the reference signal.
  • an output shift circuit is provided to the frequency division ratio control circuit.
  • the variable frequency division is performed based on the addition signal obtained by adding the negative feedback signal to the frequency division ratio setting signal indicating the frequency division ratio.
  • Ratio control circuit for controlling a frequency division ratio of an output signal in a signal generator, a first phase detection circuit for calculating a first phase detection signal indicating a phase of an output signal of the signal output circuit, and a frequency division ratio control circuit
  • a second phase detection circuit that calculates a second phase detection signal indicating the phase of the output signal when the frequency division ratio of the output signal in the variable frequency divider is controlled in synchronization with the reference signal.
  • a phase-locked loop is configured to include a circuit. Therefore, the phase locked loop circuit according to the present invention can output an output signal having the same phase as the output signal of another phase locked loop circuit having the same configuration.
  • FIG. 2 is a configuration diagram illustrating a phase synchronization circuit according to the first embodiment.
  • the quantization error of the ⁇ modulation in the first ⁇ modulator 9 corresponds to the instantaneous value of the phase difference ⁇ detected by the phase comparator 2, and the phase of the output signal OUT and the first phase detection signal E1 are
  • FIG. 9 is an explanatory diagram showing that the indicated phases correspond to each other.
  • FIG. 5 is an explanatory diagram illustrating an example of generation of a negative feedback signal CAL by a negative feedback signal generation circuit 18;
  • FIG. 5 is a configuration diagram illustrating a phase locked loop circuit according to a second embodiment.
  • FIG. 9 is a configuration diagram illustrating a first primary ⁇ modulator 23 of a phase locked loop circuit according to a second embodiment.
  • FIG. 9 is a configuration diagram illustrating a phase locked loop circuit according to a third embodiment.
  • FIG. 13 is a configuration diagram illustrating a phase locked loop circuit according to a fourth embodiment.
  • FIG. 15 is a configuration diagram illustrating a phase locked loop circuit according to a fifth embodiment.
  • FIG. 13 is a configuration diagram illustrating a phase locked loop circuit according to a sixth embodiment.
  • FIG. 4 is an explanatory diagram showing a waveform.
  • FIG. 14 is a configuration diagram illustrating a phase locked loop circuit according to a seventh embodiment.
  • FIG. 15 is a configuration diagram illustrating a phase locked loop circuit according to an eighth embodiment.
  • FIG. 15 is a configuration diagram illustrating a phase synchronization circuit according to a ninth embodiment.
  • FIG. 21 is a configuration diagram showing a phase locked loop circuit according to a tenth embodiment.
  • FIG. 1 is a configuration diagram showing a phase locked loop circuit according to the first embodiment.
  • a signal source 1 outputs a reference signal REF to each of a phase comparator 2 and a second ⁇ modulator 14.
  • the phase comparator 2 detects a phase difference ⁇ between the reference signal REF output from the signal source 1 and the frequency-divided signal FB output from the variable frequency divider 7, and sends an error signal indicating the phase difference ⁇ to the charge pump 4. Output.
  • the signal output circuit 3 includes a charge pump 4, a loop filter 5, and a voltage controlled oscillator (VCO: Voltage Controlled Oscillator) 6.
  • the signal output circuit 3 outputs a signal having a frequency corresponding to the error signal output from the phase comparator 2 (hereinafter, referred to as an “output signal OUT”) to each of the outside and the variable frequency divider 7.
  • the charge pump 4 outputs a current that is directly proportional to the error signal output from the phase comparator 2 to the loop filter 5.
  • the loop filter 5 is realized by a low-pass filter or the like.
  • the loop filter 5 converts the output current of the charge pump 4 into a DC voltage, and applies the DC voltage to the frequency control terminal of the VCO 6.
  • the VCO 6 outputs an output signal OUT having a frequency corresponding to the DC voltage applied to the frequency control terminal to each of the outside and the variable frequency divider 7.
  • variable frequency divider 7 the frequency division ratio is set by the frequency division ratio control signal N_CTRL output from the first ⁇ modulator 9.
  • the variable frequency divider 7 divides the frequency of the output signal OUT of the VCO 6 by the frequency division ratio set by the frequency division ratio control signal N_CTRL, and divides the frequency-divided signal FB of the output signal OUT by the phase comparator 2 and the first ⁇ . Output to each of the modulators 9.
  • the dividing ratio control circuit 8 includes a first ⁇ modulator 9.
  • the frequency division ratio control circuit 8 divides the output signal OUT in the variable frequency divider 7 based on the addition signal output from the adder 19 in synchronization with the frequency divided signal FB output from the variable frequency divider 7. Control the circumference ratio.
  • the first ⁇ modulator 9 performs the ⁇ modulation of the addition signal output from the adder 19 in synchronization with the frequency-divided signal FB output from the variable frequency divider 7, so that the variable frequency divider 7 A first pulse train for controlling the frequency division ratio of the output signal OUT is generated.
  • the first ⁇ modulator 9 outputs the first pulse train to each of the variable frequency divider 7 and the first subtractor 11 as the frequency division ratio control signal N_CTRL.
  • the concept of the first pulse train generated by the first ⁇ modulator 9 includes not only a sequence in which pulses having signal levels of “1” or “0” are arranged, but also a sequence of multi-bit digital signals. It is.
  • the first phase detection circuit 10 includes a first subtractor 11 and a first integrator 12.
  • the first phase detection circuit 10 calculates a first phase detection signal E1 indicating the phase of the output signal OUT of the VCO 6, and outputs the first phase detection signal E1 to the negative feedback signal generation circuit 18.
  • the first subtractor 11 subtracts the addition signal output from the adder 19 from the first pulse train output from the first ⁇ modulator 9 and converts the subtraction signal indicating the result of the subtraction into the first integration signal. Output to the container 12.
  • the first integrator 12 calculates a first phase detection signal E1 by integrating the subtraction signal output from the first subtractor 11, and converts the first phase detection signal E1 into a negative feedback signal generation circuit. 18 is output.
  • the second phase detection circuit 13 includes a second ⁇ modulator 14, a second subtracter 15, and a second integrator 16.
  • the second phase detection circuit 13 outputs the output signal OUT when the first ⁇ modulator 9 controls the frequency division ratio of the output signal OUT in the variable frequency divider 7 in synchronization with the reference signal REF. Is calculated.
  • the second phase detection circuit 13 outputs the second phase detection signal E2 to the negative feedback signal generation circuit 18.
  • the second ⁇ modulator 14 generates a second pulse train by performing ⁇ modulation of a frequency division ratio setting signal N_frac indicating a frequency division ratio in synchronization with the reference signal REF output from the signal source 1. , And the second pulse train to the second subtractor 15.
  • the concept of the second pulse train generated by the second ⁇ ⁇ modulator 14 includes a sequence of pulses having signal levels of “1” or “0”, as well as a sequence of multi-bit digital signals. It is.
  • the second subtractor 15 subtracts the frequency division ratio setting signal N_frac from the second pulse train output from the second ⁇ modulator 14 and outputs a subtraction signal indicating the result of the subtraction to the second integrator 16. I do.
  • the second integrator 16 calculates a second phase detection signal E2 by integrating the subtraction signal output from the second subtractor 15, and converts the second phase detection signal E2 into a negative feedback signal generation circuit. 18 is output.
  • the shift circuit 17 includes a negative feedback signal generation circuit 18 and an adder 19.
  • the shift circuit 17 generates a negative feedback signal CAL from a difference between the first phase detection signal E1 output from the first integrator 12 and the second phase detection signal E2 output from the second integrator 16. I do.
  • the shift circuit 17 outputs the added signal of the generated negative feedback signal CAL and the frequency division ratio setting signal N_frac to each of the first ⁇ modulator 9 and the first subtractor 11.
  • the negative feedback signal generation circuit 18 calculates a negative feedback signal based on a difference between the first phase detection signal E1 output from the first integrator 12 and the second phase detection signal E2 output from the second integrator 16. CAL is generated, and the negative feedback signal CAL is output to the adder 19.
  • the adder 19 adds the frequency division ratio setting signal N_frac and the negative feedback signal CAL output from the negative feedback signal generation circuit 18, and generates an addition signal of the frequency division ratio setting signal N_frac and the negative feedback signal CAL as a first signal.
  • the signal is output to each of the ⁇ modulator 9 and the first subtractor 11.
  • the signal source 1 outputs the reference signal REF to each of the phase comparator 2 and the second ⁇ modulator 14.
  • the phase comparator 2 Upon receiving the reference signal REF from the signal source 1 and receiving the frequency-divided signal FB from the variable frequency divider 7, the phase comparator 2 detects the phase difference ⁇ between the reference signal REF and the frequency-divided signal FB, and determines the phase difference ⁇ .
  • the error signal shown is output to the charge pump 4.
  • the charge pump 4 When receiving the error signal from the phase comparator 2, the charge pump 4 outputs a current directly proportional to the error signal to the loop filter 5.
  • the loop filter 5 converts the output current of the charge pump 4 into a DC voltage, and applies the DC voltage to the frequency control terminal of the VCO 6.
  • the VCO 6 When a DC voltage is applied to the frequency control terminal by the loop filter 5, the VCO 6 outputs an output signal OUT having a frequency corresponding to the DC voltage to each of the outside and the variable frequency divider 7.
  • variable frequency divider 7 the frequency division ratio is set by the frequency division ratio control signal N_CTRL output from the first ⁇ modulator 9.
  • the variable frequency divider 7 divides the frequency of the output signal OUT of the VCO 6 by the frequency division ratio set by the frequency division ratio control signal N_CTRL, and divides the frequency-divided signal FB of the output signal OUT by the phase comparator 2 and the first ⁇ . Output to each of the modulators 9.
  • the adder 19 adds the frequency division ratio setting signal N_frac and the negative feedback signal CAL output from the negative feedback signal generation circuit 18.
  • the frequency division ratio setting signal N_frac is a signal that indicates a fixed frequency division ratio given from the outside.
  • the adder 19 outputs an addition signal of the division ratio setting signal N_frac and the negative feedback signal CAL to each of the first ⁇ modulator 9 and the first subtractor 11.
  • the first ⁇ modulator 9 performs the ⁇ modulation of the addition signal output from the adder 19 in synchronization with the frequency-divided signal FB output from the variable frequency divider 7, so that the variable frequency divider 7 A first pulse train for controlling the frequency division ratio of the output signal OUT is generated.
  • the first ⁇ modulator 9 outputs the first pulse train to each of the variable frequency divider 7 and the first subtractor 11 as the frequency division ratio control signal N_CTRL.
  • the first subtractor 11 subtracts the addition signal output from the adder 19 from the first pulse train output from the first ⁇ modulator 9 and converts the subtraction signal indicating the result of the subtraction into the first integration signal. Output to the container 12.
  • the first integrator 12 calculates a first phase detection signal E1 by integrating the subtraction signal output from the first subtractor 11, and converts the first phase detection signal E1 into a negative feedback signal generation circuit. 18 is output.
  • the subtraction signal output from the first subtractor 11 corresponds to the quantization error of the ⁇ modulation in the first ⁇ modulator 9.
  • the quantization error of the ⁇ modulation corresponds to the instantaneous value of the phase difference ⁇ indicated by the error signal output from the phase comparator 2, as shown in FIG. FIG.
  • FIG. 9 is an explanatory diagram showing that a phase indicated by a detection signal E1 corresponds.
  • the loop filter 5 generates the phase of the output signal OUT of the VCO 6 by smoothing the instantaneous value of the phase difference ⁇ detected by the phase comparator 2. Therefore, the first integrator 12 can calculate the first phase detection signal E1 indicating the phase of the output signal OUT by integrating the subtraction signal corresponding to the quantization error.
  • the second ⁇ modulator 14 generates a second pulse train by performing ⁇ modulation of the frequency division ratio setting signal N_frac in synchronization with the reference signal REF output from the signal source 1 to generate a second pulse train.
  • the second subtractor 15 subtracts the frequency division ratio setting signal N_frac from the second pulse train output from the second ⁇ modulator 14 and outputs a subtraction signal indicating the result of the subtraction to the second integrator 16. I do.
  • the second integrator 16 calculates a second phase detection signal E2 by integrating the subtraction signal output from the second subtractor 15, and converts the second phase detection signal E2 into a negative feedback signal generation circuit. 18 is output.
  • the subtraction signal output from the second subtractor 15 corresponds to the quantization error of the ⁇ modulation in the second ⁇ modulator 14.
  • the second ⁇ modulator 14 performs ⁇ modulation of the frequency division ratio setting signal N_frac in synchronization with the reference signal REF.
  • the circuit configuration including the second ⁇ modulator 14, the second subtractor 15, and the second integrator 16 includes the first ⁇ modulator 9, the first subtractor 11, and the first integrator 12.
  • the second phase detection signal E2 calculated by the second integrator 16 is obtained by synchronizing the first ⁇ ⁇ modulator 9 with the reference signal REF to obtain the frequency division ratio of the output signal OUT in the variable frequency divider 7. Is controlled, the phase of the output signal OUT is shown.
  • FIG. 3 is an explanatory diagram illustrating an example of generation of the negative feedback signal CAL by the negative feedback signal generation circuit 18. In FIG.
  • each of the first ⁇ modulator 9 and the second ⁇ modulator 14 is a primary ⁇ modulator, and the first phase detection signal E1 is two clocks longer than the second phase detection signal E2. It is supposed to be late.
  • the negative feedback signal generation circuit 18 sets the negative feedback signal CAL to ⁇ 2N_frac only for one clock cycle period, and sets the negative feedback signal CAL to 0 for all other cycle periods.
  • the signal E1 changes.
  • a frequency division ratio control circuit 8 for controlling the frequency division ratio of the output signal in the variable frequency divider 7 and a first phase detection circuit 10 for calculating a first phase detection signal indicating the phase of the output signal of the signal output circuit 3 And a second phase detection signal indicating the phase of the output signal when the frequency division ratio control circuit 8 controls the frequency division ratio of the output signal in the variable frequency divider 7 in synchronization with the reference signal.
  • a second phase detection circuit for calculating, a negative feedback signal generated from a difference between the first phase detection signal and the second phase detection signal, and an addition signal of the generated negative feedback signal and a frequency division ratio setting signal; And a shift circuit 17 that outputs the clock signal to the frequency division ratio control circuit 8. It was. Therefore, the phase locked loop circuit of the first embodiment can output an output signal having the same phase as the output signal of another phase locked loop circuit having the same configuration.
  • Embodiment 2 FIG.
  • the first primary ⁇ modulator 23 is included in the frequency division ratio control circuit 21, and the first primary ⁇ modulator 23 is included in the first phase detection circuit 22.
  • the phase locked loop will be described.
  • FIG. 4 is a configuration diagram showing a phase locked loop circuit according to the second embodiment.
  • the frequency division ratio control circuit 21 is a MASH type ⁇ modulator including a first primary ⁇ modulator 23, a third ⁇ modulator 24, and a coupler 25.
  • the frequency division ratio control circuit 21 synchronizes with the frequency divided signal FB output from the variable frequency divider 7 based on the addition signal output from the adder 19, similarly to the frequency division ratio control circuit shown in FIG. Thus, the frequency division ratio of the output signal OUT in the variable frequency divider 7 is controlled.
  • the first phase detection circuit 22 includes a first primary ⁇ modulator 23.
  • the first phase detection circuit 22 calculates a first phase detection signal E1 indicating the phase of the output signal OUT of the VCO 6, similarly to the first phase detection circuit 10 shown in FIG.
  • the first primary ⁇ modulator 23 performs ⁇ modulation of the addition signal output from the adder 19 in synchronization with the frequency-divided signal FB output from the variable frequency divider 7.
  • the first primary ⁇ modulator 23 outputs a ⁇ modulation error output E as a first phase detection signal E1 to each of the third ⁇ modulator 24 and the negative feedback signal generation circuit 29, and carries out the ⁇ modulation carry.
  • the output C is output to the coupler 25.
  • the third ⁇ modulator 24 ⁇ -modulates the error output E of the first primary ⁇ modulator 23 in synchronization with the frequency-divided signal FB output from the variable frequency divider 7, and carries the ⁇ -modulated carry output C Is output to the combiner 25.
  • the combiner 25 is realized by a delay unit, an adder / subtractor, and the like.
  • the combiner 25 separates the output signal OUT of the variable frequency divider 7 based on the carry output C of the ⁇ modulation in the first primary ⁇ modulator 23 and the carry output C of the ⁇ modulation in the third ⁇ modulator 24. Control the circumference ratio.
  • the combiner 25 combines the carry output C of the ⁇ modulation in the first primary ⁇ modulator 23 and the carry output C of the ⁇ modulation in the third ⁇ modulator 24, thereby forming the frequency division ratio control signal N_CTRL. And outputs a frequency division ratio control signal N_CTRL to the variable frequency divider 7.
  • the second phase detection circuit 26 includes a second primary ⁇ modulator 27.
  • the second phase detection circuit 26 controls the frequency division ratio of the output signal OUT when the frequency division ratio control circuit 21 controls the frequency division ratio of the output signal OUT in the variable frequency divider 7 in synchronization with the reference signal REF.
  • a second phase detection signal E2 indicating the phase is calculated.
  • the second primary ⁇ modulator 27 performs ⁇ modulation of the frequency division ratio setting signal N_frac in synchronization with the reference signal REF.
  • the second primary ⁇ modulator 27 outputs the ⁇ modulation error output E to the negative feedback signal generation circuit 29 as the second phase detection signal E2.
  • the shift circuit 28 includes a negative feedback signal generation circuit 29 and an adder 19.
  • the shift circuit 28 generates a negative feedback signal CAL and outputs an addition signal of the negative feedback signal CAL and the frequency division ratio setting signal N_frac to the first primary ⁇ modulator 23, similarly to the shift circuit 17 shown in FIG. I do.
  • the negative feedback signal generation circuit 29 inputs the error output E of the ⁇ modulation in the first primary ⁇ modulator 23 as the first phase detection signal E1, and the second primary ⁇ as the second phase detection signal E2.
  • the error output E of the ⁇ modulation in the modulator 27 is input.
  • the negative feedback signal generation circuit 29 generates a negative feedback signal CAL from the difference between the error output E of the ⁇ modulation in the first primary ⁇ modulator 23 and the error output E of the ⁇ modulation in the second primary ⁇ modulator 27. , A negative feedback signal CAL to the adder 19.
  • FIG. 5 is a configuration diagram showing a first primary ⁇ modulator 23 of the phase locked loop circuit according to the second embodiment.
  • a subtracter 31 subtracts the addition signal output from the adder 34 from the addition signal output from the adder 19, and outputs a subtraction signal indicating the result of the subtraction to the adder 32.
  • the adder 32 outputs an addition signal of the subtraction signal output from the subtractor 31 and the output signal of the flip-flop 33 to the flip-flop 33.
  • the flip-flop 33 latches the addition signal output from the adder 32 in synchronization with the frequency-divided signal FB output from the variable frequency divider 7, and outputs an output signal as a logical result to the adder 32 and the adder 34.
  • the subtractor 35 is a configuration diagram showing a first primary ⁇ modulator 23 of the phase locked loop circuit according to the second embodiment.
  • the adder 34 outputs an addition signal of the output signal of the flip-flop 33 and the quantization error Q to each of the subtractor 31, the subtractor 35, and the outside.
  • the subtractor 35 subtracts the output signal of the flip-flop 33 from the addition signal output from the adder 34, and outputs a subtraction signal indicating the result of the subtraction as an error output E to the outside. Note that if the frequency division ratio setting signal N_frac is input instead of the addition signal and the reference signal REF is input instead of the frequency division signal FB, the configuration diagram of FIG. FIG.
  • phase locked loop circuit shown in FIG. 4
  • the configuration is the same as that of the phase synchronization circuit shown in FIG.
  • the operation of the shift circuit 26 and the shift circuit 28 will be described.
  • the second primary ⁇ modulator 27 performs ⁇ modulation of the frequency division ratio setting signal N_frac in synchronization with the reference signal REF. As shown in FIG. 6, the second primary ⁇ modulator 27 outputs the ⁇ modulation error output E to the negative feedback signal generation circuit 29 as the second phase detection signal E2.
  • C1 is coupled to carry output C3.
  • the coupler 25 outputs the frequency division ratio control signal N_CTRL to the variable frequency divider 7.
  • the negative feedback signal generation circuit 29 inputs the error output E of the ⁇ modulation in the first primary ⁇ modulator 23 as the first phase detection signal E1, and the second primary ⁇ as the second phase detection signal E2.
  • the error output E of the ⁇ modulation in the modulator 27 is input.
  • the negative feedback signal generation circuit 29 generates a negative feedback signal CAL from the difference between the error output E of the ⁇ modulation in the first primary ⁇ modulator 23 and the error output E of the ⁇ modulation in the second primary ⁇ modulator 27.
  • the adder 19 adds the frequency division ratio setting signal N_frac and the negative feedback signal CAL output from the negative feedback signal generation circuit 29.
  • the adder 19 outputs an addition signal of the division ratio setting signal N_frac and the negative feedback signal CAL to the first primary ⁇ modulator 23.
  • phase locked loop circuit shown in FIG. 4 The operation principle of the phase locked loop circuit shown in FIG. 4 is the same as that of the phase locked loop circuit shown in FIG. 1, and the first phase detection signal E1 is negatively fed back so as to be equal to the second phase detection signal E2. It takes. Therefore, the phase locked loop circuit shown in FIG. 4 can output an output signal having the same phase as the output signal of another phase locked loop circuit having the same configuration. Further, the phase locked loop circuit shown in FIG. 4 does not require the first subtractor 11, the first integrator 12, the second subtractor 15, and the second integrator 16, and the phase locked loop circuit shown in FIG. Thus, the circuit scale can be reduced.
  • Embodiment 3 a phase synchronization circuit in which the shift circuit 41 includes the second phase comparator 42, the filter 43, and the adder 19 will be described.
  • FIG. 7 is a configuration diagram showing a phase locked loop circuit according to the third embodiment.
  • the shift circuit 41 generates a negative feedback signal CAL and outputs an addition signal of the negative feedback signal CAL and the frequency division ratio setting signal N_frac to the first primary ⁇ modulator 23, similarly to the shift circuit 28 shown in FIG. I do.
  • the second phase comparator 42 detects the phase difference between the carry output C of the ⁇ ⁇ ⁇ modulation in the first primary ⁇ modulator 23 and the carry output C of the ⁇ modulation in the second primary ⁇ modulator 27, and detects the phase difference. Is output to the filter 43.
  • the filter 43 generates a negative feedback signal CAL from the phase difference output from the second phase comparator 42, and outputs the negative feedback signal CAL to the adder 19.
  • the input signal of the second phase comparator 42 is different from that of the negative feedback signal generation circuit 29.
  • the phase difference of carry output C corresponds to the difference between first phase detection signal E1 and second phase detection signal E2.
  • the filter 43 When receiving the phase difference from the second phase comparator 42, the filter 43 generates a negative feedback signal CAL such that the phase difference becomes zero, and outputs the negative feedback signal CAL to the adder 19.
  • the adder 19 adds the frequency division ratio setting signal N_frac and the negative feedback signal CAL output from the filter 43.
  • the adder 19 outputs an addition signal of the division ratio setting signal N_frac and the negative feedback signal CAL to the first primary ⁇ modulator 23.
  • the negative feedback includes a method of performing the feedback discontinuously and a method of performing the feedback continuously with a time constant.
  • the filter 43 When performing negative feedback within one clock cycle, the filter 43 generates a pulse signal as the negative feedback signal CAL as shown in FIG.
  • the filter 43 operates as a low-pass filter, and applies negative feedback slowly according to the time constant of the low-pass filter.
  • the frequency division ratio control circuit 8 is the first ⁇ modulator 9
  • the first phase detection circuit 22 is the first primary ⁇ modulator 23
  • the second phase detection circuit 26 is the second primary
  • FIG. 8 is a configuration diagram showing a phase locked loop circuit according to the fourth embodiment. 8, the same reference numerals as those in FIGS. 1 and 4 indicate the same or corresponding parts.
  • phase locked loop circuit shown in FIG. 8 can output an output signal having the same phase as the output signal of another phase locked loop circuit having the same configuration. Further, the phase locked loop circuit shown in FIG. 8 does not require the first subtractor 11, the first integrator 12, the second subtractor 15, and the second integrator 16, and the phase locked loop circuit shown in FIG. Thus, the circuit scale can be reduced.
  • FIG. 9 is a configuration diagram showing a phase locked loop circuit according to the fifth embodiment. 9, the same reference numerals as those in FIGS. 1 and 7 denote the same or corresponding parts.
  • phase locked loop circuit shown in FIG. 9 can output an output signal having the same phase as the output signal of another phase locked loop circuit having the same configuration. Further, the phase-locked loop shown in FIG. 9 does not require the first subtractor 11, the first integrator 12, the second subtractor 15, and the second integrator 16, and the phase-locked loop shown in FIG. Thus, the circuit scale can be reduced.
  • FIG. 10 is a configuration diagram showing a phase locked loop circuit according to the sixth embodiment. 10, the same reference numerals as those in FIG. 1 denote the same or corresponding parts, and thus the description thereof will be omitted.
  • the first phase detection circuit 51 includes a first frequency divider 52.
  • the first phase detection circuit 51 calculates a first phase detection signal E1 indicating the phase of the output signal OUT of the VCO 6, similarly to the first phase detection circuit 10 shown in FIG.
  • the first frequency divider 52 frequency-divides the output signal OUT of the VCO 6 by M (M is an integer) and outputs the frequency-divided signal of the output signal OUT to the second phase comparator 56 as a first phase detection signal E1. I do.
  • the second phase detection circuit 53 includes a second frequency divider 54. As in the second phase detection circuit 13 shown in FIG. 1, the second phase detection circuit 53 divides the output signal OUT in the variable frequency divider 7 by synchronizing the frequency division ratio control circuit 8 with the reference signal REF. A second phase detection signal E2 indicating the phase of the output signal OUT when the cycle ratio is controlled is calculated.
  • the second frequency divider 54 frequency-divides the reference signal REF by L (L is an integer), and outputs the frequency-divided signal of the reference signal REF to the second phase comparator 56 as a second phase detection signal E2.
  • the shift circuit 55 includes a second phase comparator 56, a filter 57, and the adder 19.
  • the shift circuit 55 generates a negative feedback signal CAL and calculates an addition signal of the negative feedback signal CAL and the frequency division ratio setting signal N_frac, similarly to the shift circuit 17 shown in FIG.
  • the second phase comparator 56 detects a phase difference between the frequency-divided signal output from the first frequency divider 52 and the frequency-divided signal output from the second frequency divider 54, and filters the phase difference. 57.
  • the filter 57 generates a negative feedback signal CAL from the phase difference output from the second phase comparator 56, and outputs the negative feedback signal CAL to the adder 19.
  • the operation of the phase locked loop circuit shown in FIG. 10 will be described. Except for the first phase detection circuit 51, the second phase detection circuit 53, and the shift circuit 55, the configuration is the same as that of the phase synchronization circuit shown in FIG. 1, so here, the first phase detection circuit 51, the second phase The operation of the detection circuit 53 and the shift circuit 55 will be described.
  • FIG. 11 shows a reference signal REF, an output signal OUT, a frequency-divided signal (REF # 9) output from the first frequency divider 52, and a frequency-divided signal (REF # 4) output from the second frequency divider 54. It is explanatory drawing which shows each waveform in ().
  • the first frequency divider 52 and the second frequency divider 54 are frequency dividers having a fixed frequency division ratio.
  • the frequency divider having a fixed frequency division ratio differs from the variable frequency divider 7 in that only one state exists as a phase state. Therefore, the phase of the frequency-divided signal output from the first frequency divider 52 always corresponds to the phase of the output signal OUT, and the phase of the frequency-divided signal output from the second frequency divider 54 is always the reference. It corresponds to the phase of the signal REF.
  • the second phase comparator 56 detects a phase difference between the frequency-divided signal output from the first frequency divider 52 and the frequency-divided signal output from the second frequency divider 54, and filters the phase difference. 57.
  • the filter 57 When receiving the phase difference from the second phase comparator 56, the filter 57 generates a negative feedback signal CAL such that the phase difference becomes zero, and outputs the negative feedback signal CAL to the adder 19.
  • the adder 19 adds the frequency division ratio setting signal N_frac and the negative feedback signal CAL output from the filter 57.
  • the adder 19 outputs an addition signal of the frequency division ratio setting signal N_frac and the negative feedback signal CAL to the first ⁇ modulator 9.
  • phase locked loop circuit shown in FIG. 10 can output an output signal having the same phase as the output signal of another phase locked loop circuit having the same configuration. Further, the phase locked loop circuit shown in FIG. 10 does not require the first subtractor 11, the first integrator 12, the second subtractor 15, and the second integrator 16, and the phase locked loop circuit shown in FIG. Thus, the circuit scale can be reduced.
  • FIG. 12 is a configuration diagram showing a phase locked loop circuit according to the seventh embodiment. 12, the same reference numerals as those in FIGS. 1 and 10 denote the same or corresponding parts, and a description thereof will not be repeated.
  • the first phase detection circuit 58 includes a first frequency divider 52 and a first counter 59.
  • the first phase detection circuit 58 calculates a first phase detection signal E1 indicating the phase of the output signal OUT of the VCO 6, similarly to the first phase detection circuit 10 shown in FIG.
  • the first counter 59 counts the number of pulses of the frequency-divided signal output from the first frequency divider 52, and uses the number of pulses of the frequency-divided signal as the first phase detection signal E1 as a negative feedback signal generation circuit 63.
  • the second phase detection circuit 60 includes a second frequency divider 54 and a second counter 61.
  • the second phase detection circuit 60 calculates a second phase detection signal E2 indicating the phase of the output signal OUT, similarly to the second phase detection circuit 13 shown in FIG.
  • the second counter 61 counts the number of pulses of the frequency-divided signal output from the second frequency divider 54, and uses the number of pulses of the frequency-divided signal as a second phase detection signal E2 as a negative feedback signal generation circuit 63.
  • the shift circuit 62 includes a negative feedback signal generation circuit 63 and the adder 19.
  • the shift circuit 62 generates a negative feedback signal CAL and calculates an addition signal of the negative feedback signal CAL and the frequency division ratio setting signal N_frac, similarly to the shift circuit 17 shown in FIG.
  • the negative feedback signal generation circuit 63 generates a negative feedback signal CAL from the difference between the number of pulses output from the first counter 59 and the number of pulses output from the second counter 61, and adds the negative feedback signal CAL to the adder. 19 is output.
  • the operation of the phase locked loop shown in FIG. 12 will be described. Except for the first phase detection circuit 58, the second phase detection circuit 60, and the shift circuit 62, the configuration is the same as that of the phase synchronization circuit shown in FIG. 1, so here, the first phase detection circuit 58, the second phase The operation of the detection circuit 60 and the shift circuit 62 will be described.
  • the first frequency divider 52 When receiving the output signal OUT of the VCO 6, the first frequency divider 52 divides the output signal OUT by M and outputs a frequency-divided signal of the output signal OUT to the first counter 59.
  • the first counter 59 counts the number of pulses of the frequency-divided signal output from the first frequency divider 52, and uses the number of pulses of the frequency-divided signal as the first phase detection signal E1 as a negative feedback signal generation circuit 63.
  • the second frequency divider 54 When receiving the reference signal REF, the second frequency divider 54 divides the frequency of the reference signal REF by L, and outputs a frequency-divided signal of the reference signal REF to the second counter 61.
  • the second counter 61 counts the number of pulses of the frequency-divided signal output from the second frequency divider 54, and uses the number of pulses of the frequency-divided signal as a second phase detection signal E2 as a negative feedback signal generation circuit 63.
  • the negative feedback signal generation circuit 63 calculates a difference between the number of pulses output from the first counter 59 and the number of pulses output from the second counter 61. The difference in the number of pulses corresponds to the difference between the first phase detection signal E1 and the second phase detection signal E2.
  • the negative feedback signal generation circuit 63 generates a negative feedback signal CAL from the difference in the number of pulses, and outputs the negative feedback signal CAL to the adder 19.
  • the adder 19 adds the frequency division ratio setting signal N_frac and the negative feedback signal CAL output from the negative feedback signal generation circuit 63.
  • the adder 19 outputs an addition signal of the frequency division ratio setting signal N_frac and the negative feedback signal CAL to the first ⁇ modulator 9.
  • phase locked loop circuit shown in FIG. 12 can output an output signal having the same phase as the output signal of another phase locked loop circuit having the same configuration. Since the negative feedback signal generation circuit 63 detects the difference by digital signal processing, the noise resistance is higher than that of the negative feedback signal generation circuit 18 shown in FIG. 1 that detects the difference by analog signal processing.
  • FIG. 13 is a configuration diagram showing a phase locked loop circuit according to the eighth embodiment. 13, the same reference numerals as those in FIGS. 1 and 12 denote the same or corresponding parts, and a description thereof will not be repeated.
  • the first phase detection circuit 64 includes a first counter 65.
  • the first phase detection circuit 64 calculates a first phase detection signal E1 indicating the phase of the output signal OUT of the VCO 6, similarly to the first phase detection circuit 10 shown in FIG.
  • the first counter 65 counts the number of pulses of the output signal OUT of the VCO 6.
  • the first counter 65 multiplies the number of pulses of the output signal OUT by the reciprocal of the average frequency division ratio of the output signal OUT in the variable frequency divider 7 and calculates the number of pulses after multiplication of the reciprocal of the frequency division ratio by the first phase.
  • the detection signal E1 is output to the negative feedback signal generation circuit 63.
  • the second phase detection circuit 66 includes a second counter 67.
  • the second phase detection circuit 66 calculates a second phase detection signal E2 indicating the phase of the output signal OUT, similarly to the second phase detection circuit 13 shown in FIG.
  • the second counter 67 counts the number of pulses of the reference signal REF, and outputs the number of pulses of the reference signal REF to the negative feedback signal generation circuit 63 as a second phase detection signal E2.
  • the components other than the first phase detection circuit 64 and the second phase detection circuit 66 are the same as those of the phase synchronization circuit shown in FIG. 12, and therefore, here, the first phase detection circuit 64 and the second phase detection circuit are mainly used. Operation 66 will be described.
  • the first counter 65 When receiving the output signal OUT of the VCO 6, the first counter 65 counts the number of pulses of the output signal OUT. The first counter 65 multiplies the number of pulses of the output signal OUT by the reciprocal of the average frequency division ratio of the output signal OUT in the variable frequency divider 7 and calculates the number of pulses after multiplication of the reciprocal of the frequency division ratio by the first phase.
  • the detection signal E1 is output to the negative feedback signal generation circuit 63.
  • the second counter 67 When receiving the reference signal REF, the second counter 67 counts the number of pulses of the reference signal REF and outputs the number of pulses of the reference signal REF to the negative feedback signal generation circuit 63 as the second phase detection signal E2.
  • the negative feedback signal generation circuit 63 calculates a difference between the number of pulses output from the first counter 65 and the number of pulses output from the second counter 67.
  • the negative feedback signal generation circuit 63 generates a negative feedback signal CAL from the difference in the number of pulses, and outputs the negative feedback signal CAL to the adder 19.
  • the adder 19 adds the frequency division ratio setting signal N_frac and the negative feedback signal CAL output from the negative feedback signal generation circuit 63.
  • the adder 19 outputs an addition signal of the frequency division ratio setting signal N_frac and the negative feedback signal CAL to the first ⁇ modulator 9.
  • the operation principle of the phase locked loop circuit shown in FIG. 13 is the same as that of the phase locked loop circuits shown in FIGS. 1 and 12, and the first phase detection signal E1 is equal to the second phase detection signal E2. Negative feedback. Therefore, the phase locked loop circuit shown in FIG. 13 can output an output signal having the same phase as the output signal of another phase locked loop circuit having the same configuration.
  • the first phase detection circuit 64 is smaller in circuit scale than the first phase detection circuit 58 shown in FIG. 12 by the absence of the first frequency divider 52.
  • the second phase detection circuit 66 is smaller in circuit scale than the second phase detection circuit 60 shown in FIG. 12 by the absence of the second frequency divider 54.
  • FIG. 14 is a configuration diagram showing a phase locked loop circuit according to the ninth embodiment. 14, the same reference numerals as those in FIGS. 1 and 13 denote the same or corresponding parts, and a description thereof will not be repeated.
  • the first phase detection circuit 68 includes a first counter 69.
  • the first phase detection circuit 68 calculates a first phase detection signal E1 indicating the phase of the output signal OUT of the VCO 6, similarly to the first phase detection circuit 10 shown in FIG.
  • the first counter 69 counts the number of pulses of the frequency-divided signal FB output from the variable frequency divider 7 and outputs the number of pulses of the frequency-divided signal FB to the negative feedback signal generation circuit 63 as a first phase detection signal E1. Output.
  • phase locked loop shown in FIG. 14 will be described. Except for the first phase detection circuit 68 and the second phase detection circuit 66, the configuration is the same as that of the phase synchronization circuit shown in FIG. 13, so here, the first phase detection circuit 68 and the second phase detection circuit are mainly used. Operation 66 will be described.
  • the first counter 69 When receiving the frequency-divided signal FB from the variable frequency divider 7, the first counter 69 counts the number of pulses of the frequency-divided signal FB, and uses the pulse number of the frequency-divided signal FB as the first phase detection signal E1 to perform negative feedback. Output to the signal generation circuit 63.
  • the second counter 67 When receiving the reference signal REF, the second counter 67 counts the number of pulses of the reference signal REF and outputs the number of pulses of the reference signal REF to the negative feedback signal generation circuit 63 as the second phase detection signal E2.
  • the negative feedback signal generation circuit 63 calculates a difference between the number of pulses output from the first counter 69 and the number of pulses output from the second counter 67.
  • the negative feedback signal generation circuit 63 generates a negative feedback signal CAL from the difference in the number of pulses, and outputs the negative feedback signal CAL to the adder 19.
  • the adder 19 adds the frequency division ratio setting signal N_frac and the negative feedback signal CAL output from the negative feedback signal generation circuit 63.
  • the adder 19 outputs an addition signal of the frequency division ratio setting signal N_frac and the negative feedback signal CAL to the first ⁇ modulator 9.
  • the operation principle of the phase locked loop circuit shown in FIG. 14 is the same as that of the phase locked loop circuits shown in FIGS. 1 and 13, and the first phase detection signal E1 is equal to the second phase detection signal E2. Negative feedback. Therefore, the phase locked loop circuit shown in FIG. 14 can output an output signal having the same phase as the output signal of another phase locked loop circuit having the same configuration.
  • the first phase detection circuit 68 is smaller in circuit size than the first phase detection circuit 58 shown in FIG. 12 by the absence of the first frequency divider 52.
  • the second phase detection circuit 66 is smaller in circuit scale than the second phase detection circuit 60 shown in FIG. 12 by the absence of the second frequency divider 54. Since the first counter 69 counts the number of pulses of the frequency-divided signal FB output from the variable frequency divider 7, the first counter 65 counts the number of pulses of the output signal OUT as shown in FIG. Also, the required operation speed is reduced.
  • Embodiment 10 FIG.
  • a phase synchronization circuit including a delay control circuit 71 that controls a delay of a first pulse train based on a difference between the first phase detection signal E1 and the second phase detection signal E2 will be described.
  • FIG. 15 is a configuration diagram showing a phase locked loop circuit according to the tenth embodiment. 15, the same reference numerals as those in FIG. 1 denote the same or corresponding parts, and a description thereof will not be repeated.
  • the delay control circuit 71 includes a difference calculation circuit 72 and a delay unit 73.
  • the delay control circuit 71 calculates a difference between the first phase detection signal E1 output from the first integrator 12 and the second phase detection signal E2 output from the second integrator 16.
  • the delay control circuit 71 delays the first pulse train output from the first ⁇ modulator 9 based on the difference between the first phase detection signal E1 and the second phase detection signal E2,
  • the frequency division ratio of the output signal OUT in the variable frequency divider 7 is controlled by the first pulse train.
  • the difference calculation circuit 72 calculates the difference between the first phase detection signal E1 output from the first integrator 12 and the second phase detection signal E2 output from the second integrator 16, and calculates the difference.
  • the corresponding delay time DEL is output to the delay unit 73.
  • the delay unit 73 delays the first pulse train output from the first ⁇ modulator 9 by the delay time DEL output from the difference calculation circuit 72, and converts the delayed first pulse train into a frequency division ratio control signal. Output to the variable frequency divider 7 as N_CTRL.
  • the components other than the first ⁇ modulator 9 and the delay control circuit 71 are the same as those of the phase locked loop shown in FIG. 1, and therefore, the operations of the first ⁇ modulator 9 and the delay control circuit 71 will be mainly described here. .
  • the first ⁇ modulator 9 performs ⁇ modulation of the frequency division ratio setting signal N_frac in synchronization with the frequency-divided signal FB output from the variable frequency divider 7 to thereby output the output signal OUT of the variable frequency divider 7.
  • a first pulse train used for controlling the frequency division ratio of the first pulse is generated.
  • the first ⁇ modulator 9 outputs the first pulse train to the delay unit 73.
  • the delay unit 73 Upon receiving the first pulse train from the first ⁇ modulator 9, the delay unit 73 delays the first pulse train by the delay time DEL output from the difference calculation circuit 72, and converts the delayed first pulse train. Output to the first subtractor 11. Further, the delay unit 73 outputs the delayed first pulse train to the variable frequency divider 7 as the frequency division ratio control signal N_CTRL.
  • the first subtractor 11 Upon receiving the first pulse train from the first ⁇ modulator 9, the first subtractor 11 subtracts the frequency division ratio setting signal N_frac from the first pulse train and outputs a subtraction signal indicating the result of the subtraction to the first pulse train. Output to the integrator 12.
  • the first integrator 12 calculates a first phase detection signal E1 by integrating the subtraction signal output from the first subtractor 11, and outputs the first phase detection signal E1 to the difference calculation circuit 72. Output.
  • the difference calculation circuit 72 calculates a difference between the first phase detection signal E1 output from the first integrator 12 and the second phase detection signal E2 output from the second integrator 16.
  • the difference calculation circuit 72 outputs a delay time DEL corresponding to the difference to the delay unit 73 so that the difference between the first phase detection signal E1 and the second phase detection signal E2 becomes zero. That is, if E1 ⁇ E2, the difference calculation circuit 72 outputs to the delay unit 73 a delay time longer than the delay time DEL previously output to the delay unit 73. If E1> E2, the difference calculation circuit 72 outputs to the delay unit 73 a delay time smaller than the delay time DEL previously output to the delay unit 73.
  • the difference calculation circuit 72 outputs to the delay unit 73 the same delay time as the delay time DEL previously output to the delay unit 73.
  • the delay unit 73 delays the first pulse train output from the first ⁇ modulator 9 by the delay time DEL output from the difference calculation circuit 72, and converts the delayed first pulse train into a frequency division ratio control signal. Output to the variable frequency divider 7 as N_CTRL.
  • the delay unit 73 outputs the delayed first pulse train to the first subtractor 11.
  • the phase locked loop circuit shown in FIG. 15 delays the first pulse train output from the first ⁇ modulator 9, and therefore, the frequency division ratio setting signal N_frac which is the input signal of the first ⁇ modulator 9. Is different from the phase synchronization circuit shown in FIG.
  • the phase locked loop circuit shown in FIG. 15 is similar to the phase locked loop circuit shown in FIG. 1 in that negative feedback is applied so that the first phase detection signal E1 becomes equal to the second phase detection signal E2.
  • the control of the frequency division ratio of the output signal in the variable frequency divider 7 is performed from the frequency division ratio setting signal indicating the frequency division ratio in synchronization with the frequency divided signal output from the variable frequency divider 7.
  • Frequency division ratio control circuit 8 for generating a first pulse train used for the operation, first phase detection circuit 10 for calculating a first phase detection signal indicating the phase of the output signal of signal output circuit 3, and frequency division ratio control
  • a second phase detection circuit 13 for calculating a second phase detection signal indicating the phase of the output signal when the circuit 8 generates the first pulse train in synchronization with the reference signal;
  • a delay control circuit that delays a first pulse train based on a difference between a phase detection signal and a second phase detection signal, and controls a frequency division ratio of an output signal in a variable frequency divider with the delayed first pulse train.
  • the phase-locked loop was configured. Therefore, the phase locked loop circuit of the tenth embodiment can output an output signal having the same phase as the output signal of another phase locked loop circuit having the same configuration
  • any combination of the embodiments, a modification of an arbitrary component of each embodiment, or an omission of any component in each embodiment is possible within the scope of the invention. .
  • the present invention is suitable for a phase locked loop that outputs a signal having a frequency corresponding to the phase difference between the reference signal and the divided signal.

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

可変分周器（７）から出力された分周信号に同期して、分周比を示す分周比設定信号に負帰還信号が加算されている加算信号に基づいて、可変分周器（７）における出力信号の分周比を制御する分周比制御回路（８）と、信号出力回路（３）の出力信号の位相を示す第１の位相検出信号を算出する第１の位相検出回路（１０）と、分周比制御回路（８）が基準信号に同期して、可変分周器（７）における出力信号の分周比を制御しているとした場合の出力信号の位相を示す第２の位相検出信号を算出する第２の位相検出回路（１３）と、第１の位相検出信号と第２の位相検出信号との差分から負帰還信号を生成し、生成した負帰還信号と分周比設定信号との加算信号を分周比制御回路（８）に出力するシフト回路（１７）とを備えるように、位相同期回路を構成した。

Description

位相同期回路
　この発明は、基準信号と分周信号の位相差に対応する周波数の信号を出力する位相同期回路に関するものである。
　位相同期回路は、基準信号と可変分周器から出力された分周信号の位相差を検出する位相比較器と、位相比較器により検出された位相差と正比例している電流を出力するチャージポンプとを備えている。
　また、位相同期回路は、チャージポンプの出力電流を電圧信号に変換して、電圧信号を電圧制御発振器（以下、「ＶＣＯ」と称する）の周波数制御端子に印加するループフィルタと、電圧信号に対応する周波数の信号を出力するＶＣＯとを備えている。
　さらに、位相同期回路は、ＶＣＯの出力信号を分周し、出力信号の分周信号を位相比較器に出力する可変分周器を備えている。
　位相同期回路では、ΔΣ変調器が、可変分周器の分周比をランダムに変調することで、等価的に小数分周を実現することができる。
　ΔΣ変調器から可変分周器に出力される分周比制御信号のパターンは、ＶＣＯの出力信号の位相と対応しており、分周比制御信号のパターンを制御することができれば、ＶＣＯの出力信号の位相を制御することができる。
　以下の非特許文献１には、実現対象の位相制御量に対応する信号をΔΣ変調器の入力信号に加えることで、分周比制御信号のパターンを制御する方法が開示されている。
中溝　英之，田島　賢一 著「リセット処理不要なフラクショナル-N PLLの出力信号位相差制御回路」電子情報通信学会総合大会，C-2-102，2017年3月
　位相同期回路は、非特許文献１に開示されている方法を用いれば、分周比制御信号のパターンを制御することができる。
　しかし、ΔΣ変調器の入力信号が同じであっても、ΔΣ変調器から出力される分周比制御信号のパターンが同じになるとは限らず、ΔΣ変調器からは、１つの入力信号に対応する複数のパターンのうち、いずれか１つのパターンが出力される。
　ΔΣ変調器から出力される分周比制御信号のパターンが異なれば、ＶＣＯの出力信号の位相は異なる。
　したがって、同じ構成の位相同期回路を複数台実装する通信装置などでは、同じ入力信号が複数の位相同期回路におけるそれぞれのΔΣ変調器に与えられても、複数の位相同期回路の出力信号の位相が異なることがある。複数の位相同期回路の出力信号の位相が異なることは、誤動作の要因になることがあるという課題があった。
　この発明は上記のような課題を解決するためになされたもので、同一構成の他の位相同期回路の出力信号の位相と同じ位相の出力信号を出力することができる位相同期回路を得ることを目的とする。
　この発明に係る位相同期回路は、基準信号と分周信号の位相差を検出する位相比較器と、位相比較器により検出された位相差に対応する周波数の信号を出力する信号出力回路と、信号出力回路の出力信号を分周し、出力信号の分周信号を位相比較器に出力する可変分周器と、可変分周器から出力された分周信号に同期して、分周比を示す分周比設定信号に負帰還信号が加算されている加算信号に基づいて、可変分周器における出力信号の分周比を制御する分周比制御回路と、信号出力回路の出力信号の位相を示す第１の位相検出信号を算出する第１の位相検出回路と、分周比制御回路が基準信号に同期して、可変分周器における出力信号の分周比を制御しているとした場合の出力信号の位相を示す第２の位相検出信号を算出する第２の位相検出回路と、第１の位相検出信号と第２の位相検出信号との差分から負帰還信号を生成し、生成した負帰還信号と分周比設定信号との加算信号を分周比制御回路に出力するシフト回路とを備えるようにしたものである。
　この発明によれば、可変分周器から出力された分周信号に同期して、分周比を示す分周比設定信号に負帰還信号が加算されている加算信号に基づいて、可変分周器における出力信号の分周比を制御する分周比制御回路と、信号出力回路の出力信号の位相を示す第１の位相検出信号を算出する第１の位相検出回路と、分周比制御回路が基準信号に同期して、可変分周器における出力信号の分周比を制御しているとした場合の出力信号の位相を示す第２の位相検出信号を算出する第２の位相検出回路と、第１の位相検出信号と第２の位相検出信号との差分から負帰還信号を生成し、生成した負帰還信号と分周比設定信号との加算信号を分周比制御回路に出力するシフト回路とを備えるように、位相同期回路を構成した。したがって、この発明に係る位相同期回路は、同一構成の他の位相同期回路の出力信号の位相と同じ位相の出力信号を出力することができる。
実施の形態１による位相同期回路を示す構成図である。 第１のΔΣ変調器９におけるΔΣ変調の量子化誤差と位相比較器２により検出された位相差Δθの瞬時値とが対応しており、出力信号ＯＵＴの位相と第１の位相検出信号Ｅ１が示す位相とが対応している旨を示す説明図である。 負帰還信号生成回路１８による負帰還信号ＣＡＬの生成例を示す説明図である。 実施の形態２による位相同期回路を示す構成図である。 実施の形態２による位相同期回路の第１の一次ΔΣ変調器２３を示す構成図である。 第１の一次ΔΣ変調器２３におけるΔΣ変調の誤差出力Ｅ（＝Ｅ１）及びキャリー出力Ｃ（＝Ｃ１）と、第２の一次ΔΣ変調器２７におけるΔΣ変調の誤差出力Ｅ（＝Ｅ２）及びキャリー出力Ｃ（＝Ｃ２）との一例を示す説明図である。 実施の形態３による位相同期回路を示す構成図である。 実施の形態４による位相同期回路を示す構成図である。 実施の形態５による位相同期回路を示す構成図である。 実施の形態６による位相同期回路を示す構成図である。 基準信号ＲＥＦ、出力信号ＯＵＴ、第１の分周器５２から出力された分周信号（ＲＥＦ÷９）及び第２の分周器５４から出力された分周信号（ＲＥＦ÷４）におけるそれぞれの波形を示す説明図である。 実施の形態７による位相同期回路を示す構成図である。 実施の形態８による位相同期回路を示す構成図である。 実施の形態９による位相同期回路を示す構成図である。 実施の形態１０による位相同期回路を示す構成図である。
　以下、この発明をより詳細に説明するために、この発明を実施するための形態について、添付の図面に従って説明する。
実施の形態１．
　図１は、実施の形態１による位相同期回路を示す構成図である。
　図１において、信号源１は、基準信号ＲＥＦを位相比較器２及び第２のΔΣ変調器１４のそれぞれに出力する。
　位相比較器２は、信号源１から出力された基準信号ＲＥＦと可変分周器７から出力された分周信号ＦＢの位相差Δθを検出し、位相差Δθを示す誤差信号をチャージポンプ４に出力する。
　信号出力回路３は、チャージポンプ４、ループフィルタ５及び電圧制御発振器（ＶＣＯ：Ｖｏｌｔａｇｅ　Ｃｏｎｔｒｏｌｌｅｄ　Ｏｓｃｉｌｌａｔｏｒ）６を備えている。
　信号出力回路３は、位相比較器２から出力された誤差信号に対応する周波数の信号（以下、「出力信号ＯＵＴ」と称する）を外部及び可変分周器７のそれぞれに出力する。
　チャージポンプ４は、位相比較器２から出力された誤差信号に正比例する電流をループフィルタ５に出力する。
　ループフィルタ５は、ローパスフィルタなどで実現される。
　ループフィルタ５は、チャージポンプ４の出力電流を直流電圧に変換し、直流電圧をＶＣＯ６の周波数制御端子に印加する。
　ＶＣＯ６は、周波数制御端子に印加された直流電圧に対応する周波数の出力信号ＯＵＴを外部及び可変分周器７のそれぞれに出力する。
　可変分周器７は、第１のΔΣ変調器９から出力される分周比制御信号Ｎ＿ＣＴＲＬによって分周比が設定される。
　可変分周器７は、分周比制御信号Ｎ＿ＣＴＲＬによって設定された分周比で、ＶＣＯ６の出力信号ＯＵＴを分周し、出力信号ＯＵＴの分周信号ＦＢを位相比較器２及び第１のΔΣ変調器９のそれぞれに出力する。
　分周比制御回路８は、第１のΔΣ変調器９を備えている。
　分周比制御回路８は、可変分周器７から出力された分周信号ＦＢに同期して、加算器１９から出力された加算信号に基づいて、可変分周器７における出力信号ＯＵＴの分周比を制御する。
　第１のΔΣ変調器９は、可変分周器７から出力された分周信号ＦＢに同期して、加算器１９から出力された加算信号のΔΣ変調を行うことで、可変分周器７における出力信号ＯＵＴの分周比を制御する第１のパルス列を生成する。
　第１のΔΣ変調器９は、分周比制御信号Ｎ＿ＣＴＲＬとして、第１のパルス列を可変分周器７及び第１の減算器１１のそれぞれに出力する。
　なお、第１のΔΣ変調器９により生成される第１のパルス列は、“１”又は“０”の信号レベルを有するパルスが並んでいる系列のほか、多ビットのデジタル信号の系列も含む概念である。
　第１の位相検出回路１０は、第１の減算器１１及び第１の積分器１２を備えている。
　第１の位相検出回路１０は、ＶＣＯ６の出力信号ＯＵＴの位相を示す第１の位相検出信号Ｅ１を算出し、第１の位相検出信号Ｅ１を負帰還信号生成回路１８に出力する。
　第１の減算器１１は、第１のΔΣ変調器９より出力された第１のパルス列から、加算器１９より出力された加算信号を減算し、減算の結果を示す減算信号を第１の積分器１２に出力する。
　第１の積分器１２は、第１の減算器１１から出力された減算信号を積分することで、第１の位相検出信号Ｅ１を算出し、第１の位相検出信号Ｅ１を負帰還信号生成回路１８に出力する。
　第２の位相検出回路１３は、第２のΔΣ変調器１４、第２の減算器１５及び第２の積分器１６を備えている。
　第２の位相検出回路１３は、第１のΔΣ変調器９が基準信号ＲＥＦに同期して、可変分周器７における出力信号ＯＵＴの分周比を制御しているとした場合の出力信号ＯＵＴの位相を示す第２の位相検出信号Ｅ２を算出する。
　第２の位相検出回路１３は、第２の位相検出信号Ｅ２を負帰還信号生成回路１８に出力する。
　第２のΔΣ変調器１４は、信号源１から出力された基準信号ＲＥＦに同期して、分周比を示す分周比設定信号Ｎ＿ｆｒａｃのΔΣ変調を行うことで、第２のパルス列を生成し、第２のパルス列を第２の減算器１５に出力する。
　なお、第２のΔΣ変調器１４により生成される第２のパルス列は、“１”又は“０”の信号レベルを有するパルスが並んでいる系列のほか、多ビットのデジタル信号の系列も含む概念である。
　第２の減算器１５は、第２のΔΣ変調器１４より出力された第２のパルス列から分周比設定信号Ｎ＿ｆｒａｃを減算し、減算の結果を示す減算信号を第２の積分器１６に出力する。
　第２の積分器１６は、第２の減算器１５から出力された減算信号を積分することで、第２の位相検出信号Ｅ２を算出し、第２の位相検出信号Ｅ２を負帰還信号生成回路１８に出力する。
　シフト回路１７は、負帰還信号生成回路１８及び加算器１９を備えている。
　シフト回路１７は、第１の積分器１２から出力された第１の位相検出信号Ｅ１と第２の積分器１６から出力された第２の位相検出信号Ｅ２との差分から負帰還信号ＣＡＬを生成する。
　シフト回路１７は、生成した負帰還信号ＣＡＬと分周比設定信号Ｎ＿ｆｒａｃとの加算信号を第１のΔΣ変調器９及び第１の減算器１１のそれぞれに出力する。
　負帰還信号生成回路１８は、第１の積分器１２から出力された第１の位相検出信号Ｅ１と第２の積分器１６から出力された第２の位相検出信号Ｅ２との差分から負帰還信号ＣＡＬを生成し、負帰還信号ＣＡＬを加算器１９に出力する。
　加算器１９は、分周比設定信号Ｎ＿ｆｒａｃと負帰還信号生成回路１８から出力された負帰還信号ＣＡＬとを加算し、分周比設定信号Ｎ＿ｆｒａｃと負帰還信号ＣＡＬとの加算信号を第１のΔΣ変調器９及び第１の減算器１１のそれぞれに出力する。
　次に、図１に示す位相同期回路の動作について説明する。
　信号源１は、基準信号ＲＥＦを位相比較器２及び第２のΔΣ変調器１４のそれぞれに出力する。
　位相比較器２は、信号源１から基準信号ＲＥＦを受け、可変分周器７から分周信号ＦＢを受けると、基準信号ＲＥＦと分周信号ＦＢの位相差Δθを検出し、位相差Δθを示す誤差信号をチャージポンプ４に出力する。
　チャージポンプ４は、位相比較器２から誤差信号を受けると、誤差信号に正比例する電流をループフィルタ５に出力する。
　ループフィルタ５は、チャージポンプ４の出力電流を直流電圧に変換し、直流電圧をＶＣＯ６の周波数制御端子に印加する。
　ＶＣＯ６は、ループフィルタ５によって直流電圧が周波数制御端子に印加されると、直流電圧に対応する周波数の出力信号ＯＵＴを外部及び可変分周器７のそれぞれに出力する。
　可変分周器７は、第１のΔΣ変調器９から出力される分周比制御信号Ｎ＿ＣＴＲＬによって分周比が設定される。
　可変分周器７は、分周比制御信号Ｎ＿ＣＴＲＬによって設定された分周比で、ＶＣＯ６の出力信号ＯＵＴを分周し、出力信号ＯＵＴの分周信号ＦＢを位相比較器２及び第１のΔΣ変調器９のそれぞれに出力する。
　加算器１９は、分周比設定信号Ｎ＿ｆｒａｃと負帰還信号生成回路１８から出力された負帰還信号ＣＡＬとを加算する。分周比設定信号Ｎ＿ｆｒａｃは、外部から与えられる固定の分周比を示す信号である。
　加算器１９は、分周比設定信号Ｎ＿ｆｒａｃと負帰還信号ＣＡＬとの加算信号を第１のΔΣ変調器９及び第１の減算器１１のそれぞれに出力する。
　第１のΔΣ変調器９は、可変分周器７から出力された分周信号ＦＢに同期して、加算器１９から出力された加算信号のΔΣ変調を行うことで、可変分周器７における出力信号ＯＵＴの分周比を制御する第１のパルス列を生成する。
　第１のΔΣ変調器９は、分周比制御信号Ｎ＿ＣＴＲＬとして、第１のパルス列を可変分周器７及び第１の減算器１１のそれぞれに出力する。
　第１の減算器１１は、第１のΔΣ変調器９より出力された第１のパルス列から、加算器１９より出力された加算信号を減算し、減算の結果を示す減算信号を第１の積分器１２に出力する。
　第１の積分器１２は、第１の減算器１１から出力された減算信号を積分することで、第１の位相検出信号Ｅ１を算出し、第１の位相検出信号Ｅ１を負帰還信号生成回路１８に出力する。
　ここで、第１の減算器１１から出力された減算信号は、第１のΔΣ変調器９におけるΔΣ変調の量子化誤差と対応している。また、ΔΣ変調の量子化誤差は、図２に示すように、位相比較器２から出力された誤差信号が示す位相差Δθの瞬時値と対応している。
　図２は、第１のΔΣ変調器９におけるΔΣ変調の量子化誤差と位相比較器２により検出された位相差Δθの瞬時値とが対応しており、出力信号ＯＵＴの位相と第１の位相検出信号Ｅ１が示す位相とが対応している旨を示す説明図である。
　信号出力回路３では、ループフィルタ５が、位相比較器２により検出された位相差Δθの瞬時値を平滑化することで、ＶＣＯ６の出力信号ＯＵＴの位相を生成している。したがって、第１の積分器１２が、量子化誤差に対応する減算信号を積分することで、出力信号ＯＵＴの位相を示す第１の位相検出信号Ｅ１を算出することができる。
　第２のΔΣ変調器１４は、信号源１から出力された基準信号ＲＥＦに同期して、分周比設定信号Ｎ＿ｆｒａｃのΔΣ変調を行うことで、第２のパルス列を生成し、第２のパルス列を第２の減算器１５に出力する。
　第２の減算器１５は、第２のΔΣ変調器１４より出力された第２のパルス列から分周比設定信号Ｎ＿ｆｒａｃを減算し、減算の結果を示す減算信号を第２の積分器１６に出力する。
　第２の積分器１６は、第２の減算器１５から出力された減算信号を積分することで、第２の位相検出信号Ｅ２を算出し、第２の位相検出信号Ｅ２を負帰還信号生成回路１８に出力する。
　ここで、第２の減算器１５から出力された減算信号は、第２のΔΣ変調器１４におけるΔΣ変調の量子化誤差と対応している。第２のΔΣ変調器１４は、基準信号ＲＥＦに同期して、分周比設定信号Ｎ＿ｆｒａｃのΔΣ変調を行っている。
　また、第２のΔΣ変調器１４、第２の減算器１５及び第２の積分器１６を含む回路構成は、第１のΔΣ変調器９、第１の減算器１１及び第１の積分器１２を含む回路構成と対応している。
　したがって、第２の積分器１６によって算出される第２の位相検出信号Ｅ２は、第１のΔΣ変調器９が基準信号ＲＥＦに同期して、可変分周器７における出力信号ＯＵＴの分周比を制御しているとした場合の出力信号ＯＵＴの位相を示している。
　負帰還信号生成回路１８は、第１の積分器１２から出力された第１の位相検出信号Ｅ１と第２の積分器１６から出力された第２の位相検出信号Ｅ２との差分（Ｅ２－Ｅ１）から負帰還信号ＣＡＬを生成する。
　即ち、負帰還信号生成回路１８は、第１の位相検出信号Ｅ１と第２の位相検出信号Ｅ２とを比較し、Ｅ１＝Ｅ２となるような負帰還信号ＣＡＬを生成し、負帰還信号ＣＡＬを加算器１９に出力する。
　図３は、負帰還信号生成回路１８による負帰還信号ＣＡＬの生成例を示す説明図である。
　図３では、第１のΔΣ変調器９及び第２のΔΣ変調器１４のそれぞれが一次ΔΣ変調器であり、第１の位相検出信号Ｅ１が第２の位相検出信号Ｅ２よりも２クロック分だけ遅れているものとしている。
　図３の例では、負帰還信号生成回路１８が、１クロックのサイクル区間だけ、負帰還信号ＣＡＬを－２Ｎ＿ｆｒａｃとし、他の全てのサイクル区間の負帰還信号ＣＡＬを０としている。
　負帰還信号生成回路１８が、負帰還信号ＣＡＬを－２Ｎ＿ｆｒａｃとすることで、加算器１９から第１のΔΣ変調器９に出力される加算信号が、ＣＡＬ＋Ｎ＿ｆｒａｃ＝－Ｎ＿ｆｒａｃとなり、第１の位相検出信号Ｅ１が変化する。第１の位相検出信号Ｅ１が変化することで、Ｅ１＝Ｅ２となる。
　よって、図１に示す位相同期回路では、Ｅ１＝Ｅ２となるので、例えば、通信装置に対して、図１に示す位相同期回路が複数台実装される場合において、複数の位相同期回路の出力信号ＯＵＴの位相を揃えることができる。
　以上の実施の形態１は、可変分周器７から出力された分周信号に同期して、分周比を示す分周比設定信号に負帰還信号が加算されている加算信号に基づいて、可変分周器７における出力信号の分周比を制御する分周比制御回路８と、信号出力回路３の出力信号の位相を示す第１の位相検出信号を算出する第１の位相検出回路１０と、分周比制御回路８が基準信号に同期して、可変分周器７における出力信号の分周比を制御しているとした場合の出力信号の位相を示す第２の位相検出信号を算出する第２の位相検出回路１３と、第１の位相検出信号と第２の位相検出信号との差分から負帰還信号を生成し、生成した負帰還信号と分周比設定信号との加算信号を分周比制御回路８に出力するシフト回路１７とを備えるように、位相同期回路を構成した。したがって、実施の形態１の位相同期回路は、同一構成の他の位相同期回路の出力信号の位相と同じ位相の出力信号を出力することができる。
実施の形態２．
　実施の形態２では、第１の一次ΔΣ変調器２３が分周比制御回路２１に含まれており、かつ、第１の一次ΔΣ変調器２３が第１の位相検出回路２２に含まれている位相同期回路について説明する。
　図４は、実施の形態２による位相同期回路を示す構成図である。図４において、図１と同一符号は同一又は相当部分を示すので説明を省略する。
　分周比制御回路２１は、第１の一次ΔΣ変調器２３、第３のΔΣ変調器２４及び結合器２５を備えるＭＡＳＨ型のΔΣ変調器である。
　分周比制御回路２１は、図１に示す分周比制御回路と同様に、加算器１９から出力された加算信号に基づいて、可変分周器７から出力された分周信号ＦＢに同期して、可変分周器７における出力信号ＯＵＴの分周比を制御する。
　第１の位相検出回路２２は、第１の一次ΔΣ変調器２３を備えている。
　第１の位相検出回路２２は、図１に示す第１の位相検出回路１０と同様に、ＶＣＯ６の出力信号ＯＵＴの位相を示す第１の位相検出信号Ｅ１を算出する。
　第１の一次ΔΣ変調器２３は、可変分周器７から出力された分周信号ＦＢに同期して、加算器１９から出力された加算信号のΔΣ変調を行う。
　第１の一次ΔΣ変調器２３は、第１の位相検出信号Ｅ１として、ΔΣ変調の誤差出力Ｅを第３のΔΣ変調器２４及び負帰還信号生成回路２９のそれぞれに出力し、ΔΣ変調のキャリー出力Ｃを結合器２５に出力する。
　第３のΔΣ変調器２４は、可変分周器７から出力された分周信号ＦＢに同期して、第１の一次ΔΣ変調器２３の誤差出力ＥをΔΣ変調し、ΔΣ変調のキャリー出力Ｃを結合器２５に出力する。
　結合器２５は、遅延器及び加減算器などによって実現される。
　結合器２５は、第１の一次ΔΣ変調器２３におけるΔΣ変調のキャリー出力Ｃと第３のΔΣ変調器２４におけるΔΣ変調のキャリー出力Ｃとに基づいて可変分周器７における出力信号ＯＵＴの分周比を制御する。
　即ち、結合器２５は、第１の一次ΔΣ変調器２３におけるΔΣ変調のキャリー出力Ｃと第３のΔΣ変調器２４におけるΔΣ変調のキャリー出力Ｃとを結合することで、分周比制御信号Ｎ＿ＣＴＲＬを求め、分周比制御信号Ｎ＿ＣＴＲＬを可変分周器７に出力する。
　第２の位相検出回路２６は、第２の一次ΔΣ変調器２７を備えている。
　第２の位相検出回路２６は、分周比制御回路２１が基準信号ＲＥＦに同期して、可変分周器７における出力信号ＯＵＴの分周比を制御しているとした場合の出力信号ＯＵＴの位相を示す第２の位相検出信号Ｅ２を算出する。
　第２の一次ΔΣ変調器２７は、基準信号ＲＥＦに同期して、分周比設定信号Ｎ＿ｆｒａｃのΔΣ変調を行う。
　第２の一次ΔΣ変調器２７は、第２の位相検出信号Ｅ２として、ΔΣ変調の誤差出力Ｅを負帰還信号生成回路２９に出力する。
　シフト回路２８は、負帰還信号生成回路２９及び加算器１９を備えている。
　シフト回路２８は、図１に示すシフト回路１７と同様に、負帰還信号ＣＡＬを生成し、負帰還信号ＣＡＬと分周比設定信号Ｎ＿ｆｒａｃとの加算信号を第１の一次ΔΣ変調器２３に出力する。
　負帰還信号生成回路２９は、第１の位相検出信号Ｅ１として、第１の一次ΔΣ変調器２３におけるΔΣ変調の誤差出力Ｅを入力し、第２の位相検出信号Ｅ２として、第２の一次ΔΣ変調器２７におけるΔΣ変調の誤差出力Ｅを入力する。
　負帰還信号生成回路２９は、第１の一次ΔΣ変調器２３におけるΔΣ変調の誤差出力Ｅと第２の一次ΔΣ変調器２７におけるΔΣ変調の誤差出力Ｅとの差分から負帰還信号ＣＡＬを生成し、負帰還信号ＣＡＬを加算器１９に出力する。
　図５は、実施の形態２による位相同期回路の第１の一次ΔΣ変調器２３を示す構成図である。
　図５において、減算器３１は、加算器１９より出力された加算信号から、加算器３４から出力された加算信号を減算し、減算の結果を示す減算信号を加算器３２に出力する。
　加算器３２は、減算器３１から出力された減算信号とフリップフロップ３３の出力信号との加算信号をフリップフロップ３３に出力する。
　フリップフロップ３３は、可変分周器７から出力された分周信号ＦＢに同期して、加算器３２から出力された加算信号をラッチし、論理結果である出力信号を加算器３２、加算器３４及び減算器３５のそれぞれに出力する。
　加算器３４は、フリップフロップ３３の出力信号と量子化誤差Ｑとの加算信号を減算器３１、減算器３５及び外部のそれぞれに出力する。
　減算器３５は、加算器３４より出力された加算信号から、フリップフロップ３３の出力信号を減算し、減算の結果を示す減算信号を誤差出力Ｅとして外部に出力する。
　なお、加算信号の代わりに、分周比設定信号Ｎ＿ｆｒａｃが入力され、分周信号ＦＢの代わりに、基準信号ＲＥＦが入力されていれば、図５の構成図は、第２の一次ΔΣ変調器２７の構成図となる。
　次に、図４に示す位相同期回路の動作について説明する。
　分周比制御回路２１、第２の位相検出回路２６及びシフト回路２８以外は、図１に示す位相同期回路と同様であるため、ここでは、分周比制御回路２１、第２の位相検出回路２６及びシフト回路２８の動作について説明する。
　第１の一次ΔΣ変調器２３は、可変分周器７から出力された分周信号ＦＢに同期して、加算器１９から出力された加算信号のΔΣ変調を行う。
　第１の一次ΔΣ変調器２３は、図６に示すように、第１の位相検出信号Ｅ１として、ΔΣ変調の誤差出力Ｅを第３のΔΣ変調器２４及び負帰還信号生成回路２９のそれぞれに出力し、ΔΣ変調のキャリー出力Ｃ（＝Ｃ１）を結合器２５に出力する。
　第３のΔΣ変調器２４は、可変分周器７から出力された分周信号ＦＢに同期して、第１の一次ΔΣ変調器２３の誤差出力Ｅ（＝Ｅ１）をΔΣ変調する。
　第３のΔΣ変調器２４は、ΔΣ変調のキャリー出力Ｃ（＝Ｃ３）を結合器２５に出力する。
　第２の一次ΔΣ変調器２７は、基準信号ＲＥＦに同期して、分周比設定信号Ｎ＿ｆｒａｃのΔΣ変調を行う。
　第２の一次ΔΣ変調器２７は、図６に示すように、第２の位相検出信号Ｅ２として、ΔΣ変調の誤差出力Ｅを負帰還信号生成回路２９に出力する。
　図６は、第１の一次ΔΣ変調器２３におけるΔΣ変調の誤差出力Ｅ（＝Ｅ１）及びキャリー出力Ｃ（＝Ｃ１）と、第２の一次ΔΣ変調器２７におけるΔΣ変調の誤差出力Ｅ（＝Ｅ２）及びキャリー出力Ｃ（＝Ｃ２）との一例を示す説明図である。
　結合器２５は、第１の一次ΔΣ変調器２３におけるΔΣ変調のキャリー出力Ｃ（＝Ｃ１）と第３のΔΣ変調器２４におけるΔΣ変調のキャリー出力Ｃ（＝Ｃ３）とに基づいて可変分周器７における出力信号の分周比を制御する。
　即ち、結合器２５は、第１の一次ΔΣ変調器２３におけるΔΣ変調のキャリー出力Ｃ（＝Ｃ１）と第３のΔΣ変調器２４のキャリー出力Ｃ（＝Ｃ３）とを結合することで、分周比制御信号Ｎ＿ＣＴＲＬを求める。
　結合器２５では、分周比制御信号Ｎ＿ＣＴＲＬが所望のノイズシェーピング特性となるように、キャリー出力Ｃ（＝Ｃ１）及びキャリー出力Ｃ（＝Ｃ３）のそれぞれに伝達関数を乗算した上で、キャリー出力Ｃ１とキャリー出力Ｃ３とを結合する。
　結合器２５は、分周比制御信号Ｎ＿ＣＴＲＬを可変分周器７に出力する。
　負帰還信号生成回路２９は、第１の位相検出信号Ｅ１として、第１の一次ΔΣ変調器２３におけるΔΣ変調の誤差出力Ｅを入力し、第２の位相検出信号Ｅ２として、第２の一次ΔΣ変調器２７におけるΔΣ変調の誤差出力Ｅを入力する。
　負帰還信号生成回路２９は、第１の一次ΔΣ変調器２３におけるΔΣ変調の誤差出力Ｅと第２の一次ΔΣ変調器２７におけるΔΣ変調の誤差出力Ｅとの差分から負帰還信号ＣＡＬを生成し、負帰還信号ＣＡＬを加算器１９に出力する。
　加算器１９は、分周比設定信号Ｎ＿ｆｒａｃと負帰還信号生成回路２９から出力された負帰還信号ＣＡＬとを加算する。
　加算器１９は、分周比設定信号Ｎ＿ｆｒａｃと負帰還信号ＣＡＬとの加算信号を第１の一次ΔΣ変調器２３に出力する。
　図４に示す位相同期回路の動作原理は、図１に示す位相同期回路の動作原理と同様であり、第１の位相検出信号Ｅ１は、第２の位相検出信号Ｅ２と等しくなるように負帰還がかかる。
　したがって、図４に示す位相同期回路は、同一構成の他の位相同期回路の出力信号の位相と同じ位相の出力信号を出力することができる。
　また、図４に示す位相同期回路では、第１の減算器１１、第１の積分器１２、第２の減算器１５及び第２の積分器１６が不要であり、図１に示す位相同期回路よりも回路規模を縮小することができる。
実施の形態３．
　実施の形態３では、シフト回路４１が、第２の位相比較器４２、フィルタ４３及び加算器１９を備える位相同期回路について説明する。
　図７は、実施の形態３による位相同期回路を示す構成図である。図７において、図１及び図４と同一符号は同一又は相当部分を示すので説明を省略する。
　シフト回路４１は、図４に示すシフト回路２８と同様に、負帰還信号ＣＡＬを生成し、負帰還信号ＣＡＬと分周比設定信号Ｎ＿ｆｒａｃとの加算信号を第１の一次ΔΣ変調器２３に出力する。
　第２の位相比較器４２は、第１の一次ΔΣ変調器２３におけるΔΣ変調のキャリー出力Ｃと第２の一次ΔΣ変調器２７におけるΔΣ変調のキャリー出力Ｃとの位相差を検出し、位相差をフィルタ４３に出力する。
　フィルタ４３は、第２の位相比較器４２より出力された位相差から負帰還信号ＣＡＬを生成し、負帰還信号ＣＡＬを加算器１９に出力する。
　次に、図７に示す位相同期回路の動作について説明する。
　第２の位相比較器４２及びフィルタ４３以外は、図４に示す位相同期回路と同様であるため、ここでは、第２の位相比較器４２及びフィルタ４３の動作について説明する。
　図４に示す位相同期回路では、負帰還信号生成回路２９が、第１の一次ΔΣ変調器２３におけるΔΣ変調の誤差出力Ｅ（＝Ｅ１）と、第２の一次ΔΣ変調器２７におけるΔΣ変調の誤差出力Ｅ（＝Ｅ２）とを入力している。
　図７に示す位相同期回路では、第２の位相比較器４２が、第１の一次ΔΣ変調器２３におけるΔΣ変調のキャリー出力Ｃ（＝Ｃ１）と、第２の一次ΔΣ変調器２７におけるΔΣ変調のキャリー出力Ｃ（＝Ｃ２）とを入力している。
　第２の位相比較器４２は、負帰還信号生成回路２９と入力信号が相違している。
　第１の一次ΔΣ変調器２３におけるΔΣ変調のキャリー出力Ｃ（＝Ｃ１）は、図６に示すように、第１の一次ΔΣ変調器２３におけるΔΣ変調の誤差出力Ｅ（＝Ｅ１）がオーバーフローするタイミングと対応している。
　第２の一次ΔΣ変調器２７におけるΔΣ変調のキャリー出力Ｃ（＝Ｃ２）は、図６に示すように、第２の一次ΔΣ変調器２７におけるΔΣ変調の誤差出力Ｅ（＝Ｅ２）がオーバーフローするタイミングと対応している。
　第２の位相比較器４２は、第１の一次ΔΣ変調器２３におけるΔΣ変調のキャリー出力Ｃ（＝Ｃ１）と第２の一次ΔΣ変調器２７におけるΔΣ変調のキャリー出力Ｃ（＝Ｃ２）との位相差を検出する。
　キャリー出力Ｃの位相差は、第１の位相検出信号Ｅ１と第２の位相検出信号Ｅ２との差分に相当する。
　フィルタ４３は、第２の位相比較器４２から位相差を受けると、位相差が零になるような負帰還信号ＣＡＬを生成し、負帰還信号ＣＡＬを加算器１９に出力する。
　加算器１９は、分周比設定信号Ｎ＿ｆｒａｃとフィルタ４３から出力された負帰還信号ＣＡＬとを加算する。
　加算器１９は、分周比設定信号Ｎ＿ｆｒａｃと負帰還信号ＣＡＬとの加算信号を第１の一次ΔΣ変調器２３に出力する。
　図７に示す位相同期回路の動作原理は、図１及び図４に示す位相同期回路の動作原理と同様である。第１の一次ΔΣ変調器２３におけるΔΣ変調のキャリー出力Ｃ（＝Ｃ１）は、第２の一次ΔΣ変調器２７におけるΔΣ変調のキャリー出力Ｃ（＝Ｃ２）と等しくなるように負帰還がかかる。
　したがって、図７に示す位相同期回路は、同一構成の他の位相同期回路の出力信号の位相と同じ位相の出力信号を出力することができる。
　負帰還は、図６に示すように、不連続に行う方法と、時定数でなまらせて連続的に行う方法とがある。
　１クロックのサイクル内で負帰還を行う場合、フィルタ４３は、図６に示すように、負帰還信号ＣＡＬとして、パルス状の信号を生成する。
　負帰還を連続的に行う場合、フィルタ４３は、ローパスフィルタとして動作し、ローパスフィルタの時定数に応じてゆっくりと負帰還をかけるようにする。
実施の形態４．
　実施の形態４では、分周比制御回路８が第１のΔΣ変調器９、第１の位相検出回路２２が第１の一次ΔΣ変調器２３、第２の位相検出回路２６が第２の一次ΔΣ変調器２７であり、シフト回路２８が負帰還信号生成回路２９を備える位相同期回路について説明する。
　図８は、実施の形態４による位相同期回路を示す構成図である。図８において、図１及び図４と同一符号は同一又は相当部分を示している。
　図８に示す位相同期回路の動作原理は、図１及び図４に示す位相同期回路の動作原理と同様であり、第１の位相検出信号Ｅ１は、第２の位相検出信号Ｅ２と等しくなるように負帰還がかかる。
　したがって、図８に示す位相同期回路は、同一構成の他の位相同期回路の出力信号の位相と同じ位相の出力信号を出力することができる。
　また、図８に示す位相同期回路では、第１の減算器１１、第１の積分器１２、第２の減算器１５及び第２の積分器１６が不要であり、図１に示す位相同期回路よりも回路規模を縮小することができる。
実施の形態５．
　実施の形態５では、分周比制御回路８が第１のΔΣ変調器９、第１の位相検出回路２２が第１の一次ΔΣ変調器２３、第２の位相検出回路２６が第２の一次ΔΣ変調器２７であり、シフト回路２８が第２の位相比較器４２及びフィルタ４３を備える位相同期回路について説明する。
　図９は、実施の形態５による位相同期回路を示す構成図である。図９において、図１及び図７と同一符号は同一又は相当部分を示している。
　図９に示す位相同期回路の動作原理は、図７に示す位相同期回路の動作原理と同様である。第１の一次ΔΣ変調器２３におけるΔΣ変調のキャリー出力Ｃ（＝Ｃ１）は、第２の一次ΔΣ変調器２７におけるΔΣ変調のキャリー出力Ｃ（＝Ｃ２）と等しくなるように負帰還がかかる。
　したがって、図９に示す位相同期回路は、同一構成の他の位相同期回路の出力信号の位相と同じ位相の出力信号を出力することができる。
　また、図９に示す位相同期回路では、第１の減算器１１、第１の積分器１２、第２の減算器１５及び第２の積分器１６が不要であり、図１に示す位相同期回路よりも回路規模を縮小することができる。
実施の形態６．
　実施の形態６では、第１の位相検出回路５１が第１の分周器５２であり、第２の位相検出回路５３が第２の分周器５４である位相同期回路について説明する。
　図１０は、実施の形態６による位相同期回路を示す構成図である。図１０において、図１と同一符号は同一又は相当部分を示すので説明を省略する。
　第１の位相検出回路５１は、第１の分周器５２を備えている。
　第１の位相検出回路５１は、図１に示す第１の位相検出回路１０と同様に、ＶＣＯ６の出力信号ＯＵＴの位相を示す第１の位相検出信号Ｅ１を算出する。
　第１の分周器５２は、ＶＣＯ６の出力信号ＯＵＴをＭ（Ｍは整数）分周し、出力信号ＯＵＴの分周信号を第１の位相検出信号Ｅ１として第２の位相比較器５６に出力する。
　第２の位相検出回路５３は、第２の分周器５４を備えている。
　第２の位相検出回路５３は、図１に示す第２の位相検出回路１３と同様に、分周比制御回路８が基準信号ＲＥＦに同期して、可変分周器７における出力信号ＯＵＴの分周比を制御しているとした場合の出力信号ＯＵＴの位相を示す第２の位相検出信号Ｅ２を算出する。
　第２の分周器５４は、基準信号ＲＥＦをＬ（Ｌは整数）分周し、基準信号ＲＥＦの分周信号を第２の位相検出信号Ｅ２として第２の位相比較器５６に出力する。
　シフト回路５５は、第２の位相比較器５６、フィルタ５７及び加算器１９を備えている。
　シフト回路５５は、図１に示すシフト回路１７と同様に、負帰還信号ＣＡＬを生成し、負帰還信号ＣＡＬと分周比設定信号Ｎ＿ｆｒａｃとの加算信号を算出する。
　第２の位相比較器５６は、第１の分周器５２から出力された分周信号と第２の分周器５４から出力された分周信号との位相差を検出し、位相差をフィルタ５７に出力する。
　フィルタ５７は、第２の位相比較器５６より出力された位相差から負帰還信号ＣＡＬを生成し、負帰還信号ＣＡＬを加算器１９に出力する。
　次に、図１０に示す位相同期回路の動作について説明する。
　第１の位相検出回路５１、第２の位相検出回路５３及びシフト回路５５以外は、図１に示す位相同期回路と同様であるため、ここでは、第１の位相検出回路５１、第２の位相検出回路５３及びシフト回路５５の動作について説明する。
　まず、第１の分周器５２における出力信号ＯＵＴの分周比Ｍ及び第２の分周器５４における基準信号ＲＥＦの分周比Ｌは、Ｍ／Ｌが可変分周器７における出力信号ＯＵＴの平均の分周比（＝位相同期回路の逓倍比）と一致するように選択される。
　ここでは、説明の便宜上、第１の分周器５２における出力信号ＯＵＴの分周比Ｍが９、第２の分周器５４における基準信号ＲＥＦの分周比Ｌが４であり、可変分周器７における出力信号ＯＵＴの平均の分周比がＭ／Ｌ＝２．２５であるとして説明する。
　図１１は、基準信号ＲＥＦ、出力信号ＯＵＴ、第１の分周器５２から出力された分周信号（ＲＥＦ÷９）及び第２の分周器５４から出力された分周信号（ＲＥＦ÷４）におけるそれぞれの波形を示す説明図である。
　第１の分周器５２及び第２の分周器５４は、分周比が固定の分周器である。
　分周比が固定の分周器は、可変分周器７と異なり、位相状態として、１つの状態のみが存在する。
　したがって、第１の分周器５２から出力される分周信号の位相は、常に出力信号ＯＵＴの位相と対応し、第２の分周器５４から出力される分周信号の位相は、常に基準信号ＲＥＦの位相と対応している。
　第２の位相比較器５６は、第１の分周器５２から出力された分周信号と第２の分周器５４から出力された分周信号との位相差を検出し、位相差をフィルタ５７に出力する。
　フィルタ５７は、第２の位相比較器５６から位相差を受けると、位相差が零になるような負帰還信号ＣＡＬを生成し、負帰還信号ＣＡＬを加算器１９に出力する。
　加算器１９は、分周比設定信号Ｎ＿ｆｒａｃとフィルタ５７から出力された負帰還信号ＣＡＬとを加算する。
　加算器１９は、分周比設定信号Ｎ＿ｆｒａｃと負帰還信号ＣＡＬとの加算信号を第１のΔΣ変調器９に出力する。
　図１０に示す位相同期回路の動作原理は、図１に示す位相同期回路の動作原理と同様であり、第１の位相検出信号Ｅ１は、第２の位相検出信号Ｅ２と等しくなるように負帰還がかかる。
　したがって、図１０に示す位相同期回路は、同一構成の他の位相同期回路の出力信号の位相と同じ位相の出力信号を出力することができる。
　また、図１０に示す位相同期回路では、第１の減算器１１、第１の積分器１２、第２の減算器１５及び第２の積分器１６が不要であり、図１に示す位相同期回路よりも回路規模を縮小することができる。
実施の形態７．
　実施の形態７では、第１の位相検出回路５８が第１の分周器５２及び第１のカウンタ５９を備え、第２の位相検出回路６０が第２の分周器５４及び第２のカウンタ６１を備える位相同期回路について説明する。
　図１２は、実施の形態７による位相同期回路を示す構成図である。図１２において、図１及び図１０と同一符号は同一又は相当部分を示すので説明を省略する。
　第１の位相検出回路５８は、第１の分周器５２及び第１のカウンタ５９を備えている。
　第１の位相検出回路５８は、図１に示す第１の位相検出回路１０と同様に、ＶＣＯ６の出力信号ＯＵＴの位相を示す第１の位相検出信号Ｅ１を算出する。
　第１のカウンタ５９は、第１の分周器５２から出力された分周信号のパルス数をカウントし、当該分周信号のパルス数を第１の位相検出信号Ｅ１として負帰還信号生成回路６３に出力する。
　第２の位相検出回路６０は、第２の分周器５４及び第２のカウンタ６１を備えている。
　第２の位相検出回路６０は、図１に示す第２の位相検出回路１３と同様に、出力信号ＯＵＴの位相を示す第２の位相検出信号Ｅ２を算出する。
　第２のカウンタ６１は、第２の分周器５４から出力された分周信号のパルス数をカウントし、当該分周信号のパルス数を第２の位相検出信号Ｅ２として負帰還信号生成回路６３に出力する。
　シフト回路６２は、負帰還信号生成回路６３及び加算器１９を備えている。
　シフト回路６２は、図１に示すシフト回路１７と同様に、負帰還信号ＣＡＬを生成し、負帰還信号ＣＡＬと分周比設定信号Ｎ＿ｆｒａｃとの加算信号を算出する。
　負帰還信号生成回路６３は、第１のカウンタ５９から出力されたパルス数と第２のカウンタ６１から出力されたパルス数との差分から負帰還信号ＣＡＬを生成し、負帰還信号ＣＡＬを加算器１９に出力する。
　次に、図１２に示す位相同期回路の動作について説明する。
　第１の位相検出回路５８、第２の位相検出回路６０及びシフト回路６２以外は、図１に示す位相同期回路と同様であるため、ここでは、第１の位相検出回路５８、第２の位相検出回路６０及びシフト回路６２の動作について説明する。
　第１の分周器５２は、ＶＣＯ６の出力信号ＯＵＴを受けると、出力信号ＯＵＴをＭ分周し、出力信号ＯＵＴの分周信号を第１のカウンタ５９に出力する。
　第１のカウンタ５９は、第１の分周器５２から出力された分周信号のパルス数をカウントし、当該分周信号のパルス数を第１の位相検出信号Ｅ１として負帰還信号生成回路６３に出力する。
　第２の分周器５４は、基準信号ＲＥＦを受けると、基準信号ＲＥＦをＬ分周し、基準信号ＲＥＦの分周信号を第２のカウンタ６１に出力する。
　第２のカウンタ６１は、第２の分周器５４から出力された分周信号のパルス数をカウントし、当該分周信号のパルス数を第２の位相検出信号Ｅ２として負帰還信号生成回路６３に出力する。
　負帰還信号生成回路６３は、第１のカウンタ５９から出力されたパルス数と第２のカウンタ６１から出力されたパルス数との差分を算出する。
　パルス数の差分は、第１の位相検出信号Ｅ１と第２の位相検出信号Ｅ２との差分に相当する。
　負帰還信号生成回路６３は、パルス数の差分から負帰還信号ＣＡＬを生成し、負帰還信号ＣＡＬを加算器１９に出力する。
　加算器１９は、分周比設定信号Ｎ＿ｆｒａｃと負帰還信号生成回路６３から出力された負帰還信号ＣＡＬとを加算する。
　加算器１９は、分周比設定信号Ｎ＿ｆｒａｃと負帰還信号ＣＡＬとの加算信号を第１のΔΣ変調器９に出力する。
　図１２に示す位相同期回路の動作原理は、図１及び図１０に示す位相同期回路の動作原理と同様であり、第１の位相検出信号Ｅ１は、第２の位相検出信号Ｅ２と等しくなるように負帰還がかかる。
　したがって、図１２に示す位相同期回路は、同一構成の他の位相同期回路の出力信号の位相と同じ位相の出力信号を出力することができる。
　負帰還信号生成回路６３は、デジタル信号処理で差分を検出するため、アナログ信号処理で差分を検出する図１に示す負帰還信号生成回路１８よりも、ノイズ耐性が高くなる。
実施の形態８．
　実施の形態８では、第１の位相検出回路６４が第１のカウンタ６５を備え、第２の位相検出回路６６が第２のカウンタ６７を備える位相同期回路について説明する。
　図１３は、実施の形態８による位相同期回路を示す構成図である。図１３において、図１及び図１２と同一符号は同一又は相当部分を示すので説明を省略する。
　第１の位相検出回路６４は、第１のカウンタ６５を備えている。
　第１の位相検出回路６４は、図１に示す第１の位相検出回路１０と同様に、ＶＣＯ６の出力信号ＯＵＴの位相を示す第１の位相検出信号Ｅ１を算出する。
　第１のカウンタ６５は、ＶＣＯ６の出力信号ＯＵＴのパルス数をカウントする。
　第１のカウンタ６５は、出力信号ＯＵＴのパルス数に可変分周器７における出力信号ＯＵＴの平均の分周比の逆数を乗算し、分周比の逆数乗算後のパルス数を第１の位相検出信号Ｅ１として負帰還信号生成回路６３に出力する。
　第２の位相検出回路６６は、第２のカウンタ６７を備えている。
　第２の位相検出回路６６は、図１に示す第２の位相検出回路１３と同様に、出力信号ＯＵＴの位相を示す第２の位相検出信号Ｅ２を算出する。
　第２のカウンタ６７は、基準信号ＲＥＦのパルス数をカウントし、基準信号ＲＥＦのパルス数を第２の位相検出信号Ｅ２として負帰還信号生成回路６３に出力する。
　次に、図１３に示す位相同期回路の動作について説明する。
　第１の位相検出回路６４及び第２の位相検出回路６６以外は、図１２に示す位相同期回路と同様であるため、ここでは、主に第１の位相検出回路６４及び第２の位相検出回路６６の動作について説明する。
　第１のカウンタ６５は、ＶＣＯ６の出力信号ＯＵＴを受けると、出力信号ＯＵＴのパルス数をカウントする。
　第１のカウンタ６５は、出力信号ＯＵＴのパルス数に可変分周器７における出力信号ＯＵＴの平均の分周比の逆数を乗算し、分周比の逆数乗算後のパルス数を第１の位相検出信号Ｅ１として負帰還信号生成回路６３に出力する。
　第２のカウンタ６７は、基準信号ＲＥＦを受けると、基準信号ＲＥＦのパルス数をカウントし、基準信号ＲＥＦのパルス数を第２の位相検出信号Ｅ２として負帰還信号生成回路６３に出力する。
　負帰還信号生成回路６３は、第１のカウンタ６５から出力されたパルス数と第２のカウンタ６７から出力されたパルス数との差分を算出する。
　負帰還信号生成回路６３は、パルス数の差分から負帰還信号ＣＡＬを生成し、負帰還信号ＣＡＬを加算器１９に出力する。
　加算器１９は、分周比設定信号Ｎ＿ｆｒａｃと負帰還信号生成回路６３から出力された負帰還信号ＣＡＬとを加算する。
　加算器１９は、分周比設定信号Ｎ＿ｆｒａｃと負帰還信号ＣＡＬとの加算信号を第１のΔΣ変調器９に出力する。
　図１３に示す位相同期回路の動作原理は、図１及び図１２に示す位相同期回路の動作原理と同様であり、第１の位相検出信号Ｅ１は、第２の位相検出信号Ｅ２と等しくなるように負帰還がかかる。
　したがって、図１３に示す位相同期回路は、同一構成の他の位相同期回路の出力信号の位相と同じ位相の出力信号を出力することができる。
　第１の位相検出回路６４は、第１の分周器５２を備えていない分だけ、図１２に示す第１の位相検出回路５８よりも回路規模が小さくなる。
　また、第２の位相検出回路６６は、第２の分周器５４を備えていない分だけ、図１２に示す第２の位相検出回路６０よりも回路規模が小さくなる。
実施の形態９．
　実施の形態９では、第１の位相検出回路６８が第１のカウンタ６９を備え、第２の位相検出回路６６が第２のカウンタ６７を備える位相同期回路について説明する。
　図１４は、実施の形態９による位相同期回路を示す構成図である。図１４において、図１及び図１３と同一符号は同一又は相当部分を示すので説明を省略する。
　第１の位相検出回路６８は、第１のカウンタ６９を備えている。
　第１の位相検出回路６８は、図１に示す第１の位相検出回路１０と同様に、ＶＣＯ６の出力信号ＯＵＴの位相を示す第１の位相検出信号Ｅ１を算出する。
　第１のカウンタ６９は、可変分周器７から出力された分周信号ＦＢのパルス数をカウントし、分周信号ＦＢのパルス数を第１の位相検出信号Ｅ１として負帰還信号生成回路６３に出力する。
　次に、図１４に示す位相同期回路の動作について説明する。
　第１の位相検出回路６８及び第２の位相検出回路６６以外は、図１３に示す位相同期回路と同様であるため、ここでは、主に第１の位相検出回路６８及び第２の位相検出回路６６の動作について説明する。
　第１のカウンタ６９は、可変分周器７から分周信号ＦＢを受けると、分周信号ＦＢのパルス数をカウントし、分周信号ＦＢのパルス数を第１の位相検出信号Ｅ１として負帰還信号生成回路６３に出力する。
　第２のカウンタ６７は、基準信号ＲＥＦを受けると、基準信号ＲＥＦのパルス数をカウントし、基準信号ＲＥＦのパルス数を第２の位相検出信号Ｅ２として負帰還信号生成回路６３に出力する。
　負帰還信号生成回路６３は、第１のカウンタ６９から出力されたパルス数と第２のカウンタ６７から出力されたパルス数との差分を算出する。
　負帰還信号生成回路６３は、パルス数の差分から負帰還信号ＣＡＬを生成し、負帰還信号ＣＡＬを加算器１９に出力する。
　加算器１９は、分周比設定信号Ｎ＿ｆｒａｃと負帰還信号生成回路６３から出力された負帰還信号ＣＡＬとを加算する。
　加算器１９は、分周比設定信号Ｎ＿ｆｒａｃと負帰還信号ＣＡＬとの加算信号を第１のΔΣ変調器９に出力する。
　図１４に示す位相同期回路の動作原理は、図１及び図１３に示す位相同期回路の動作原理と同様であり、第１の位相検出信号Ｅ１は、第２の位相検出信号Ｅ２と等しくなるように負帰還がかかる。
　したがって、図１４に示す位相同期回路は、同一構成の他の位相同期回路の出力信号の位相と同じ位相の出力信号を出力することができる。
　第１の位相検出回路６８は、第１の分周器５２を備えていない分だけ、図１２に示す第１の位相検出回路５８よりも回路規模が小さくなる。
　また、第２の位相検出回路６６は、第２の分周器５４を備えていない分だけ、図１２に示す第２の位相検出回路６０よりも回路規模が小さくなる。
　第１のカウンタ６９は、可変分周器７から出力された分周信号ＦＢのパルス数をカウントするものであるため、出力信号ＯＵＴのパルス数をカウントする図１３に示す第１のカウンタ６５よりも、要求される動作速度が緩和される。
実施の形態１０．
　実施の形態１０では、第１の位相検出信号Ｅ１と第２の位相検出信号Ｅ２との差分に基づいて第１のパルス列の遅延を制御する遅延制御回路７１を備える位相同期回路について説明する。
　図１５は、実施の形態１０による位相同期回路を示す構成図である。図１５において、図１と同一符号は同一又は相当部分を示すので説明を省略する。
　遅延制御回路７１は、差分算出回路７２及び遅延器７３を備えている。
　遅延制御回路７１は、第１の積分器１２から出力された第１の位相検出信号Ｅ１と第２の積分器１６から出力された第２の位相検出信号Ｅ２との差分を算出する。
　遅延制御回路７１は、第１の位相検出信号Ｅ１と第２の位相検出信号Ｅ２との差分に基づいて、第１のΔΣ変調器９から出力された第１のパルス列の遅延させ、遅延後の第１のパルス列によって可変分周器７における出力信号ＯＵＴの分周比を制御する。
　差分算出回路７２は、第１の積分器１２から出力された第１の位相検出信号Ｅ１と第２の積分器１６から出力された第２の位相検出信号Ｅ２との差分を算出し、差分に対応する遅延時間ＤＥＬを遅延器７３に出力する。
　遅延器７３は、差分算出回路７２から出力された遅延時間ＤＥＬ分、第１のΔΣ変調器９から出力された第１のパルス列を遅延させ、遅延後の第１のパルス列を分周比制御信号Ｎ＿ＣＴＲＬとして可変分周器７に出力する。
　次に、図１５に示す位相同期回路の動作について説明する。
　第１のΔΣ変調器９及び遅延制御回路７１以外は、図１に示す位相同期回路と同様であるため、ここでは、主に第１のΔΣ変調器９及び遅延制御回路７１の動作について説明する。
　第１のΔΣ変調器９は、可変分周器７から出力された分周信号ＦＢに同期して、分周比設定信号Ｎ＿ｆｒａｃのΔΣ変調を行うことで、可変分周器７における出力信号ＯＵＴの分周比の制御に用いる第１のパルス列を生成する。
　第１のΔΣ変調器９は、第１のパルス列を遅延器７３に出力する。
　遅延器７３は、第１のΔΣ変調器９から第１のパルス列を受けると、差分算出回路７２から出力された遅延時間ＤＥＬ分、第１のパルス列を遅延させ、遅延後の第１のパルス列を第１の減算器１１に出力する。
　また、遅延器７３は、遅延後の第１のパルス列を分周比制御信号Ｎ＿ＣＴＲＬとして可変分周器７に出力する。
　第１の減算器１１は、第１のΔΣ変調器９から第１のパルス列を受けると、第１のパルス列から分周比設定信号Ｎ＿ｆｒａｃを減算し、減算の結果を示す減算信号を第１の積分器１２に出力する。
　第１の積分器１２は、第１の減算器１１から出力された減算信号を積分することで、第１の位相検出信号Ｅ１を算出し、第１の位相検出信号Ｅ１を差分算出回路７２に出力する。
　差分算出回路７２は、第１の積分器１２から出力された第１の位相検出信号Ｅ１と第２の積分器１６から出力された第２の位相検出信号Ｅ２との差分を算出する。
　差分算出回路７２は、第１の位相検出信号Ｅ１と第２の位相検出信号Ｅ２との差分が零になるように、差分に対応する遅延時間ＤＥＬを遅延器７３に出力する。
　即ち、差分算出回路７２は、Ｅ１＜Ｅ２であれば、前回、遅延器７３に出力した遅延時間ＤＥＬよりも大きな遅延時間を遅延器７３に出力する。
　差分算出回路７２は、Ｅ１＞Ｅ２であれば、前回、遅延器７３に出力した遅延時間ＤＥＬよりも小さな遅延時間を遅延器７３に出力する。
　差分算出回路７２は、Ｅ１＝Ｅ２であれば、前回、遅延器７３に出力した遅延時間ＤＥＬと同じ遅延時間を遅延器７３に出力する。
　遅延器７３は、差分算出回路７２から出力された遅延時間ＤＥＬ分、第１のΔΣ変調器９から出力された第１のパルス列を遅延させ、遅延後の第１のパルス列を分周比制御信号Ｎ＿ＣＴＲＬとして可変分周器７に出力する。
　また、遅延器７３は、遅延後の第１のパルス列を第１の減算器１１に出力する。
　図１５に示す位相同期回路では、第１のΔΣ変調器９から出力された第１のパルス列を遅延させている点で、第１のΔΣ変調器９の入力信号である分周比設定信号Ｎ＿ｆｒａｃに負帰還信号ＣＡＬを加算している図１に示す位相同期回路と相違している。
　しかし、図１５に示す位相同期回路は、第１の位相検出信号Ｅ１が第２の位相検出信号Ｅ２と等しくなるように負帰還がかかる点では、図１に示す位相同期回路と同様である。
　以上の実施の形態１０は、可変分周器７から出力された分周信号に同期して、分周比を示す分周比設定信号から可変分周器７における出力信号の分周比の制御に用いる第１のパルス列を生成する分周比制御回路８と、信号出力回路３の出力信号の位相を示す第１の位相検出信号を算出する第１の位相検出回路１０と、分周比制御回路８が基準信号に同期して、第１のパルス列を生成しているとした場合の出力信号の位相を示す第２の位相検出信号を算出する第２の位相検出回路１３と、第１の位相検出信号と第２の位相検出信号との差分に基づいて第１のパルス列の遅延させ、遅延後の第１のパルス列によって可変分周器７における出力信号の分周比を制御する遅延制御回路７１とを備えるように、位相同期回路を構成した。したがって、実施の形態１０の位相同期回路は、同一構成の他の位相同期回路の出力信号の位相と同じ位相の出力信号を出力することができる。
　なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
　この発明は、基準信号と分周信号の位相差に対応する周波数の信号を出力する位相同期回路に適している。
　１　信号源、２　位相比較器、３　信号出力回路、４　チャージポンプ、５　ループフィルタ、６　ＶＣＯ、７　可変分周器、８　分周比制御回路、９　第１のΔΣ変調器、１０　第１の位相検出回路、１１　第１の減算器、１２　第１の積分器、１３　第２の位相検出回路、１４　第２のΔΣ変調器、１５　第２の減算器、１６　第２の積分器、１７　シフト回路、１８　負帰還信号生成回路、１９　加算器、２１　分周比制御回路、２２　第１の位相検出回路、２３　第１の一次ΔΣ変調器、２４　第３のΔΣ変調器、２５　結合器、２６　第２の位相検出回路、２７　第２の一次ΔΣ変調器、２８　シフト回路、２９　負帰還信号生成回路、３１，３５　減算器、３２，３４　加算器、３３　フリップフロップ、４１　シフト回路、４２　第２の位相比較器、４３　フィルタ、５１　第１の位相検出回路、５２　第１の分周器、５３　第２の位相検出回路、５４　第２の分周器、５５　シフト回路、５６　第２の位相比較器、５７　フィルタ、５８　第１の位相検出回路、５９　第１のカウンタ、６０　第２の位相検出回路、６１　第２のカウンタ、６２　シフト回路、６３　負帰還信号生成回路、６４　第１の位相検出回路、６５　第１のカウンタ、６６　第２の位相検出回路、６７　第２のカウンタ、６８　第１の位相検出回路、６９　第１のカウンタ、７１　遅延制御回路、７２　差分算出回路、７３　遅延器。

Claims (13)

  1. 　基準信号と分周信号の位相差を検出する位相比較器と、
    　前記位相比較器により検出された位相差に対応する周波数の信号を出力する信号出力回路と、
    　前記信号出力回路の出力信号を分周し、前記出力信号の分周信号を前記位相比較器に出力する可変分周器と、
    　前記可変分周器から出力された分周信号に同期して、分周比を示す分周比設定信号に負帰還信号が加算されている加算信号に基づいて、前記可変分周器における出力信号の分周比を制御する分周比制御回路と、
    　前記信号出力回路の出力信号の位相を示す第１の位相検出信号を算出する第１の位相検出回路と、
    　前記分周比制御回路が前記基準信号に同期して、前記可変分周器における出力信号の分周比を制御しているとした場合の当該出力信号の位相を示す第２の位相検出信号を算出する第２の位相検出回路と、
    　前記第１の位相検出信号と前記第２の位相検出信号との差分から負帰還信号を生成し、生成した負帰還信号と前記分周比設定信号との加算信号を前記分周比制御回路に出力するシフト回路と
    　を備えた位相同期回路。
  2. 　前記分周比制御回路は、
    　前記可変分周器から出力された分周信号に同期して、前記加算信号のΔΣ変調を行うことで、前記可変分周器における出力信号の分周比を示す第１のパルス列を生成する第１のΔΣ変調器であることを特徴とする請求項１記載の位相同期回路。
  3. 　前記第１の位相検出回路は、
    　前記第１のΔΣ変調器により生成された第１のパルス列から前記加算信号を減算する第１の減算器と、
    　前記第１の減算器による減算の結果を積分することで、前記第１の位相検出信号を算出する第１の積分器とを備え、
    　前記第２の位相検出回路は、
    　前記基準信号に同期して、前記分周比設定信号のΔΣ変調を行うことで、第２のパルス列を生成する第２のΔΣ変調器と、
    　前記第２のΔΣ変調器により生成された第２のパルス列から前記分周比設定信号を減算する第２の減算器と、
    　前記第２の減算器による減算の結果を積分することで、前記第２の位相検出信号を算出する第２の積分器とを備えていることを特徴とする請求項２記載の位相同期回路。
  4. 　前記可変分周器から出力された分周信号に同期して、前記加算信号のΔΣ変調を行う第１の一次ΔΣ変調器が前記分周比制御回路に含まれており、かつ、前記第１の一次ΔΣ変調器が前記第１の位相検出回路に含まれており、
    　前記分周比制御回路は、
    　前記可変分周器から出力された分周信号に同期して、前記第１の一次ΔΣ変調器におけるΔΣ変調の誤差出力をΔΣ変調する第３のΔΣ変調器と、
    　前記第１の一次ΔΣ変調器におけるΔΣ変調のキャリー出力と前記第３のΔΣ変調器におけるΔΣ変調のキャリー出力とに基づいて前記可変分周器における出力信号の分周比を制御する結合器とを備え、
    　前記第２の位相検出回路は、
    　前記基準信号に同期して、前記分周比設定信号のΔΣ変調を行う第２の一次ΔΣ変調器であり、
    　前記シフト回路は、
    　前記第１の一次ΔΣ変調器におけるΔΣ変調の誤差出力と前記第２の一次ΔΣ変調器におけるΔΣ変調の誤差出力との差分から負帰還信号を生成する負帰還信号生成回路と、
    　前記負帰還信号生成回路により生成された負帰還信号と前記分周比設定信号との加算信号を前記第１の一次ΔΣ変調器に出力する加算器とを備えていることを特徴とする請求項１記載の位相同期回路。
  5. 　前記可変分周器から出力された分周信号に同期して、前記加算信号のΔΣ変調を行う第１の一次ΔΣ変調器が前記分周比制御回路に含まれており、かつ、前記第１の一次ΔΣ変調器が前記第１の位相検出回路に含まれており、
    　前記分周比制御回路は、
    　前記可変分周器から出力された分周信号に同期して、前記第１の一次ΔΣ変調器におけるΔΣ変調の誤差出力をΔΣ変調する第３のΔΣ変調器と、
    　前記第１の一次ΔΣ変調器におけるΔΣ変調のキャリー出力と前記第３のΔΣ変調器におけるΔΣ変調のキャリー出力とに基づいて前記可変分周器における出力信号の分周比を制御する結合器とを備え、
    　前記第２の位相検出回路は、
    　前記基準信号に同期して、前記分周比設定信号のΔΣ変調を行う第２の一次ΔΣ変調器であり、
    　前記シフト回路は、
    　前記第１の一次ΔΣ変調器におけるΔΣ変調のキャリー出力と前記第２の一次ΔΣ変調器におけるΔΣ変調のキャリー出力との位相差を検出する第２の位相比較器と、
    　前記第２の位相比較器により検出された位相差から負帰還信号を生成するフィルタと、
    　前記フィルタにより生成された負帰還信号と前記分周比設定信号との加算信号を前記第１の一次ΔΣ変調器に出力する加算器とを備えていることを特徴とする請求項１記載の位相同期回路。
  6. 　前記第１の位相検出回路は、
    　前記可変分周器から出力された分周信号に同期して、前記加算信号のΔΣ変調を行うことで、前記第１の位相検出信号を算出する第１の一次ΔΣ変調器であり、
    　前記第２の位相検出回路は、
    　前記基準信号に同期して、前記分周比設定信号のΔΣ変調を行うことで、前記第２の位相検出信号を算出する第２の一次ΔΣ変調器であり、
    　前記シフト回路は、
    　前記第１の一次ΔΣ変調器におけるΔΣ変調の誤差出力と前記第２の一次ΔΣ変調器におけるΔΣ変調の誤差出力との差分から負帰還信号を生成する負帰還信号生成回路と、
    　前記負帰還信号生成回路により生成された負帰還信号と前記分周比設定信号との加算信号を前記第１の一次ΔΣ変調器に出力する加算器とを備えていることを特徴とする請求項１記載の位相同期回路。
  7. 　前記第１の位相検出回路は、
    　前記可変分周器から出力された分周信号に同期して、前記加算信号のΔΣ変調を行うことで、前記第１の位相検出信号を算出する第１の一次ΔΣ変調器であり、
    　前記第２の位相検出回路は、
    　前記基準信号に同期して、前記分周比設定信号のΔΣ変調を行うことで、前記第２の位相検出信号を算出する第２の一次ΔΣ変調器であり、
    　前記シフト回路は、
    　前記第１の一次ΔΣ変調器におけるΔΣ変調のキャリー出力と前記第２の一次ΔΣ変調器におけるΔΣ変調のキャリー出力との位相差を検出する第２の位相比較器と、
    　前記第２の位相比較器により検出された位相差から負帰還信号を生成するフィルタと、
    　前記フィルタにより生成された負帰還信号と前記分周比設定信号との加算信号を前記第１の一次ΔΣ変調器に出力する加算器とを備えていることを特徴とする請求項１記載の位相同期回路。
  8. 　前記第１の位相検出回路は、
    　前記信号出力回路の出力信号を分周し、前記出力信号の分周信号を出力する第１の分周器であり、
    　前記第２の位相検出回路は、
    　前記基準信号を分周し、前記基準信号の分周信号を出力する第２の分周器であり、
    　前記シフト回路は、
    　前記第１の分周器から出力された分周信号と前記第２の分周器から出力された分周信号との位相差を検出する第２の位相比較器と、
    　前記第２の位相比較器により検出された位相差から負帰還信号を生成するフィルタと、
    　前記フィルタにより生成された負帰還信号と前記分周比設定信号との加算信号を前記分周比制御回路に出力する加算器とを備えていることを特徴とする請求項１記載の位相同期回路。
  9. 　前記第１の位相検出回路は、
    　前記信号出力回路の出力信号を分周し、前記出力信号の分周信号を出力する第１の分周器と、
    　前記第１の分周器から出力された分周信号のパルス数をカウントし、当該分周信号のパルス数を出力する第１のカウンタとを備え、
    　前記第２の位相検出回路は、
    　前記基準信号を分周し、前記基準信号の分周信号を出力する第２の分周器と、
    　前記第２の分周器から出力された分周信号のパルス数をカウントし、当該分周信号のパルス数を出力する第２のカウンタとを備え、
    　前記シフト回路は、
    　前記第１のカウンタから出力されたパルス数と前記第２のカウンタから出力されたパルス数との差分から負帰還信号を生成する負帰還信号生成回路と、
    　前記負帰還信号生成回路により生成された負帰還信号と前記分周比設定信号との加算信号を前記分周比制御回路に出力する加算器とを備えていることを特徴とする請求項１記載の位相同期回路。
  10. 　前記第１の位相検出回路は、
    　前記信号出力回路の出力信号のパルス数をカウントし、当該出力信号のパルス数を出力する第１のカウンタであり、
    　前記第２の位相検出回路は、
    　前記基準信号のパルス数をカウントし、当該基準信号のパルス数を出力する第２のカウンタであり、
    　前記シフト回路は、
    　前記第１のカウンタから出力されたパルス数と前記第２のカウンタから出力されたパルス数とに基づいて負帰還信号を生成する負帰還信号生成回路と、
    　前記負帰還信号生成回路により生成された負帰還信号と前記分周比設定信号との加算信号を前記分周比制御回路に出力する加算器とを備えていることを特徴とする請求項１記載の位相同期回路。
  11. 　前記第１の位相検出回路は、
    　前記可変分周器から出力された分周信号のパルス数をカウントし、当該分周信号のパルス数を出力する第１のカウンタであり、
    　前記第２の位相検出回路は、
    　前記基準信号のパルス数をカウントし、当該基準信号のパルス数を出力する第２のカウンタであり、
    　前記シフト回路は、
    　前記第１のカウンタから出力されたパルス数と前記第２のカウンタから出力されたパルス数との差分から負帰還信号を生成する負帰還信号生成回路と、
    　前記負帰還信号生成回路により生成された負帰還信号と前記分周比設定信号との加算信号を前記分周比制御回路に出力する加算器とを備えていることを特徴とする請求項１記載の位相同期回路。
  12. 　基準信号と分周信号の位相差を検出する位相比較器と、
    　前記位相比較器により検出された位相差に対応する周波数の信号を出力する信号出力回路と、
    　前記信号出力回路の出力信号を分周し、前記出力信号の分周信号を前記位相比較器に出力する可変分周器と、
    　前記可変分周器から出力された分周信号に同期して、分周比を示す分周比設定信号から前記可変分周器における出力信号の分周比の制御に用いる第１のパルス列を生成する分周比制御回路と、
    　前記信号出力回路の出力信号の位相を示す第１の位相検出信号を算出する第１の位相検出回路と、
    　前記分周比制御回路が前記基準信号に同期して、前記第１のパルス列を生成しているとした場合の当該出力信号の位相を示す第２の位相検出信号を算出する第２の位相検出回路と、
    　前記第１の位相検出信号と前記第２の位相検出信号との差分に基づいて前記第１のパルス列を遅延させ、遅延後の第１のパルス列によって前記可変分周器における出力信号の分周比を制御する遅延制御回路と
    　を備えた位相同期回路。
  13. 　前記分周比制御回路は、
    　前記可変分周器から出力された分周信号に同期して、前記分周比設定信号のΔΣ変調を行うことで、前記第１のパルス列を生成する第１のΔΣ変調器であり、
    　前記遅延制御回路は、
    　前記第１の位相検出信号と前記第２の位相検出信号との差分を算出する差分算出回路と、
    　前記差分算出回路により算出された差分に対応する時間分、前記第１のパルス列を遅延させ、遅延後の第１のパルス列を前記可変分周器に出力する遅延器とを備え、
    　前記第１の位相検出回路は、
    　前記遅延後の第１のパルス列から前記分周比設定信号を減算する第１の減算器と、
    　前記第１の減算器による減算の結果を積分することで、前記第１の位相検出信号を算出する第１の積分器とを備え、
    　前記第２の位相検出回路は、
    　前記基準信号に同期して、前記分周比設定信号のΔΣ変調を行うことで、第２のパルス列を生成する第２のΔΣ変調器と、
    　前記第２のΔΣ変調器により生成された第２のパルス列から前記分周比設定信号を減算する第２の減算器と、
    　前記第２の減算器による減算の結果を積分することで、前記第２の位相検出信号を算出する第２の積分器とを備えていることを特徴とする請求項１２記載の位相同期回路。
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