JP2577933B2

JP2577933B2 - フェーズ・ロックド・ループ

Info

Publication number: JP2577933B2
Application number: JP62280793A
Authority: JP
Inventors: 行信石垣
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 1987-11-06
Filing date: 1987-11-06
Publication date: 1997-02-05
Anticipated expiration: 2012-02-05
Also published as: JPH01123527A

Description

【発明の詳細な説明】（産業上の利用分野）本発明はフェーズ・ロックド・ループに係り、特に電
圧制御発振器（VCO）のジッタの低減が可能なフェーズ
・ロックド・ループに関する。

（発明の背景）データの電力線搬送において、そのデータのモデムに
電源周波数同期で、かつ、周波逓倍を行い位相同期を行
う必要性から、電源周波数のフェーズ・ロックド・ルー
プ（以下、PLLと略す）による逓倍を行う場合、PLLは逓
倍数が増すとVCOのジッタもその分増強されて問題とな
る。

そこで、本発明は、この問題と取組み、方式的に改善
する方法を考え出したものである。

（従来の技術） PLLは、変調器や復調器、サーボシステム、その他の
幅広く使われてきている。そのPLLは基本的には第５図
に示す構成で代表できる。

まず、入力信号ｅi（ｔ）は入力端子１より位相比較
器２に供給される。一方、電圧制御発振器（すなわち、
VCO）４の出力信号ｅo（ｔ）は出力端子５に出力される
と共に、位相比較器２に帰還され、入力信号ｅi（ｔ）
と位相比較が行われる。位相比較器２の出力信号ｅr
（ｔ）は誤差信号として出力され、さらにループフィル
タ３を介して誤差電圧Er（ｔ）に変換されてVCO4に供給
され、VCO4の発振出力の位相が制御され、入力信号ｅi
（ｔ）と同期した出力信号ｅo（ｔ）が出力される。

今、入力信号ｅi（ｔ）の位相をθｉ、位相比較器２
の利得をKc、ループフィルタ３の伝達関数をＦ(s)、VCO
4の利得をKo/s、出力信号ｅo（ｔ）の位相をθｏとすれ
ば、ループの伝達関数θｏ（ｓ）／θｉ（ｓ）は、で表わされる。このループの伝達関数θｏ（ｓ）／θｉ
（ｓ）より、ループの自然角周波数ωｎ、ダンピングフ
ァクタζ、ロックレンジ△ω_Ｌ、キャプチャレンジ△ω
_Ｃなどが求められる。また、ループにおける帯域は、使
用目的に応じて決める必要があるが、ループ帯域は、ル
ープ利得、ループフィルタＦ（ｓ）の遮断周波数によっ
て決まる。

（発明が解決しようとする問題点） PLLにおいて、VCOの一時的な位相誤差（一般にジッタ
と呼んでいる）、すなわちジッタは、PLLを用いた周波
数逓倍において問題となりやすく、逓倍数が増えるに従
ってジッタが増強される。このジッタを抑え込むには、
ループの帯域を広げる必要が生じるが、反面、誤差信号
の交流成分が無視できない状態に至るため、その交流成
分によりVCOの発振周波数が変調（角度変調）されて問
題になる。すなわち、ジッタ問題と変調問題が板挟みに
なる問題点があった。

そこで、本発明は従来のPLLに見られるジッタ問題と
変調問題との板挟みを改善するPLLを提供することを目
的とする。

（問題点を解決するための手段）本発明は上記の目的を達成するために、入力信号と電
圧制御発振器の出力信号との位相比較を行い得た誤差信
号をループフィルタを介して誤差電圧に変換し、前記電
圧制御発振器に供給するフェーズ・ロックド・ループに
おいて、前記電圧制御発振器の出力信号を分周した分周
信号と前記入力信号との位相比較を行う第１の位相比較
器と、前記分周信号をデジタル回路によりπ/2位相推移
せしめたπ/2移相分周信号を得る移相器と、前記π/2移
相分周信号と前記入力信号をπ/2移相したπ/2移相信号
との位相比較を行う第２の位相比較器と、前記第１の位
相比較器の出力と前記第２の位相比較器の出力とを演算
して前記誤差信号を生成する演算手段とを有し、前記移
相器を構成する前記デジタル回路は、前記電圧制御発振
器の出力信号と前記分周信号との演算を行うことによ
り、遅れ要素を持たない前記分周信号のπ/2位相推移を
行うことを特徴とするフェーズ・ロックド・ループを提
供するものである。

（実施例）本発明になるPLLの一実施例について、以下に図面と
共に説明する。本発明の構成を第１図に、その各部の波
形を第２図に、第１図の構成と等価な基本構成を第３
図、第４図に示す。

第１図において、入力信号ｅi（ｔ）は入力端子11よ
り位相比較器13及びπ/2移相器12にそれぞれ供給され
る。π/2移相器12よりの出力信号ｅh（ｔ）は位相比較
器14に供給される。

一方、VCO17より1/2分周器18を介して得られた出力信
号ｅo（ｔ）は位相比較器13に供給されて入力信号ｅi
（ｔ）と位相比較が行われる。また、VCO17の出力と出
力信号ｅo（ｔ）とのEx−ORゲート19による排他的論理
和の出力信号ｅoh（ｔ）は位相比較器14に供給され、π
/2移相器12の出力信号ｅh（ｔ）と位相比較が行われ
る。尚、上記したEx−ORゲート19の動作は、乗算動作と
等価であるため、周知の論理回路の乗算手段を用いても
良いことは勿論である。

位相比較器13の出力信号ｅc1（ｔ）と位相比較器14の
出力信号ｅc2（ｔ）は演算回路15に供給されて加算が行
われ、加算による誤差信号ｅr（ｔ）は次段のループフ
ィルタ（LF）16を介して誤差電圧Er（ｔ）に変換されて
VCO17に供給される。

このような一巡のフィードバックループにより、入力
信号ｅi（ｔ）に出力信号ｅo（ｔ）は位相的に同期した
ものとなる。

今、入力信号ｅi（ｔ）をcosωｔ［第２図の（ａ）の
波形］とする。従って、π/2移相器12の出力信号ｅh
（ｔ）はsinωｔ［第２図の（ｂ）の波形］となる。

一方、VCO17の出力信号を1/2分周器18を介して得られ
た出力信号ｅo（ｔ）の展開式ｅo（ωｔ）は、となり、第２図の（ｄ）に示す波形となる。

また、Ex−ORゲート19の出力信号ｅoh（ｔ）は、その
展開式ｅoh（ωｔ）として、となり、第２図の（ｅ）に示される波形となる。

位相比較器13,14には±π/2型の位相比較器（平衡変
調器、又はアナログ乗算器と機能的に同等なもの）を使
用している。

従って、位相比較器13の出力信号ｅc1（ｔ）の展開式
ｅc1（ωｔ）は、となり、第２図の（ｆ）に示される波形となる。

又、位相比較器14の出力信号ｅc2（ｔ）の展開式ｅc2
（ωｔ）は、となり、第２図の（ｇ）で示される波形となる。

なお、従来のPLLは、位相比較器出力信号として
（４）式に示されるものと同じであり、この出力信号の
基本周波数は右辺第１項のsin2ωｔで示されるように、
VCO出力の２倍の周波数となっている。

次に、演算回路15により加算した出力信号、すなわち
誤差信号ｅr（ｔ）の展開式ｅr（ωｔ）は、となり、第２図の（ｈ）で示される波形となる。

（６）式からも明らかなように、基本周波数はsin4ω
ｔであり、従来のPLLの位相比較器出力の２倍の周波数
（すなわち、位相比較器入力信号の４倍の周波数）とな
っている。

次に、一巡のループ動作を第４図により説明する。す
なわち、第１図の構成は第３図の構成と等価であり、第
３図の構成は第４図と等価でもある。第１図の位相比較
器13は、第３図の位相比較器22に相当し、第１図の位相
比較器14は第３図の位相比較器23に相当する。また、第
１図の1/2分周器18は第３図の1/2分周器27に相当し、第
１図のEX−ORゲート19は第３図の1/2分周器28に相当す
る。更に、第３図の位相比較器22,23は第４図の位相比
較器32に相当し、第３図の1/2分周器27,28は第４図の1/
2分周器35に相当する。

第４図において、入力端子を31、位相比較器を32、ル
ープフィルタを33、VCOを34、1/2分周器を35、出力端子
36としている。

今、位相比較器32の変換利得をKc、ループフィルタ33
の伝達関数をＦ（ｓ）、VCO34の変換利得をKo/s、1/2分
周器35の利得をKdとし、入力信号θｉ（ｓ）に対して出
力信号θｏ（ｓ）は、（但し、Ｋ＝Kc・Ko・Kd）であり、従来のPLLに比し、Kc＝2,Kd＝1/2の利得配分よ
り異なることがなく、PLLの基本性質は（７）式からも
明らかなように従来のPLLと変らない。

なお、本発明のフェーズ・ロックド・ループの一実施
例を第１図に示したが、VCO17の出力よりの1/2分周信号
と、その1/2分周信号に対してπ/2移相した1/2分周信号
は、上記した一実施例によるものに限定することがな
く、また、演算回路17では加算に限らず、減算（但し、
位相比較器入力信号の位相が逆の場合）でも良い。但
し、この場合の一巡フィード・バック・ループは負帰還
動作が原則となっている。

（発明の効果）以上の如く、本発明のフェーズ・ロックド・ループ
は、PLLの基本的性質を変えることなくループフィルタ
に供給される誤差信号の周波数が位相比較器に供給され
る信号周波数の４倍となり、従って、使用目的に応じて
設計の自由度が向上する。すなわち、従来のPLLに基本
的に生じるジッタ問題（主にVCOのジッタ）について
は、従来のPLLに比しループ帯域を２倍に広げられるた
め、ジッタは少なくとも1/2以下に低減させることが可
能である。（VCOのジッタは、VCOにおけるトランジスタ
の1/fノイズが主成分になっているため、ループフィル
タの遮断周波数を高域に２倍の周波数へシフトした場合
に、ジッタは２倍以上押さえることができる。）また、ジッタのレベルを基準に置いた場合、VCOへの
誤差電圧中のAC分は1/2以下に押え込むことができ、従
って、そのことに比例して変調現象が押えられる等の特
長を持っている。

また、本発明はPLLによる周波数逓倍において改善に
よる効果が大きく得られる。

更に、本発明によるPLL中に遅延回路を用いないの
で、ロックレンジを拡大することが可能となり、入力信
号に大幅な周波数変動が生じたり、この入力信号に雑音
が含まれる場合があったとしても安定した位相同期出力
を得ることができる。

更にまた、上記した遅延回路をPLL中に用いる場合、
この遅延回路は一般に高次のフィルタもしくは等価な手
段により入力信号の遅延による位相推移を行うため、位
相推移した出力信号に遅れ要素が生じ、ループの安定な
位相同期動作ができないためこの遅れ要素を補償する手
段が必須となる。これに対し、本発明によるPLLは、上
述したように、Ex−ORゲート等のデジタル回路を用いる
ことにより周波数の関数に依存しない、即ち、遅れ要素
が生じることのない入力信号の位相推移を行うことがで
きるため、安定した位相同期出力を得ることができると
いう効果がある。

【図面の簡単な説明】

第１図は本発明になるフェーズ・ロックド・ループの一
実施例の構成を示す図、第２図は第１図中の各部の波形
を示す図、第３図は本発明になるフェーズ・ロックド・
ループの基本構成を示す図、第４図は同じく基本構成を
示す図、第５図は従来のフェーズ・ロックド・ループの
構成を示す図である。 1,11,21,31……入力端子、 2,13,14,22,23,32……位相比較器、 3,16,25,33……ループフィルタ（LF）、 4,17,26,34……電圧制御発振器（VCO）、 5,20,29,36……出力端子、 12……π/2移送器、15,24……演算回路、 18,28,35……1/2分周器、 19……EX−ORゲート。

Claims

(57)【特許請求の範囲】

【請求項１】入力信号と電圧制御発振器の出力信号との
位相比較を行い得た誤差信号をループフィルタを介して
誤差電圧に変換し、前記電圧制御発振器に供給するフェ
ーズ・ロックド・ループにおいて、前記電圧制御発振器の出力信号を分周した分周信号と前
記入力信号との位相比較を行う第１の位相比較器と、前記分周信号をデジタル回路によりπ/2位相推移せしめ
たπ/2移相分周信号を得る移相器と、前記π/2移相分周信号と前記入力信号をπ/2移相したπ
/2移相信号との位相比較を行う第２の位相比較器と、前記第１の位相比較器の出力と前記第２の位相比較器の
出力とを演算して前記誤差信号を生成する演算手段とを
有し、前記移相器を構成する前記デジタル回路は、前記電圧制
御発振器の出力信号と前記分周信号との演算を行うこと
により、遅れ要素を持たない前記分周信号のπ/2位相推
移を行うことを特徴とするフェーズ・ロックド・ルー
プ。