JP2004520780A - 分数分周シンセサイザおよび出力位相の同期化方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 10
- 230000009977 dual effect Effects 0.000 claims description 4
- 230000001360 synchronised effect Effects 0.000 claims description 4
- 230000008901 benefit Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000010399 physical interaction Effects 0.000 description 1
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Abstract
同期された出力位相を備えた分数分周シンセサイザ（１０）であって、入力基準信号の分数倍である周波数を有する出力信号を有し、周波数分周器（２０）を含む位相ロックループ（１２）と、前記入力基準信号のＭ周期の整数倍にて同期パルスを生成するために、該入力基準信号に応答する同期カウンター（４０）と、平均して前記入力分数に等しい分数値を有する出力を、前記周波数分周器に供給するために、入力分数に応答する補間回路（２６）と、前記出力信号を入力基準信号に対して位相同期させるべく、前記補間回路を再初期化するために、前記同期パルスを通過させるためのイネーブル信号に応答するゲート回路（４４）とを具備することを特徴とする。
Description
【０００１】
【発明の属する技術分野】
本発明は、分数分周（ｆｒａｃｔｉｏｎａｌ−Ｎ）シンセサイザと、分数モジュラス（ｆｒａｃｔｉｏｎａｌ ｍｏｄｕｌｕｓ）により分周される入力基準（ｉｎｐｕｔ ｒｅｆｅｒｅｎｃｅ）に対して出力が位相同期する（ｐｈａｓｅ−ｓｙｎｃｈｒｏｎｉｓｅｄ）同期化方法とに関する。
【０００２】
【関連出願】
本願は、２００１年５月３１日に出願された”ＦＲＡＣＴＩＯＮＡＬ−Ｎ ＳＹＮＴＨＥＳＩＺＥＲ ＷＩＴＨＳＹＮＣＨＲＯＮＩＺＥＤ ＯＵＴＰＵＴ ＰＨＡＳＥ”という題目の米国仮出願第６０／２９４，７７３号の利益をここに主張するものである。
【０００３】
【従来の技術】
位相ロックループ（ＰＬＬ）において、出力信号は、入力基準信号に対して、位相／周波数ロックされる（ｐｈａｓｅ ａｎｄ ｆｒｅｑｕｅｎｃｙ ｌｏｃｋｅｄ）。フィードバックループ内に挿入される周波数分周器（ｆｒｅｑｕｅｎｃｙ ｄｉｖｉｄｅｒ）を備えたＰＬＬについては、整数分周（Ｉｎｔｅｇｅｒ−Ｎ）周波数シンセサイザを構成するために用いることができる。その場合に、位相検出器の負入力における信号は、基準に対して位相／周波数ロックされる。出力周波数および位相は、基準周波数および位相のＮ倍である。出力周波数については、Ｎ値をプログラムすることにより、基準周波数ステップで合成する（ｓｙｎｔｈｅｓｉｚｅ）ことができる。基準の周期毎に対し、出力の周期が正確にＮ周期だけ存在するので、Ｎ個毎に１つの出力立ち上がりエッジ（ｒｉｓｉｎｇ ｅｄｇｅ）が、各々の基準立ち上がりエッジと同相（ｉｎ ｐｈａｓｅ）である。任意の所定値Ｎに対して、基準に対する出力の位相が固定され、かつ、該位相は、シンセサイザがその周波数チャンネルに切換復帰される（ｓｗｉｔｃｈ ｂａｃｋｅｄ）毎に同じとなる。分数分周シンセサイザにおいて、フィードバック経路内の分周器（ｄｉｖｉｄｅｒ）は、整数／分数部分（ｉｎｔｅｇｅｒ ａｎｄ ｆｒａｃｔｉｏｎａｌ ｐａｒｔ）を有し、かつ、出力周波数ステップでの解像度（ｒｅｓｏｌｕｔｉｏｎ）は、式（１）に示されるように、基準周波数の分数である。
【数１】
【０００４】
分数部分は、ディジタル補間回路を用いて生成される。これにより、Ｆ／Ｍにより与えられる平均値を備えた一連の整数値が出力される（ここで、Ｆは入力分数（ｉｎｐｕｔ ｆｒａｃｔｉｏｎ）、かつ、Ｍはモジュラス（ｍｏｄｕｌｕｓ）である）。モジュラスＭは、プログラム可能でもあり、または、所定の実施手段のために固定され得る。
【０００５】
補間回路は、例えば、オーバーフロービットを出力として備えた１つのアキュムレータであってもよく、または、より高いオーダーの（ｈｉｇｈｅｒ ｏｒｄｅｒ）シグマ−デルタ変調器であってもよい。両方のアーキテクチャに関する従来技術の例は多数存在する。
【０００６】
分数分周シンセサイザは、自らを望ましいものにさせる多数の利点を有する。これらの出力ステップは、基準周波数の分数の形である。このことによって、より大きな入力基準周波数の利用が可能となり、次には、Ｎをより小さくすることが可能となる。このことは大きな利点である。その理由は、入力から出力までの位相雑音利得（ｐｈａｓｅ ｎｏｉｓｅ ｇａｉｎ）はＮ２の関数、または、ｄＢで２０ｌｏｇＮであり、したがって、Ｎを僅かに低減することによってさえも雑音を大いに低減することができるためである。さらに、より大きな入力基準周波数の利用可能性によって、より広いループ帯域が可能となり、次には、シンセサイザが或る周波数チャンネルから他の周波数チャンネルへ切り換えられる毎の整定時間（ｓｅｔｔｌｉｎｇ ｔｉｍｅ）をより短縮することが可能となる。
【０００７】
式（１）を、
【数２】
と書き換えることにより、出力が、入力基準のＭ個のエッジ毎の１つのエッジとのみ同相となることが明らかである。このことは、入力基準位相に関して考えられ得るＭ個の値のうちの任意の１つを出力位相が有し得るという点で、分数分周シンセサイザの大きな不利点を際立たせる（ここで、Ｍは分数モジュラスである）。合成すべきチャンネルを指定する新たなＮ，Ｆ値がロードされる場合に、補間回路の特定の状態に応じてチャンネルが合成される毎に、基準のＭ個のエッジのうちのどの１つが、出力と同相のエッジになるのかが異なり得る。幾つかの用途において、このことは重要ではないが、特定の出力周波数信号が一貫して同じ位相関係を基準との間に有することが必要とされる場合には、このことは、分数分周シンセサイザにとって問題である。
【０００８】
【発明が解決しようとする課題】
本発明の主要な目的は、分数分周シンセサイザと、基準位相に対する出力位相の同期化方法とを提供することである。
【０００９】
【課題を解決するための手段】
本発明は、入力基準信号の周期の整数倍にて同期パルスを生成することにより、かつ、出力信号の位相を入力基準信号と同期させるべく、分数分周シンセサイザ内の補間回路を再初期化するために、これらの同期パルスの１つをゲートすることにより、入力基準信号と位相同期した出力信号を備えた真に簡単かつ効果的な分数分周シンセサイザを達成できるという実現の結果として生じるものである。
【００１０】
本発明は、入力基準信号の分数倍である周波数を有する出力信号を有する位相ロックループを含む、同期された出力位相を備えた分数分周シンセサイザを特徴づける。位相ロックループは、周波数分周器を含む。入力基準信号のＭ周期の整数倍にて同期パルスを生成するために、入力基準信号に応答する同期カウンターが存在する。補間回路は、平均して入力分数に等しい分数値を有する出力を周波数分周器に供給するために、入力分数に応答する。イネーブル信号に応答するゲート回路は、出力信号の位相を入力基準信号と同期させるべく、補間回路を再初期化するために、同期パルスを通過させる。
【００１１】
好ましい実施形態において、周波数分周器は、モジュラス（ｍｏｄｕｌｉ）Ｎ，Ｎ＋１を有するデュアルモジュラス分周器（ｄｕａｌ ｍｏｄｕｌｕｓ ｄｉｖｉｄｅｒ）を含むことができる。あるいは、周波数分周器は、プログラム可能な分周器回路と、補間回路の出力と整数入力とに応答する加算回路とを含むことができる。ゲート回路は、イネーブル信号の発生後に、第２の同期パルス、または、さらに後の同期パルスを通過させることができる。補間回路は、モジュロＭ補間回路（ｍｏｄｕｌｏ Ｍ ｉｎｔｅｒｐｏｌａｔｏｒ）であってもよい。
【００１２】
本発明は、分数分周シンセサイザにおいて、出力信号を入力基準信号と位相同期させる方法であって、入力基準信号の周期の整数倍にて同期パルスを生成する段階と、出力信号の位相を入力基準信号と同期させるべく、分数分周シンセサイザ内の補間回路を再初期化するために、同期パルスをゲートする段階とを含む方法をさらに特徴づける。
【００１３】
好ましい実施形態において、同期パルスについては、Ｍ周期の整数倍にて生成することができる（ここで、Ｍは補間回路のモジュラスである）。補間回路を再初期化するために同期パルスをゲートすることについては、出力信号の周波数における所定の変更によりイネーブルにすることができる。
【００１４】
【発明の実施の形態】
本発明に関する他の目的、特徴、および、利点は、好ましい実施形態に関する以下の説明と添付図面とを参照して、当業者により想到されるものである。
【００１５】
図１において、同期された出力位相を備えた分数分周シンセサイザ１０が示される。シンセサイザ１０は、位相検出器１４と、ループフィルター１６と、電圧制御発振器（ＶＣＯ）１８と、周波数分周器２０とを含む位相ロックループ（ＰＬＬ）１２を含み、該周波数分周器２０は、図１において、プログラム可能分周器２２と加算回路２４とを含む。補間回路２６は、加算回路２４に、分数入力Ｆ／Ｍを供給する（ここで、Ｆは通常は分数の分子であり、かつ、Ｍは分母またはモジュラスである）。整数部分Ｎについては、外部ソースから供給することができる。これら２つは、除数（ｄｉｖｉｓｏｒ ｎｕｍｂｅｒ）をプログラム可能分周器２２へ供給するために、加算回路２４内で結合される。
【００１６】
動作中に、基準周波数２８（ｆＲＥＦ）は、入力３０において、位相検出器１４の正入力へ送られる。電圧制御発振器１８は、回線３２上において、出力信号ｆＯＵＴを供給し、該出力信号ｆＯＵＴの周波数は、ＶＣＯ１８へ供給される電圧の関数である。回線３２上における出力信号の周波数は、プログラム可能分周器２２内で除数により分周され、かつ、位相検出器１４の負入力へ送り戻される。２つの信号のあらゆる位相差が位相検出器１４により検出され、かつ、その位相差を表す信号が、ループフィルター１６へ供給される。ループフィルター１６は、回線３２上における出力信号ｆＯＵＴの周波数を積分または平均化し、かつ、ループフィルター１６は、位相検出器１４への入力間のバランスが取られるまで出力信号ｆＯＵＴの周波数を増減させるために、電圧をＶＣＯ１８へ供給する。
【００１７】
位相ロックループ１２が別のチャンネルへ切り換えられる毎に、すなわち、パラメータＦ，Ｍ，Ｎのうちのいずれか１つ以上を変更することにより位相ロックループ１２の出力ｆＯＵＴの周波数が変更される毎に、バランスを取る工程が新たに始まる。しかしながら、分数分周シンセサイザにおいて、より高い周波数の出力信号ｆＯＵＴは、基準信号のＭ周期毎にのみ、入力基準周波数２８と同相である。より重要なことには、出力は、基準のＭ個のエッジのうちの１つとのみ同相となり、かつ、補間回路の特定の状態に応じてチャンネルが切り換えられたりまたは合成される毎に、基準のＭ個のエッジのうちのどの１つが、出力と同相のエッジになるのかが異なり得る。
【００１８】
本発明によれば、出力周波数ｆＯＵＴについては、Ｋ回毎に一回だけ同期パルスを生成するために入力基準周波数ｆＲＥＦ（無変更）に応答する同期カウンター４０を用いることにより、入力基準周波数ｆＲＥＦに対して確実に位相ロックすることができる。Ｋは、プログラム可能でありかつ回線４２上において導入され得る係数（ｆａｃｔｏｒ）、または、カウンター４０に恒久的に記憶され得る係数である。Ｋは、ｎ×Ｍに等しい（ここで、ｎは、例えば、１，２，３などの自然数である）。これらの同期パルスは、イネーブル信号が回線４６上において供給される場合にのみ、ゲート回路４４により補間回路２６へ通過させられる。このようなイネーブル信号については、例えば、Ｆ、Ｍ、または、Ｎ値のいずれかの変更の結果として生成することができる。これにより、ゲート回路４４がイネーブルにされると、ゲート回路４４は、カウンター４０からの同期パルスを、回線４８上において、補間回路２６の初期化入力へ通過させる。このことは、補間回路２６を、その初期状態にセットし、この時点で、入力基準周波数２８および出力周波数３２が所定の位相にある旨と、次に、これらがＭ周期毎に同相であり続ける旨とが分かる。補間回路２６は、キャリーが加算回路２４への分数入力として回線５０上に現れるキャリー出力（ｃａｒｒｙ ｏｕｔ）を備えた簡単な加算回路であってもよく、または、補間回路２６は、例えば、より高いオーダーのシグマ−デルタ変調器であってもよい。補間回路２６の初期化は、補間回路２６をゼロにリセットすることができ、または、補間回路２６を、例えば、雑音を最小限にすべく回線５０上の出力をランダム化するために使用できるような他の任意の所定設定にセットすることができる。
【００１９】
図１に示されるように、ゲート回路４４は、回線４６上の信号によりイネーブルにされた後に、カウンター４０からの第１の同期パルスを通過させるが、このことは本発明に必要な制限ではない。例えば、ゲート回路４４については、図２の参照番号４４’に示されるように、パルスカウンター６０とＡＮＤゲート６２とを用いて実施することができる。ＡＮＤゲート６２は、同期カウンター４０からの同期パルスを一方の入力において受信し、かつ、回線４６上のイネーブルを他方の入力において受信する。同期パルスは、間断なく呈されるが、イネーブル信号が回線４６上に存在する場合にのみ、ＡＮＤゲート６２により通過させられる。回線６６上の信号によりパルスカウンター６０がカウント１にセットされれば、イネーブル信号が現れた後に発生する第１の同期パルスが、回線４８上において、補間回路２６の初期化入力へ通過させられる。しかし、パルスカウンター６０については、回線６６上における他の任意の数（例えば、２）によってプログラムすることができ、この場合には、第２の同期パルスのみが、イネーブル信号の発生後に、回線４８上を通過させられる。このことについては、例えばＦ、Ｍ、または、Ｎの変更などによる出力周波数ｆＯＵＴの変更後にチャンネルが変更された後でシステムをセットするために十分な時間が与えられることを保証するために行うことができる。
【００２０】
図１の周波数分周器２０が、プログラム可能分周器２２と、整数Ｎと分数Ｆ／Ｍとを結合するための加算回路２４とを含むものとして示されているが、このことは本発明に必要な制限ではない。例えば、図３に示されるように、周波数分周器２０’は、単に、例えばモジュラスＮ，Ｎ＋１を用いるデュアルモジュラス分周器またはデュアル除数分周器７０を含むことができる。補間回路２６からの入力は、単に、ゼロまたは１である。
【００２１】
或る用途において（図４）、同期された出力位相を備えた分数分周シンセサイザ、および、整数分周シンセサイザ、という形で本発明を適用することができる。ＰＬＬ１２は、例えばＲＦ信号であり得るｆＯＵＴ信号を生成し、かつ、第２ＰＬＬ１１２は、スーパーヘテロダイン（ｓｕｐｅｒｈｅｔｅｒｏｄｙｎｅ）回路内で用いるためのＩＦ信号であり得る第２のｆＯＵＴ信号を生成する。位相検出器１４ａへの入力は、同期カウンター４０から生じる。
【００２２】
本発明の特定の特徴については幾つかの図面に示されており、かつ、他の特徴については示されていないが、このことは、便宜上のことに過ぎない。その理由は、本発明によれば、各々の特徴を他の特徴のいずれかまたは全てと結合することができるためである。本明細書内で用いられる“含む（ｉｎｃｌｕｄｉｎｇ）”、“具備する（ｃｏｍｐｒｉｓｉｎｇ）”、“有する（ｈａｖｉｎｇ）”、および、“備えた（ｗｉｔｈ）”という語は、広くかつ包括的に解釈されるべきであり、かつ、いかなる物理的な相互関係にも制限されるものではない。さらに、対象用途において開示されたあらゆる実施形態は、考えられ得る実施形態としてのみ取り上げられるべきである。
【００２３】
他の実施形態についても、当業者により想到されるものであり、かつ、冒頭の請求項の範囲内にあるものである。
【図面の簡単な説明】
【図１】本発明による、出力が入力基準に対して位相同期される分数分周シンセサイザの概略的なブロック図である。
【図２】図１のゲート回路の一実施手段の概略図である。
【図３】図１の周波数分周器の他の実施手段の概略図である。
【図４】本発明による、整数分周シンセサイザを伴う、図１の分数分周シンセサイザの概略的なブロック図である。
【符号の説明】
１０，１０’ 分数分周シンセサイザ
１２，１１２ 位相ロックループ（ＰＬＬ）
１４，１４ａ 位相検出器
１６，１６ａ ループフィルター
１８，１８ａ 電圧制御発振器（ＶＣＯ）
２０ 周波数分周器
２２，２２ａ プログラム可能分周器
２４ 加算回路
２６ 補間回路
４０，４０’ 同期カウンター
４４，４４’ ゲート回路
６０ パルスカウンター
６２ ＡＮＤゲート
７０ デュアルモジュラス分周器
【発明の属する技術分野】
本発明は、分数分周（ｆｒａｃｔｉｏｎａｌ−Ｎ）シンセサイザと、分数モジュラス（ｆｒａｃｔｉｏｎａｌ ｍｏｄｕｌｕｓ）により分周される入力基準（ｉｎｐｕｔ ｒｅｆｅｒｅｎｃｅ）に対して出力が位相同期する（ｐｈａｓｅ−ｓｙｎｃｈｒｏｎｉｓｅｄ）同期化方法とに関する。
【０００２】
【関連出願】
本願は、２００１年５月３１日に出願された”ＦＲＡＣＴＩＯＮＡＬ−Ｎ ＳＹＮＴＨＥＳＩＺＥＲ ＷＩＴＨＳＹＮＣＨＲＯＮＩＺＥＤ ＯＵＴＰＵＴ ＰＨＡＳＥ”という題目の米国仮出願第６０／２９４，７７３号の利益をここに主張するものである。
【０００３】
【従来の技術】
位相ロックループ（ＰＬＬ）において、出力信号は、入力基準信号に対して、位相／周波数ロックされる（ｐｈａｓｅ ａｎｄ ｆｒｅｑｕｅｎｃｙ ｌｏｃｋｅｄ）。フィードバックループ内に挿入される周波数分周器（ｆｒｅｑｕｅｎｃｙ ｄｉｖｉｄｅｒ）を備えたＰＬＬについては、整数分周（Ｉｎｔｅｇｅｒ−Ｎ）周波数シンセサイザを構成するために用いることができる。その場合に、位相検出器の負入力における信号は、基準に対して位相／周波数ロックされる。出力周波数および位相は、基準周波数および位相のＮ倍である。出力周波数については、Ｎ値をプログラムすることにより、基準周波数ステップで合成する（ｓｙｎｔｈｅｓｉｚｅ）ことができる。基準の周期毎に対し、出力の周期が正確にＮ周期だけ存在するので、Ｎ個毎に１つの出力立ち上がりエッジ（ｒｉｓｉｎｇ ｅｄｇｅ）が、各々の基準立ち上がりエッジと同相（ｉｎ ｐｈａｓｅ）である。任意の所定値Ｎに対して、基準に対する出力の位相が固定され、かつ、該位相は、シンセサイザがその周波数チャンネルに切換復帰される（ｓｗｉｔｃｈ ｂａｃｋｅｄ）毎に同じとなる。分数分周シンセサイザにおいて、フィードバック経路内の分周器（ｄｉｖｉｄｅｒ）は、整数／分数部分（ｉｎｔｅｇｅｒ ａｎｄ ｆｒａｃｔｉｏｎａｌ ｐａｒｔ）を有し、かつ、出力周波数ステップでの解像度（ｒｅｓｏｌｕｔｉｏｎ）は、式（１）に示されるように、基準周波数の分数である。
【数１】
分数部分は、ディジタル補間回路を用いて生成される。これにより、Ｆ／Ｍにより与えられる平均値を備えた一連の整数値が出力される（ここで、Ｆは入力分数（ｉｎｐｕｔ ｆｒａｃｔｉｏｎ）、かつ、Ｍはモジュラス（ｍｏｄｕｌｕｓ）である）。モジュラスＭは、プログラム可能でもあり、または、所定の実施手段のために固定され得る。
【０００５】
補間回路は、例えば、オーバーフロービットを出力として備えた１つのアキュムレータであってもよく、または、より高いオーダーの（ｈｉｇｈｅｒ ｏｒｄｅｒ）シグマ−デルタ変調器であってもよい。両方のアーキテクチャに関する従来技術の例は多数存在する。
【０００６】
分数分周シンセサイザは、自らを望ましいものにさせる多数の利点を有する。これらの出力ステップは、基準周波数の分数の形である。このことによって、より大きな入力基準周波数の利用が可能となり、次には、Ｎをより小さくすることが可能となる。このことは大きな利点である。その理由は、入力から出力までの位相雑音利得（ｐｈａｓｅ ｎｏｉｓｅ ｇａｉｎ）はＮ２の関数、または、ｄＢで２０ｌｏｇＮであり、したがって、Ｎを僅かに低減することによってさえも雑音を大いに低減することができるためである。さらに、より大きな入力基準周波数の利用可能性によって、より広いループ帯域が可能となり、次には、シンセサイザが或る周波数チャンネルから他の周波数チャンネルへ切り換えられる毎の整定時間（ｓｅｔｔｌｉｎｇ ｔｉｍｅ）をより短縮することが可能となる。
【０００７】
式（１）を、
【数２】
【０００８】
【発明が解決しようとする課題】
本発明の主要な目的は、分数分周シンセサイザと、基準位相に対する出力位相の同期化方法とを提供することである。
【０００９】
【課題を解決するための手段】
本発明は、入力基準信号の周期の整数倍にて同期パルスを生成することにより、かつ、出力信号の位相を入力基準信号と同期させるべく、分数分周シンセサイザ内の補間回路を再初期化するために、これらの同期パルスの１つをゲートすることにより、入力基準信号と位相同期した出力信号を備えた真に簡単かつ効果的な分数分周シンセサイザを達成できるという実現の結果として生じるものである。
【００１０】
本発明は、入力基準信号の分数倍である周波数を有する出力信号を有する位相ロックループを含む、同期された出力位相を備えた分数分周シンセサイザを特徴づける。位相ロックループは、周波数分周器を含む。入力基準信号のＭ周期の整数倍にて同期パルスを生成するために、入力基準信号に応答する同期カウンターが存在する。補間回路は、平均して入力分数に等しい分数値を有する出力を周波数分周器に供給するために、入力分数に応答する。イネーブル信号に応答するゲート回路は、出力信号の位相を入力基準信号と同期させるべく、補間回路を再初期化するために、同期パルスを通過させる。
【００１１】
好ましい実施形態において、周波数分周器は、モジュラス（ｍｏｄｕｌｉ）Ｎ，Ｎ＋１を有するデュアルモジュラス分周器（ｄｕａｌ ｍｏｄｕｌｕｓ ｄｉｖｉｄｅｒ）を含むことができる。あるいは、周波数分周器は、プログラム可能な分周器回路と、補間回路の出力と整数入力とに応答する加算回路とを含むことができる。ゲート回路は、イネーブル信号の発生後に、第２の同期パルス、または、さらに後の同期パルスを通過させることができる。補間回路は、モジュロＭ補間回路（ｍｏｄｕｌｏ Ｍ ｉｎｔｅｒｐｏｌａｔｏｒ）であってもよい。
【００１２】
本発明は、分数分周シンセサイザにおいて、出力信号を入力基準信号と位相同期させる方法であって、入力基準信号の周期の整数倍にて同期パルスを生成する段階と、出力信号の位相を入力基準信号と同期させるべく、分数分周シンセサイザ内の補間回路を再初期化するために、同期パルスをゲートする段階とを含む方法をさらに特徴づける。
【００１３】
好ましい実施形態において、同期パルスについては、Ｍ周期の整数倍にて生成することができる（ここで、Ｍは補間回路のモジュラスである）。補間回路を再初期化するために同期パルスをゲートすることについては、出力信号の周波数における所定の変更によりイネーブルにすることができる。
【００１４】
【発明の実施の形態】
本発明に関する他の目的、特徴、および、利点は、好ましい実施形態に関する以下の説明と添付図面とを参照して、当業者により想到されるものである。
【００１５】
図１において、同期された出力位相を備えた分数分周シンセサイザ１０が示される。シンセサイザ１０は、位相検出器１４と、ループフィルター１６と、電圧制御発振器（ＶＣＯ）１８と、周波数分周器２０とを含む位相ロックループ（ＰＬＬ）１２を含み、該周波数分周器２０は、図１において、プログラム可能分周器２２と加算回路２４とを含む。補間回路２６は、加算回路２４に、分数入力Ｆ／Ｍを供給する（ここで、Ｆは通常は分数の分子であり、かつ、Ｍは分母またはモジュラスである）。整数部分Ｎについては、外部ソースから供給することができる。これら２つは、除数（ｄｉｖｉｓｏｒ ｎｕｍｂｅｒ）をプログラム可能分周器２２へ供給するために、加算回路２４内で結合される。
【００１６】
動作中に、基準周波数２８（ｆＲＥＦ）は、入力３０において、位相検出器１４の正入力へ送られる。電圧制御発振器１８は、回線３２上において、出力信号ｆＯＵＴを供給し、該出力信号ｆＯＵＴの周波数は、ＶＣＯ１８へ供給される電圧の関数である。回線３２上における出力信号の周波数は、プログラム可能分周器２２内で除数により分周され、かつ、位相検出器１４の負入力へ送り戻される。２つの信号のあらゆる位相差が位相検出器１４により検出され、かつ、その位相差を表す信号が、ループフィルター１６へ供給される。ループフィルター１６は、回線３２上における出力信号ｆＯＵＴの周波数を積分または平均化し、かつ、ループフィルター１６は、位相検出器１４への入力間のバランスが取られるまで出力信号ｆＯＵＴの周波数を増減させるために、電圧をＶＣＯ１８へ供給する。
【００１７】
位相ロックループ１２が別のチャンネルへ切り換えられる毎に、すなわち、パラメータＦ，Ｍ，Ｎのうちのいずれか１つ以上を変更することにより位相ロックループ１２の出力ｆＯＵＴの周波数が変更される毎に、バランスを取る工程が新たに始まる。しかしながら、分数分周シンセサイザにおいて、より高い周波数の出力信号ｆＯＵＴは、基準信号のＭ周期毎にのみ、入力基準周波数２８と同相である。より重要なことには、出力は、基準のＭ個のエッジのうちの１つとのみ同相となり、かつ、補間回路の特定の状態に応じてチャンネルが切り換えられたりまたは合成される毎に、基準のＭ個のエッジのうちのどの１つが、出力と同相のエッジになるのかが異なり得る。
【００１８】
本発明によれば、出力周波数ｆＯＵＴについては、Ｋ回毎に一回だけ同期パルスを生成するために入力基準周波数ｆＲＥＦ（無変更）に応答する同期カウンター４０を用いることにより、入力基準周波数ｆＲＥＦに対して確実に位相ロックすることができる。Ｋは、プログラム可能でありかつ回線４２上において導入され得る係数（ｆａｃｔｏｒ）、または、カウンター４０に恒久的に記憶され得る係数である。Ｋは、ｎ×Ｍに等しい（ここで、ｎは、例えば、１，２，３などの自然数である）。これらの同期パルスは、イネーブル信号が回線４６上において供給される場合にのみ、ゲート回路４４により補間回路２６へ通過させられる。このようなイネーブル信号については、例えば、Ｆ、Ｍ、または、Ｎ値のいずれかの変更の結果として生成することができる。これにより、ゲート回路４４がイネーブルにされると、ゲート回路４４は、カウンター４０からの同期パルスを、回線４８上において、補間回路２６の初期化入力へ通過させる。このことは、補間回路２６を、その初期状態にセットし、この時点で、入力基準周波数２８および出力周波数３２が所定の位相にある旨と、次に、これらがＭ周期毎に同相であり続ける旨とが分かる。補間回路２６は、キャリーが加算回路２４への分数入力として回線５０上に現れるキャリー出力（ｃａｒｒｙ ｏｕｔ）を備えた簡単な加算回路であってもよく、または、補間回路２６は、例えば、より高いオーダーのシグマ−デルタ変調器であってもよい。補間回路２６の初期化は、補間回路２６をゼロにリセットすることができ、または、補間回路２６を、例えば、雑音を最小限にすべく回線５０上の出力をランダム化するために使用できるような他の任意の所定設定にセットすることができる。
【００１９】
図１に示されるように、ゲート回路４４は、回線４６上の信号によりイネーブルにされた後に、カウンター４０からの第１の同期パルスを通過させるが、このことは本発明に必要な制限ではない。例えば、ゲート回路４４については、図２の参照番号４４’に示されるように、パルスカウンター６０とＡＮＤゲート６２とを用いて実施することができる。ＡＮＤゲート６２は、同期カウンター４０からの同期パルスを一方の入力において受信し、かつ、回線４６上のイネーブルを他方の入力において受信する。同期パルスは、間断なく呈されるが、イネーブル信号が回線４６上に存在する場合にのみ、ＡＮＤゲート６２により通過させられる。回線６６上の信号によりパルスカウンター６０がカウント１にセットされれば、イネーブル信号が現れた後に発生する第１の同期パルスが、回線４８上において、補間回路２６の初期化入力へ通過させられる。しかし、パルスカウンター６０については、回線６６上における他の任意の数（例えば、２）によってプログラムすることができ、この場合には、第２の同期パルスのみが、イネーブル信号の発生後に、回線４８上を通過させられる。このことについては、例えばＦ、Ｍ、または、Ｎの変更などによる出力周波数ｆＯＵＴの変更後にチャンネルが変更された後でシステムをセットするために十分な時間が与えられることを保証するために行うことができる。
【００２０】
図１の周波数分周器２０が、プログラム可能分周器２２と、整数Ｎと分数Ｆ／Ｍとを結合するための加算回路２４とを含むものとして示されているが、このことは本発明に必要な制限ではない。例えば、図３に示されるように、周波数分周器２０’は、単に、例えばモジュラスＮ，Ｎ＋１を用いるデュアルモジュラス分周器またはデュアル除数分周器７０を含むことができる。補間回路２６からの入力は、単に、ゼロまたは１である。
【００２１】
或る用途において（図４）、同期された出力位相を備えた分数分周シンセサイザ、および、整数分周シンセサイザ、という形で本発明を適用することができる。ＰＬＬ１２は、例えばＲＦ信号であり得るｆＯＵＴ信号を生成し、かつ、第２ＰＬＬ１１２は、スーパーヘテロダイン（ｓｕｐｅｒｈｅｔｅｒｏｄｙｎｅ）回路内で用いるためのＩＦ信号であり得る第２のｆＯＵＴ信号を生成する。位相検出器１４ａへの入力は、同期カウンター４０から生じる。
【００２２】
本発明の特定の特徴については幾つかの図面に示されており、かつ、他の特徴については示されていないが、このことは、便宜上のことに過ぎない。その理由は、本発明によれば、各々の特徴を他の特徴のいずれかまたは全てと結合することができるためである。本明細書内で用いられる“含む（ｉｎｃｌｕｄｉｎｇ）”、“具備する（ｃｏｍｐｒｉｓｉｎｇ）”、“有する（ｈａｖｉｎｇ）”、および、“備えた（ｗｉｔｈ）”という語は、広くかつ包括的に解釈されるべきであり、かつ、いかなる物理的な相互関係にも制限されるものではない。さらに、対象用途において開示されたあらゆる実施形態は、考えられ得る実施形態としてのみ取り上げられるべきである。
【００２３】
他の実施形態についても、当業者により想到されるものであり、かつ、冒頭の請求項の範囲内にあるものである。
【図面の簡単な説明】
【図１】本発明による、出力が入力基準に対して位相同期される分数分周シンセサイザの概略的なブロック図である。
【図２】図１のゲート回路の一実施手段の概略図である。
【図３】図１の周波数分周器の他の実施手段の概略図である。
【図４】本発明による、整数分周シンセサイザを伴う、図１の分数分周シンセサイザの概略的なブロック図である。
【符号の説明】
１０，１０’ 分数分周シンセサイザ
１２，１１２ 位相ロックループ（ＰＬＬ）
１４，１４ａ 位相検出器
１６，１６ａ ループフィルター
１８，１８ａ 電圧制御発振器（ＶＣＯ）
２０ 周波数分周器
２２，２２ａ プログラム可能分周器
２４ 加算回路
２６ 補間回路
４０，４０’ 同期カウンター
４４，４４’ ゲート回路
６０ パルスカウンター
６２ ＡＮＤゲート
７０ デュアルモジュラス分周器
Claims (8)
- 同期された出力位相を備えた分数分周シンセサイザであって、
入力基準信号の分数倍である周波数を有する出力信号を有し、周波数分周器を含む位相ロックループと、
前記入力基準信号のＭ周期の整数倍にて同期パルスを生成するために、該入力基準信号に応答する同期カウンターと、
平均して前記入力分数に等しい分数値を有する出力を前記周波数分周器に供給するために、入力分数に応答する補間回路と、
前記出力信号を入力基準信号に対して位相同期させるべく、前記補間回路を再初期化するために、前記同期パルスを通過させるためのイネーブル信号に応答するゲート回路と
を具備することを特徴とする分数分周シンセサイザ。 - 前記周波数分周器は、モジュラスＮ，Ｎ＋１を有するデュアルモジュラス分周器を含むことを特徴とする請求項１に記載の分数分周シンセサイザ。
- 前記周波数分周器は、プログラム可能分周器回路と、前記補間回路の出力と整数入力とに応答する加算回路とを含むことを特徴とする請求項１に記載の分数分周シンセサイザ。
- 前記ゲート回路は、イネーブル信号の発生後に、第２の同期パルス、または、さらに後の同期パルスを通過させることを特徴とする請求項１に記載の分数分周シンセサイザ。
- 前記補間回路は、モジュロＭ補間回路であることを特徴とする請求項１に記載の分数分周シンセサイザ。
- 分数分周シンセサイザにおいて、出力信号を入力基準信号と位相同期させる方法であって、
入力基準信号の周期の整数倍にて同期パルスを生成する段階と、
出力信号の位相を入力基準信号と同期させるべく、分数分周シンセサイザ内の補間回路を再初期化するために、前記同期パルスをゲートする段階と
を具備することを特徴とする方法。 - 前記同期パルスは、Ｍ周期の整数倍にて生成される（ここで、Ｍは補間回路のモジュラスである）ことを特徴とする請求項６に記載の方法。
- 前記補間回路を再初期化するために、前記同期パルスをゲートする段階は、出力信号の周波数における所定の変更によりイネーブルにされることを特徴とする請求項６に記載の方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US29477301P | 2001-05-31 | 2001-05-31 | |
| US09/957,042 US6556086B2 (en) | 2001-05-31 | 2001-09-20 | Fractional-N synthesizer and method of synchronization of the output phase |
| PCT/US2002/018523 WO2002098005A1 (en) | 2001-05-31 | 2002-05-17 | Fractional-n synthesiser and method of synchronisation of the output phase |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004520780A true JP2004520780A (ja) | 2004-07-08 |
| JP3848325B2 JP3848325B2 (ja) | 2006-11-22 |
Family
ID=26968726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003501081A Expired - Lifetime JP3848325B2 (ja) | 2001-05-31 | 2002-05-17 | 分数分周シンセサイザおよび出力位相の同期化方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6556086B2 (ja) |
| EP (1) | EP1391043B1 (ja) |
| JP (1) | JP3848325B2 (ja) |
| AT (1) | ATE347751T1 (ja) |
| DE (1) | DE60216582T2 (ja) |
| WO (1) | WO2002098005A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013143773A (ja) * | 2012-01-06 | 2013-07-22 | U-Blox Ag | 分数分周ｐｌｌシンセサイザ信号のオフセット時間を決定する方法、及びその方法を実行するシンセサイザ、信号処理装置並びにｇｎｓｓ受信器 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2811166B1 (fr) * | 2000-06-30 | 2005-01-28 | Cit Alcatel | Procede et dispositif de synthese de frequence au moyen d'une boucle a phase asservie |
| JP2002198808A (ja) * | 2000-10-19 | 2002-07-12 | Sony Corp | Ｐｌｌ回路および光通信受信装置 |
| US7071787B2 (en) * | 2002-11-22 | 2006-07-04 | Tektronix, Inc. | Method and apparatus for the reduction of phase noise |
| DE60302543D1 (de) * | 2003-03-14 | 2006-01-05 | St Microelectronics Srl | Fraktional-Phasenregelschleife |
| US7463710B2 (en) * | 2003-06-27 | 2008-12-09 | Analog Devices, Inc. | Fractional-N synthesizer and method of programming the output phase |
| US7242224B1 (en) | 2004-02-20 | 2007-07-10 | Marvell International Ltd. | Continuous, wide-range frequency synthesis and phase tracking methods and apparatus |
| US7180339B2 (en) * | 2004-04-26 | 2007-02-20 | Analog Devices, Inc. | Synthesizer and method for generating an output signal that has a desired period |
| US7551010B2 (en) * | 2005-05-12 | 2009-06-23 | Mitsubishi Electric Corporation | PLL circuit and design method thereof |
| US7317360B2 (en) * | 2006-04-20 | 2008-01-08 | Analog Devices, Inc. | Fractional-N synthesizer system and method |
| US7889012B2 (en) * | 2008-05-06 | 2011-02-15 | Hittite Microwave Corporation | System and method for cycle slip prevention in a frequency synthesizer |
| US7898353B2 (en) * | 2009-05-15 | 2011-03-01 | Freescale Semiconductor, Inc. | Clock conditioning circuit |
| US9048847B2 (en) * | 2013-09-24 | 2015-06-02 | Analog Devices Global | Apparatus and methods for synchronizing phase-locked loops |
| US9673847B1 (en) | 2015-11-25 | 2017-06-06 | Analog Devices, Inc. | Apparatus and methods for transceiver calibration |
| US9979408B2 (en) | 2016-05-05 | 2018-05-22 | Analog Devices, Inc. | Apparatus and methods for phase synchronization of phase-locked loops |
| US9893734B1 (en) | 2016-10-03 | 2018-02-13 | Analog Devices Global | Adjusting phase of a digital phase-locked loop |
| US10116315B1 (en) * | 2017-09-21 | 2018-10-30 | Qualcomm Incorporated | System-on-a-chip clock phase management using fractional-N PLLs |
| US11082051B2 (en) | 2018-05-11 | 2021-08-03 | Analog Devices Global Unlimited Company | Apparatus and methods for timing offset compensation in frequency synthesizers |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1179025A (en) * | 1983-09-06 | 1984-12-04 | Chung K. Tsang | Optimized fractional frequency synthesizer |
| FR2763196B1 (fr) * | 1997-05-07 | 1999-07-30 | Thomson Csf | Synthetiseur de frequence coherent a boucle de phase et pas fractionnaires |
| DE19748885C2 (de) * | 1997-11-05 | 2001-11-29 | Ericsson Telefon Ab L M | Phasenregelschleife mit Verbesserungen des Phasen-Jitters, MTIEs, der Folgegeschwindigkeit und der Einrastgeschwindigkeit |
| US6249685B1 (en) * | 1998-12-21 | 2001-06-19 | Texas Instruments Incorporated | Low power fractional pulse generation in frequency tracking multi-band fractional-N phase lock loop |
-
2001
- 2001-09-20 US US09/957,042 patent/US6556086B2/en not_active Expired - Lifetime
-
2002
- 2002-05-17 JP JP2003501081A patent/JP3848325B2/ja not_active Expired - Lifetime
- 2002-05-17 AT AT02739834T patent/ATE347751T1/de not_active IP Right Cessation
- 2002-05-17 DE DE60216582T patent/DE60216582T2/de not_active Expired - Lifetime
- 2002-05-17 WO PCT/US2002/018523 patent/WO2002098005A1/en active IP Right Grant
- 2002-05-17 EP EP02739834A patent/EP1391043B1/en not_active Expired - Lifetime
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| JP2013143773A (ja) * | 2012-01-06 | 2013-07-22 | U-Blox Ag | 分数分周ｐｌｌシンセサイザ信号のオフセット時間を決定する方法、及びその方法を実行するシンセサイザ、信号処理装置並びにｇｎｓｓ受信器 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1391043B1 (en) | 2006-12-06 |
| DE60216582T2 (de) | 2007-09-27 |
| US20020180539A1 (en) | 2002-12-05 |
| DE60216582D1 (de) | 2007-01-18 |
| EP1391043A1 (en) | 2004-02-25 |
| WO2002098005A1 (en) | 2002-12-05 |
| US6556086B2 (en) | 2003-04-29 |
| JP3848325B2 (ja) | 2006-11-22 |
| ATE347751T1 (de) | 2006-12-15 |
| EP1391043A4 (en) | 2004-09-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050810 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051122 |
|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
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|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060725 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060824 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3848325 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100901 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110901 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120901 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130901 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
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|
| EXPY | Cancellation because of completion of term |