JP2003515963A - デジタル位相ロックループ周波数シンセサイザ - Google Patents
デジタル位相ロックループ周波数シンセサイザInfo
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S331/00—Oscillators
- Y10S331/02—Phase locked loop having lock indicating or detecting means
Abstract
(57)【要約】
本発明は、端数NベースPLL周波数シンセサイザにおける位相誤差補償回路を提供する。この回路により、必要な全ての調整信号および基準信号が電圧制御発振器(4)のVCO周波数(fVCO)から補助位相制御ループ(補助PLL)を使用して導出される。本発明による回路はとりわけ集積回路技術でのHF−PLL周波数シンセサイザに適用することができる。
Description
【0001】
本発明は、請求項1の上位概念によるデジタルPLL(Phase Locked Loop)
周波数シンセサイザに関する。
周波数シンセサイザに関する。
【0002】
通常のデジタルPLL周波数シンセサイザは、図1のブロック回路図に示した
公知の原理に従って動作する。ここでは基準周波数frefが、水晶安定化発振器
1によって形成された安定した水晶周波数fQを分周係数“R”だけ分周器2に
よって分周することによって形成される。この基準周波数fRefは位相周波数検
知器3で第2の周波数f2と比較される。この第2の周波数は電圧制御発振器(
VCO;Voltage Controlled Oscillator)4で形成された周波数fVCOを分周係
数Nだけ分周することによって導出される。この分周係数“N”だけの周波数分
周はN分周器5で行われる。位相周波数検知器3は、チャージポンプ6およびル
ープローパスフィルタ7との関連の構成に応じて制御電圧を形成し、この制御電
圧が電圧制御発振器4を所望の周波数fVCOで発振させる。
公知の原理に従って動作する。ここでは基準周波数frefが、水晶安定化発振器
1によって形成された安定した水晶周波数fQを分周係数“R”だけ分周器2に
よって分周することによって形成される。この基準周波数fRefは位相周波数検
知器3で第2の周波数f2と比較される。この第2の周波数は電圧制御発振器(
VCO;Voltage Controlled Oscillator)4で形成された周波数fVCOを分周係
数Nだけ分周することによって導出される。この分周係数“N”だけの周波数分
周はN分周器5で行われる。位相周波数検知器3は、チャージポンプ6およびル
ープローパスフィルタ7との関連の構成に応じて制御電圧を形成し、この制御電
圧が電圧制御発振器4を所望の周波数fVCOで発振させる。
【0003】
N分周器5により調整可能な分周比“N”は整数である。このことの意味する
のは、電圧制御発振器4がロックされた位相制御ループにおいて基準周波数fRe
fの整数倍でしか発振できないということである。この事実にはいくつかの不都
合がある。
のは、電圧制御発振器4がロックされた位相制御ループにおいて基準周波数fRe
fの整数倍でしか発振できないということである。この事実にはいくつかの不都
合がある。
【0004】
電圧制御発振器4で形成可能な周波数fVCOの所望の間隔が小さい場合には、
比較的に低い基準周波数FRefを使用しなければならない。位相制御ループPL
LはサンプリングレートfRefによるロックされたシステムであるから、サンプ
リング定理(Nyquisrt定理)に従って位相制御ループPLLのバンド幅を、安定
したシステムを得るためにはfRef/2より高く選択することはできない。実際
にはバンド幅は通常、基準周波数fRefの約10%である。
比較的に低い基準周波数FRefを使用しなければならない。位相制御ループPL
LはサンプリングレートfRefによるロックされたシステムであるから、サンプ
リング定理(Nyquisrt定理)に従って位相制御ループPLLのバンド幅を、安定
したシステムを得るためにはfRef/2より高く選択することはできない。実際
にはバンド幅は通常、基準周波数fRefの約10%である。
【0005】
PLLループのバンド幅が狭いと言うことは、N分周器5を電圧制御発振器4
の別の周波数fVCO、すなわち別の周波数チャネルに切り替える際に過渡特性が
緩慢であることを意味する。
の別の周波数fVCO、すなわち別の周波数チャネルに切り替える際に過渡特性が
緩慢であることを意味する。
【0006】
別の欠点は、電圧制御発振器4の周波数fVCOを非常に低く分周しなければな
らないことに由来する。分周される周波数fVCOは、位相ノイズが比較的に小さ
くなければならない基準周波数fRefと比較されるから、PLL制御によって分
周される周波数fVCOの位相ノイズは確かに最適化されるが、電圧制御発振器4
の位相ノイズ自体は悪化し、しかも分周係数Nが大きくなるほどさらに悪化する
。
らないことに由来する。分周される周波数fVCOは、位相ノイズが比較的に小さ
くなければならない基準周波数fRefと比較されるから、PLL制御によって分
周される周波数fVCOの位相ノイズは確かに最適化されるが、電圧制御発振器4
の位相ノイズ自体は悪化し、しかも分周係数Nが大きくなるほどさらに悪化する
。
【0007】
必要なチャネルラスタよりも大きい基準周波数fRefは、分周係数Nを整数以
外で調整できる場合に使用できる。N分周器5自体は整数係数によってのみ分周
できるから、分周比の端数部分は時間的手段でMサイクルを介して調整しなけれ
ばならない。すなわちM−Kサイクルの持続時間に対して分周係数Nを、そして
Kサイクルの持続時間に対しては整数1だけ高められた分周係数N+1により分
周しなければならない。
外で調整できる場合に使用できる。N分周器5自体は整数係数によってのみ分周
できるから、分周比の端数部分は時間的手段でMサイクルを介して調整しなけれ
ばならない。すなわちM−Kサイクルの持続時間に対して分周係数Nを、そして
Kサイクルの持続時間に対しては整数1だけ高められた分周係数N+1により分
周しなければならない。
【0008】
このことにより、定常状態の位相制御ループPLLでは電圧制御発振器4の平
均周波数fVCOが次のように得られる: fVCO=fRef*(N+K/M) 電圧制御発振器4の周波数fVCOが安定しており、相応に所望の端数分周比に
調整されていることを前提にすれば、分周係数Nによって分周されるサイクル中
は周波数fVCO/Nが過度に高く、従って基準周波数fRefと周波数fVCO/Nと
の間の位相差が、各期間で係数 TVCO_SOLL*K/M だけ大きくなる。
均周波数fVCOが次のように得られる: fVCO=fRef*(N+K/M) 電圧制御発振器4の周波数fVCOが安定しており、相応に所望の端数分周比に
調整されていることを前提にすれば、分周係数Nによって分周されるサイクル中
は周波数fVCO/Nが過度に高く、従って基準周波数fRefと周波数fVCO/Nと
の間の位相差が、各期間で係数 TVCO_SOLL*K/M だけ大きくなる。
【0009】
この累積された位相差は電圧制御発振器4の最大VCO持続期間まで増大し、
分周係数N+1により分周されるサイクルでちょうど再びなくなる。従って基準
周波数fRefのM期間後に再び位相同一性が、基準周波数fRefと分周される周波
数fVCOとの間に存在するようになる。係数Mはモジュラスであり、すなわち係
数Mが大きければ大きいほど、基準周波数fRefを大きく選択することができ、
かつ周波数ステップが小さくなる。すなわち比較的に小さな周波数チャネル間隔
で調整することができる。
分周係数N+1により分周されるサイクルでちょうど再びなくなる。従って基準
周波数fRefのM期間後に再び位相同一性が、基準周波数fRefと分周される周波
数fVCOとの間に存在するようになる。係数Mはモジュラスであり、すなわち係
数Mが大きければ大きいほど、基準周波数fRefを大きく選択することができ、
かつ周波数ステップが小さくなる。すなわち比較的に小さな周波数チャネル間隔
で調整することができる。
【0010】
位相累積器によって、N/(N+1)分周器の分周係数の切り替えを自動的に
行うことを可能にする回路も提案されている。位相累積器ではその内容に、電圧
制御発振器の分周された周波数fVCOの各パルス後にモジュロM加算の値Kが加
算される。位相累積器の各オーバフロー後に次のサイクルで、分周係数がNから
N+1に変化する。このことにより位相累積器には内在的に常に、係数TVCO_S
OLL/Mにより乗算された値が存在し、この値は位相周波数検知器の瞬時位相値
を表す。
行うことを可能にする回路も提案されている。位相累積器ではその内容に、電圧
制御発振器の分周された周波数fVCOの各パルス後にモジュロM加算の値Kが加
算される。位相累積器の各オーバフロー後に次のサイクルで、分周係数がNから
N+1に変化する。このことにより位相累積器には内在的に常に、係数TVCO_S
OLL/Mにより乗算された値が存在し、この値は位相周波数検知器の瞬時位相値
を表す。
【0011】
しかし位相周波数検知器において各周波数毎に調整される位相差に基づき、P
LL位相制御ループは電圧制御発振器(VCO)を再度制御しようと試みる。そ
のためこれは位相安定性に不利に作用する。従って一定のVCO周波数およびV
CO位相のためには、電圧制御発振器で一定の調整電圧と、ループローパスフィ
ルタの大きな時定数が必要である。しかしこのことは比較的に大きなループバン
ド幅に対する要求にちょうど拮抗するものである。
LL位相制御ループは電圧制御発振器(VCO)を再度制御しようと試みる。そ
のためこれは位相安定性に不利に作用する。従って一定のVCO周波数およびV
CO位相のためには、電圧制御発振器で一定の調整電圧と、ループローパスフィ
ルタの大きな時定数が必要である。しかしこのことは比較的に大きなループバン
ド幅に対する要求にちょうど拮抗するものである。
【0012】
位相ジッタの低減を達成するために、種々の解決アプローチが公知である。公
知の方法(Marconi社)は、複数のカスケード接続された位相累積器使用するこ
とであり、位相累積器はシグマ・デルタ原理に従って、位相ジッタの周波数成分
をループローパスフィルタにより大きく減衰される領域へシフトする。この場合
、補償は必要ないが、複数の位相累積器が必要である。
知の方法(Marconi社)は、複数のカスケード接続された位相累積器使用するこ
とであり、位相累積器はシグマ・デルタ原理に従って、位相ジッタの周波数成分
をループローパスフィルタにより大きく減衰される領域へシフトする。この場合
、補償は必要ないが、複数の位相累積器が必要である。
【0013】
位相ジッタを低減するための他の公知の方法は、位相周波数検知器ないしルー
プローパスフィルタに操作介入することによる制御のアクティブ補償である。こ
こでは例えば本来の充電ポンプ電流に加えて補償電流をループローパスフィルタ
に供給し、前者の電流作用を補償することができる。ここではサイクル毎に供給
電圧の大きさまたは持続時間を変更して、位相誤差に依存する電荷量を補償のた
めに使用できるようにしなければならない。
プローパスフィルタに操作介入することによる制御のアクティブ補償である。こ
こでは例えば本来の充電ポンプ電流に加えて補償電流をループローパスフィルタ
に供給し、前者の電流作用を補償することができる。ここではサイクル毎に供給
電圧の大きさまたは持続時間を変更して、位相誤差に依存する電荷量を補償のた
めに使用できるようにしなければならない。
【0014】
種々異なる電荷量の個別の段階付けは電圧制御発振器の所望の周波数fVCOに
依存し、例えばVCO周波数/持続期間に依存する基準電流の関数として調整す
ることができる。例えばPhilips社により設計された、いわゆるフラクション−
N−位相制御ループ(PLL)では電流補償原理が使用される。この方法の欠点
は、基準電流の調整が必要なことと、ループローパスフィルタへ、拡張型充電ポ
ンプにより操作介入することである。
依存し、例えばVCO周波数/持続期間に依存する基準電流の関数として調整す
ることができる。例えばPhilips社により設計された、いわゆるフラクション−
N−位相制御ループ(PLL)では電流補償原理が使用される。この方法の欠点
は、基準電流の調整が必要なことと、ループローパスフィルタへ、拡張型充電ポ
ンプにより操作介入することである。
【0015】
位相ジッタを低減するための別の公知の方法は、National Semiconductor社に
より使用されているもので、電圧制御発振器の分周された周波数fVCOの作用エ
ッジをサイクルに依存してアクティブに遅延することである。この事実のために
、位相周波数検知器には常に位相同一性が前もって反映され、PLL位相制御ル
ープの追従制御が回避される。必要な遅延の相対量は位相累積器の内容に相関す
る。最小遅延の絶対量だけが電圧制御発振器の所望の周波数fVCOに依存する。
より使用されているもので、電圧制御発振器の分周された周波数fVCOの作用エ
ッジをサイクルに依存してアクティブに遅延することである。この事実のために
、位相周波数検知器には常に位相同一性が前もって反映され、PLL位相制御ル
ープの追従制御が回避される。必要な遅延の相対量は位相累積器の内容に相関す
る。最小遅延の絶対量だけが電圧制御発振器の所望の周波数fVCOに依存する。
【0016】
前記のMarconi社により使用された位相ジッタを低減する方法を除いて、公知
の方法全てで共通するのは、基準を時間領域または電圧領域ないし電流領域で必
要とすることであり、その大きさは合成すべき周波数に依存することである。
の方法全てで共通するのは、基準を時間領域または電圧領域ないし電流領域で必
要とすることであり、その大きさは合成すべき周波数に依存することである。
【0017】
本発明の課題は、フラクション−NベースのデジタルPLL周波数シンセサイ
ザに対して、必要な全ての調整信号および基準信号を電圧制御発振器(VCO)
の周波数から導出することのできる位相誤差補償手段を提供することである。
ザに対して、必要な全ての調整信号および基準信号を電圧制御発振器(VCO)
の周波数から導出することのできる位相誤差補償手段を提供することである。
【0018】
この課題は、上位概念記載のデジタルPLL周波数シンセサイザにおいて、請
求項1の特徴部分に記載された構成によって解決される。
求項1の特徴部分に記載された構成によって解決される。
【0019】
本発明の有利な実施形態は従属請求項に記載されている。
【0020】
本発明およびその改善形態並びに本発明の利点を以下、図面に示された実施例
に基づき説明する。
に基づき説明する。
【0021】
図1は、すでに明細書冒頭で説明した公知の通常のPLL周波数シンセサイザの
ブロック回路図である。
ブロック回路図である。
【0022】
図2は、本発明によるフラクション−N−周波数シンセサイザのブロック回路図
である。
である。
【0023】
図3は、図2の回路に設けられたPLL位相遅延装置の構造を示すブロック回路
図であり、この遅延装置はM−1遅延素子とM:1マルチプレクサを有する。
図であり、この遅延装置はM−1遅延素子とM:1マルチプレクサを有する。
【0024】
図4は、図2の回路に設けられた、M遅延素子を有する別の位相遅延装置のブロ
ック回路図である。
ック回路図である。
【0025】
図2にはブロック回路図として、本発明に相応して構成されたデジタルPLL
(Phase Locked Loop)周波数シンセサイザの回路が示されている。この回路で
もすでに図1で説明した通常の公知の素子が示されている。すなわち水晶安定化
発振器1,基準周波数分周器2,位相周波数検知器3,充電ポンプ(チャージポ
ンプ)6,ループローパスフィルタ7および電圧制御発振器(VCO)4である
。
(Phase Locked Loop)周波数シンセサイザの回路が示されている。この回路で
もすでに図1で説明した通常の公知の素子が示されている。すなわち水晶安定化
発振器1,基準周波数分周器2,位相周波数検知器3,充電ポンプ(チャージポ
ンプ)6,ループローパスフィルタ7および電圧制御発振器(VCO)4である
。
【0026】
図2に示した周波数シンセサイザでは、基準周波数fRefが水晶安定化発振器
1から送出された水晶周波数fQを分周することにより基準周波数分周器2で形
成される。この基準周波数は、電圧制御発振器4の周波数fVCOの分周によって
導出された第2の周波数f2と位相周波数検知器3で比較される。この位相周波
数検知器の出力信号は充電ポンプ(チャージポンプ)6とループローパスフィル
タ7を介して導通した後、PLLループで電圧制御発振器4に対する制御電圧と
して用いられる。
1から送出された水晶周波数fQを分周することにより基準周波数分周器2で形
成される。この基準周波数は、電圧制御発振器4の周波数fVCOの分周によって
導出された第2の周波数f2と位相周波数検知器3で比較される。この位相周波
数検知器の出力信号は充電ポンプ(チャージポンプ)6とループローパスフィル
タ7を介して導通した後、PLLループで電圧制御発振器4に対する制御電圧と
して用いられる。
【0027】
電圧制御発振器4の周波数を分周するためにPLLループでは、図1に基づき
説明した公知の周波数シンセサイザ回路とは異なり、N/(N+1)周波数分周
器9が設けられている。この周波数分周器は、2つの隣接する整数分周係数Nと
N+1との間を制御入力側8(Select)で切り替えることができ、基本的
にはnによりプログラミングすることができ、場合によりデュアル・モジュラス
原理に従って実現されている。
説明した公知の周波数シンセサイザ回路とは異なり、N/(N+1)周波数分周
器9が設けられている。この周波数分周器は、2つの隣接する整数分周係数Nと
N+1との間を制御入力側8(Select)で切り替えることができ、基本的
にはnによりプログラミングすることができ、場合によりデュアル・モジュラス
原理に従って実現されている。
【0028】
周波数分周器9と、位相周波数検知器3における周波数f2に対する入力側と
の間には、同様に図1の公知の回路とは異なり位相遅延装置10が挿入接続され
ている。この位相遅延装置は2つの制御入力側11(DelAdjust)と12(DelSe
l)を有する。ここで制御入力側12は複数の線路により実現することができ、
例えばld(M)線路を有するバスとすることができる。制御入力側11では基
本遅延が調整され、制御入力側12ではこの基本遅延がどの程度、位相遅延装置
10の出力側13でその入力側14に対して行われるかが調整される。
の間には、同様に図1の公知の回路とは異なり位相遅延装置10が挿入接続され
ている。この位相遅延装置は2つの制御入力側11(DelAdjust)と12(DelSe
l)を有する。ここで制御入力側12は複数の線路により実現することができ、
例えばld(M)線路を有するバスとすることができる。制御入力側11では基
本遅延が調整され、制御入力側12ではこの基本遅延がどの程度、位相遅延装置
10の出力側13でその入力側14に対して行われるかが調整される。
【0029】
PLL位相遅延装置10の構造の詳細が図3に示されている。図示のように、
選択されたモジュラスMに相応して、位相遅延チェーン15にはM−1の遅延素
子16が含まれ、これらの遅延素子はそれぞれ制御入力側11を介して著製可能
である同じ遅延時間を有している。制御入力側12からのデコードされたDelSel
信号値によって、どの遅延素子16の後方で位相周波数検知器3および位相累積
器17に対する信号が出力結合されるかが選択される。
選択されたモジュラスMに相応して、位相遅延チェーン15にはM−1の遅延素
子16が含まれ、これらの遅延素子はそれぞれ制御入力側11を介して著製可能
である同じ遅延時間を有している。制御入力側12からのデコードされたDelSel
信号値によって、どの遅延素子16の後方で位相周波数検知器3および位相累積
器17に対する信号が出力結合されるかが選択される。
【0030】
PLL位相遅延装置10の位相遅延チェーン15で作用する基本遅延の数を調
整するために設けられた制御入力側12は同時にM:1マルチプレクサ18の制
御入力側である。このマルチプレクサ18によりその制御入力側に印加される制
御信号に依存して、直列に接続された遅延素子16のどれより後で、位相周波数
検知器3の一方の入力側に供給される信号と、位相累積器17に供給される信号
とを出力結合するかが選択される。マルチプレクサを複数の遅延素子の選択に使
用することにより、上に述べたデコーディングを場合により省略することもでき
る。
整するために設けられた制御入力側12は同時にM:1マルチプレクサ18の制
御入力側である。このマルチプレクサ18によりその制御入力側に印加される制
御信号に依存して、直列に接続された遅延素子16のどれより後で、位相周波数
検知器3の一方の入力側に供給される信号と、位相累積器17に供給される信号
とを出力結合するかが選択される。マルチプレクサを複数の遅延素子の選択に使
用することにより、上に述べたデコーディングを場合により省略することもでき
る。
【0031】
位相累積器17は位相遅延装置10の各出力パルスによって、基準周波数fRe
fの調整可能な端数K、とりわけモジュロMだけ高められる。このために加算器
・モジュロM19が設けられている。オーバフローの際に位相累積器17のオー
バフロー出力側20を介して、N/(N+1)周波数分周器9が次の期間のため
に分周係数(N+1)に切り替えられる。位相累積器17の出力側21は、PL
L位相遅延装置10の制御入力側12に対して制御ワードDelSelを直接形成する
。
fの調整可能な端数K、とりわけモジュロMだけ高められる。このために加算器
・モジュロM19が設けられている。オーバフローの際に位相累積器17のオー
バフロー出力側20を介して、N/(N+1)周波数分周器9が次の期間のため
に分周係数(N+1)に切り替えられる。位相累積器17の出力側21は、PL
L位相遅延装置10の制御入力側12に対して制御ワードDelSelを直接形成する
。
【0032】
すでに詳細に説明したように、補償すべき位相誤差は順次連続するMサイクル
内のサイクル数の関数であり、かつ電圧制御発振器4の所望の周波数fVCOの関
数でもある。従って前にすでに行ったように、分周されるfVCOフェーズを遅延
するために必要なサイクル依存時間は次式の整数倍でなければならない。
内のサイクル数の関数であり、かつ電圧制御発振器4の所望の周波数fVCOの関
数でもある。従って前にすでに行ったように、分周されるfVCOフェーズを遅延
するために必要なサイクル依存時間は次式の整数倍でなければならない。
【0033】
Tdelmin=1/(fvco_soll*M)
本発明の方法で重要なのは、この時間Tdelminを、制御入力側11を介して位
相遅延装置10の遅延素子チェーン15の各遅延素子16において調整する制御
電圧DelAdjustを、別の位相遅延装置22と別の位相周波数検知器23を用い、
電圧制御発振器4の周波数fVCOから直接導出するステップである。
相遅延装置10の遅延素子チェーン15の各遅延素子16において調整する制御
電圧DelAdjustを、別の位相遅延装置22と別の位相周波数検知器23を用い、
電圧制御発振器4の周波数fVCOから直接導出するステップである。
【0034】
図4に示すように、別の位相遅延装置22は位相遅延装置10とまったく同じ
に構成される。すなわちこの別の位相遅延装置は、図3の位相遅延装置10の遅
延素子16における出力結合線路に相応して、全ての遅延素子24においてダミ
ー出力結合素子25によって負荷される。そしてこれにより、M:1マルチプレ
クサ18の設けられたPLL位相遅延装置10での遅延条件と同じ条件をシミュ
レートする。別の位相遅延装置22では、位相遅延装置10の場合のようにM−
1の遅延素子ではなく、Mの遅延素子24が順次接続されている。このことは非
常に重要である。
に構成される。すなわちこの別の位相遅延装置は、図3の位相遅延装置10の遅
延素子16における出力結合線路に相応して、全ての遅延素子24においてダミ
ー出力結合素子25によって負荷される。そしてこれにより、M:1マルチプレ
クサ18の設けられたPLL位相遅延装置10での遅延条件と同じ条件をシミュ
レートする。別の位相遅延装置22では、位相遅延装置10の場合のようにM−
1の遅延素子ではなく、Mの遅延素子24が順次接続されている。このことは非
常に重要である。
【0035】
別の位相遅延装置22の入力側26には、電圧制御発振器4の周波数fVCOが
位相増幅器27を介して供給される。そして別の位相遅延装置22の出力側28
の信号はやはり別の位相周波数検知器23によって、同じ位相増幅器27を介し
て導かれた電圧制御発振器4の周波数fVCOと直接比較される。別の位相遅延装
置22の出力側28から導出された比較結果は第2のループローパスフィルタ2
9でローパスフィルタリングされ、次に別の位相遅延装置22に対してその制御
入力側に供給される制御電圧を形成する。
位相増幅器27を介して供給される。そして別の位相遅延装置22の出力側28
の信号はやはり別の位相周波数検知器23によって、同じ位相増幅器27を介し
て導かれた電圧制御発振器4の周波数fVCOと直接比較される。別の位相遅延装
置22の出力側28から導出された比較結果は第2のループローパスフィルタ2
9でローパスフィルタリングされ、次に別の位相遅延装置22に対してその制御
入力側に供給される制御電圧を形成する。
【0036】
この制御電圧DelAdjustにより、別の位相遅延装置22の遅延素子24ではそ
れぞれ同じ基本遅延が調整される。従って別の位相遅延装置22は補助位相制御
ループ(補助PLL)の主構成部であり、この補助位相制御ループで電圧制御発
振器4は固有の基準周波数を形成する。周波数が高いため、補助PLLは非常に
大きなループバンド幅を有することができる。
れぞれ同じ基本遅延が調整される。従って別の位相遅延装置22は補助位相制御
ループ(補助PLL)の主構成部であり、この補助位相制御ループで電圧制御発
振器4は固有の基準周波数を形成する。周波数が高いため、補助PLLは非常に
大きなループバンド幅を有することができる。
【0037】
しかし基準周波数fRefのオーダーにある値で十分である。なぜなら、格段に
高速のDelAdjust制御信号をそれほど高速に評価することはできないからである
。別の位相遅延装置22で正確に電圧制御発振器4の発振の1VCO期間が含ま
れることが保証されれば、次式が成り立つ。
高速のDelAdjust制御信号をそれほど高速に評価することはできないからである
。別の位相遅延装置22で正確に電圧制御発振器4の発振の1VCO期間が含ま
れることが保証されれば、次式が成り立つ。
【0038】
T22=M*Tdelmin=TVCO_SOLL
これの意味するものは、別の位相遅延装置22の各遅延素子24がTVCO_sol
lのM番目の部分だけ正確に遅延されることである。
lのM番目の部分だけ正確に遅延されることである。
【0039】
これはまさに、本来のメインPLL、すなわち位相遅延装置10に含まれる位
相遅延チェーン15の所要の素子値である。遅延素子16ないし24は両方の位
相遅延装置10ないし22でその時間的特性の点で同じに構成されているから、
別の位相遅延装置22に対する制御電圧を制御電圧DelAdjustとして位相遅延装
置10の制御入力側11での供給に使用することができる。
相遅延チェーン15の所要の素子値である。遅延素子16ないし24は両方の位
相遅延装置10ないし22でその時間的特性の点で同じに構成されているから、
別の位相遅延装置22に対する制御電圧を制御電圧DelAdjustとして位相遅延装
置10の制御入力側11での供給に使用することができる。
【0040】
本発明に相応して構成された周波数シンセサイザはとりわけ有利には集積回路
技術で実施することができる。
技術で実施することができる。
【図1】
図1は、すでに明細書冒頭で説明した公知の通常のPLL周波数シンセサイザ
のブロック回路図である。
のブロック回路図である。
【図2】
図2は、本発明によるフラクション−N−周波数シンセサイザのブロック回路
図である。
図である。
【図3】
図3は、図2の回路に設けられたPLL位相遅延装置の構造を示すブロック回
路図であり、この遅延装置はM−1遅延素子とM:1マルチプレクサを有する。
路図であり、この遅延装置はM−1遅延素子とM:1マルチプレクサを有する。
【図4】
図4は、図2の回路に設けられた、M遅延素子を有する別の位相遅延装置のブ
ロック回路図である。
ロック回路図である。
Claims (7)
- 【請求項1】 安定化水晶発振器周波数の分周によって形成された基準周波
数が、電圧制御発振器(VCO)の周波数の分周によって導出された第2の周波
数と位相周波数検知器で比較され、 該位相周波数検知器の出力信号は、場合により設けられた充電ポンプ(チャー
ジポンプ)とPLL回路のループローパスフィルタとを介して導かれた後、電圧
制御発振器に対する制御電圧として用いられ、 電圧制御発振器の周波数を分周するために、PLLループでは2つの隣接する
整数分周係数NとN+1とが切り替えられ、 M−Kサイクルの持続時間の間はNにより分周し、次にKサイクルの持続時間
の間はN+1により分周するN/(N+1)周波数分周器と、該N/(N+1)
周波数分周器を自動的に切り替えるための位相累積器とが設けられており、 該位相累積器の内容には、分周されたVCO周波数の各パルスによってモジュ
ロM加算による値Mが加算され、 該位相累積器は、各オーバフロー後に次のサイクルで分周係数をNからN+1
に変化させる形式のデジタル位相ロックループ周波数シンセサイザにおいて、 N/(N+1)周波数分周器(9)と、該周波数分周器により制御される位相
周波数検知器(3)の入力側および同時に位相累積器(17)の入力側との間に
位相遅延装置(10)が挿入されており、 該位相遅延装置は位相遅延チェーン(15)にM−1の遅延素子(16)を有
し、かつ第2の制御入力側(11,12)を有し、 当該2つの制御入力側の一方の入力側(11)は、位相遅延チェーンの位相素
子の基本遅延のそれぞれ一致する大きさを調整するためのものであり、 他方(12)の入力側(12)は、当該位相遅延チェーンで作用する基本遅延
の数を調整するためのものであり、 位相累積器の内容は位相遅延装置の各出力パルスによって、基準周波数モジュ
ロMの調整可能な端数Kだけ高められ、 オーバフローの際に、N/(N+1)周波数分周器は次の期間のためにN+1
に切り替えられ、 位相累積器(17)の出力側(21)は、作用する基本遅延の数を調整するた
めに設けられた位相遅延装置(10)の制御入力側(12)と接続されており、 別の位相遅延装置(22)が電圧制御発振器(4)の出力側と、別の位相周波
数検知器(23)の入力側との間に接続されており、 前記別の位相遅延装置は、PLL位相遅延装置(10)と正確に遅延条件が一
致するように構成されており、ただしM−1ではなくMの順次接続された遅延素
子(24)を有し、 前記別の位相周波数検知器(23)の第2入力側には、電圧制御発振器(4)
の出力側が遅延素子の中間回路なしで接続されており、 前記別の位相周波数検知器(23)の出力側には別のループローパスフィルタ
(29)を介して補助PLLループを形成しながら、2つの位相遅延装置(10
,22)の制御入力側(11,30)が接続されており、 該制御入力側(11,30)は遅延素子の基本遅延のそれぞれ一致する大きさ
を調整するために設けられている、 ことを特徴とする周波数シンセサイザ。 - 【請求項2】 位相遅延装置(10)で作用する基本遅延の数を調整するた
めに設けられた制御入力側(12)はM:1マルチプレクサ(18)の制御入力
側により形成され、 当該マルチプレクサによってその制御入力側に印加される制御信号に依存して
、直列に接続された遅延素子(16)のうちどれの後方で、位相周波数検知器(
3)の一方の入力側に供給される信号と、位相累積器(17)に供給される信号
とが出力結合されるかが選択される、請求項1記載の周波数シンセサイザ。 - 【請求項3】 前記別の位相遅延装置(22)は、位相遅延装置(10)の
遅延条件と一致する遅延条件をシミュレートするため、遅延素子(24)自体の
他に、この遅延素子に配属されたダミー出力結合素子(25)を有する、請求項
1記載の周波数シンセサイザ。 - 【請求項4】 ダミー出力結合素子(25)は負荷素子であり、 該負荷素子は、負荷をPLL位相遅延装置(10)のM:1マルチプレクサ(
18)の入力によりシミュレートする、請求項2または3記載の周波数シンセサ
イザ。 - 【請求項5】 とりわけ別の位相周波数検知器(22)を含む補助PLLル
ープは、非常に大きなループバンド幅を有するように構成されている、請求項1
から4までのいずれか1項記載の周波数シンセサイザ。 - 【請求項6】 補助PLLループは、そのバンド幅が基準周波数(fRef)
のオーダーであるように構成されている、請求項5記載の周波数シンセサイザ。 - 【請求項7】 集積回路技術によって構成されている、請求項1から6まで
のいずれか1項記載の周波数シンセサイザ。
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PCT/DE1999/001569 WO2000014879A2 (de) | 1998-09-03 | 1999-05-28 | Digitaler pll-frequenzsynthesizer |
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