JP4493887B2 - フラクショナルｎ周波数シンセサイザ及びその動作方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 16
- 230000003595 spectral effect Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 238000004088 simulation Methods 0.000 description 6
- 238000001228 spectrum Methods 0.000 description 5
- 230000000737 periodic effect Effects 0.000 description 4
- 238000013139 quantization Methods 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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- H03L7/00—Automatic control of frequency or phase; Synchronisation
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- H03L7/08—Details of the phase-locked loop
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- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＰＬＬ（位相固定ループ）周波数シンセサイザに関し、より詳細には、周波数シンセサイザの分周数が変動するフラクショナルＮ周波数シンセサイザに関する。
【０００２】
【従来の技術】
従来のＰＬＬを用いたフラクショナルＮ周波数シンセサイザとしては、例えば特開平１０−１５４９３５号公報に記載されるものがある。この公報に記載されるフラクショナルＮ周波数シンセサイザが図７に示されている。図７に示される従来のフラクショナルＮ周波数シンセサイザ７０は、電圧制御発振器（ＶＣＯ）７６の出力信号（周波数ｆｏ）の一部を可変分周器７７及びアキュムレータ７８により周期的に変動する整数Ｎもしくは（Ｎ＋１）で分周した比較信号ｆｐと、基準信号周波数ｆｒとの位相差を位相比較器７２で検出し、その位相差に応じたパルス幅の電圧パルスをチャージポンプ回路７３に入力し、チャージポンプからの出力電流Ｉｃｐをループフイルタ７５で平滑して電圧に変換し、電圧制御発振器７６の制御電圧としている。この構成により、電圧制御発振器７６の出力信号の平均周波数ｆｏを、ｆｏ＝ｆｒ［Ｎ＋（Ｆ／２n）］に制御することができる。但し、Ｆは位相比較周期（ｆｒ又はｆｐの周期）毎のアキュムレータへ入力される入力値であり、ｎはアキュムレータのｎビット・レジスタ構成から定められる整数である。従って、出力信号の平均周波数ｆｏを、ＮのみならずＦをも切り換えることにより基準信号の周波数ｆｒよりも小さい周波数間隔で切り換えることができる。
【０００３】
しかし、このままでは、実際の出力信号の周波数ｆｏは、常に周期的に変動し、中心周波数から外れたスプリアスを発生する。つまり、この従来のフラクショナルＮ周波数シンセサイザ７０においては、ｎビット・レジスタ構成のアキュムレータ７８に入力値Ｆを位相比較周期（ｆｒ又はｆｐの周期）毎に加算して、アキュムレータ７８がオーバーフローになる際のオーバーフロー信号Ｓｏｖにより、出力を０から１へ切り換えて、分周器７７の分周数をＮからＮ＋１に切り換える構成のため、出力信号周波数ｆｏは、ｆｏ１＝（Ｎ＋１）ｆｒとｆｏ２＝Ｎｆｒとの間を周期的に、すなわち、（２n／Ｆ）位相比較周期毎に、切り換わる。この結果、上記のスプリアスが発生するものである。このため、この従来のフラクショナルＮ周波数シンセサイザ７０は好ましくないスプリアスを打消すため、スプリアスキャンセル回路７９をさらに設けている。このスプリアスキャンセル回路７９は、リセット信号が入力された時点からアキュムレータの出力値に比例したパルス幅を有するパルス電圧信号を出力し、そのパルス電圧信号により駆動されてスプリアスキャンセル回路出力電流Ｉｓｃを出力する回路を備えている。このスプリアスキャンセル電流Ｉｓｃとチャージポンプ回路７３の出力電流Ｉｃｐとを重ね合せて得られた電流を、ループフイルタ７５で平滑にし、さらに電圧に変換して、電圧制御発振器７６の制御電圧とし、これにより、可変分周器７７の分周数Ｎと（Ｎ＋１）の周期的な変化によるスプリアスの発生をキャンセルしている。
【０００４】
【発明が解決しようとする課題】
しかし、図７に示す従来のフラクショナルＮ周波数シンセサイザ７０のスプリアスは、ｎビットレジスタ構成のアキュムレータ７８により可変分周器７７の分周数をＮと（Ｎ＋１）に周期的に切り換える構成から本質的に発生する性質のものであり、この結果、周期的に顕著な強度のスペクトルを有する。例えば、図３において、スペクトル３１に示すように、従来のフラクショナルＮ周波数シンセサイザ７０の出力信号は、スプリアスキャンセルを行なわない場合のシミュレーション、基準周波数ｆｒ＝１ＭＨｚ、分周数３１５（Ｎ）＋１５／１６、では、最大で−１０ｄＢのレベルのスプリアス３２を発生する。この結果、従来のフラクショナルＮ周波数シンセサイザ７０では、スプリアスキャンセル回路の精度を高精度にしなければ、確実にスプリアスをキャンセルできないという問題がある。例えば、図３と同じシミュレーションを使用してスプリアスキャンセル精度誤差を５％とした場合には、図４に示すスペクトル４１のように、従来のフラクショナルＮ周波数シンセサイザ７０の出力が発生するスプリアス４２の最大スペクトルは約−３６ｄＢとなり、実用とはならない。従って、従来のフラクショナルＮ周波数シンセサイザ７０では、高精度のスプリアスキャンセル回路を必要とし、この結果、回路が高価となる問題を有する。
【０００５】
【課題を解決するための手段】
本発明は、上記の従来の問題点を解決したフラクショナルＮ周波数シンセサイザ及びその動作方法を提供することを目的とする。
【０００６】
この目的を達成するため、本発明は、フラクショナルＮ周波数シンセサイザを動作する方法であって、シグマデルタ・ノイズシェーパを設け、出力信号を分周する分周数設定値の整数部分と小数部分とを設定し、分周数設定値の小数部分をこのシグマデルタ・ノイズシェーパに位相比較周期毎に入力し、このシグマデルタ・ノイズシェーパの出力と分周設定値の整数部分とを加算して和を作り、この和を分周数として使用して出力信号を分周し、分周数設定値の小数部分とシグマデルタ・ノイズシェーパの出力との差を作り、この差を位相比較周期毎にアキュムレータに累積し、このアキュムレータの値に基づいてスプリアスキャンセル値を発生させる、各ステップを有するフラクショナルＮ周波数シンセサイザを動作する方法を提供する。
【０００７】
本発明のかかる方法によれば、シグマデルタ・ノイズシェーパとして、例えば、一般的な３次のシグマデルタ・ノイズシェーパを使用した場合、３次シグマデルタ・ノイズシェーパの量子化出力Ｙと入力Ｘの関係を示す伝達関数は、Ｙ＝Ｘ＋（１−ｚ-1）3Ｎｑ、であり、ここで、ｚ-1は１標本遅延を表し、Ｎｑは量子化雑音を表す。量子化雑音Ｎｑはほぼランダム（ホワイトノイズ）な性格を有する。従って、この３次シグマデルタ・ノイズシェーパに、位相比較周期毎に分周数設定値の小数部分を表す数Ｆが入力されると、平均値がこの分周数設定値の小数部分Ｆに等しいランダムな整数列Ｓを、位相比較周期毎に出力する。つまり、平均値がＦのほぼランダムな整数列Ｓ、−３乃至＋４、を出力する。
【０００８】
このシグマデルタ・ノイズシェーパの出力と分周数設定値の整数部分Ｎとの和を作ると、平均値がＮ＋Ｆに等しいほぼランダムな整数列、Ｎ−３乃至Ｎ＋４、を出力する。このランダムな数が、フラクショナルＮ周波数シンセサイザの分周数として使用され、平均として基準周波数ｆｒの（Ｎ＋Ｆ）倍の周波数を有する出力信号ｆｏを発生する。本発明のシグマデルタ・ノイズシェーパは、平均値がＦに等しいほぼランダムな整数列Ｓ、例えば、−３乃至＋４、を発生するため、従来のフラクショナルＮ周波数シンセサイザの動作方法とは異なり、分周数の周期的な変化が存在しない。このため、従来のような周期的に顕著なスペクトル強度を有するスプリアスの発生が回避される。
【０００９】
このように、本発明のフラクショナルＮ周波数シンセサイザでは、周期的に顕著なスペクトル強度のスプリアスは発生しない。ランダムに発生するスプリアスについては、分周数設定値の小数部分とシグマデルタ・ノイズシェーパの出力との差を作り、この差を位相比較周期毎にアキュムレータに累積し、このアキュムレータの値に基づいてスプリアスキャンセル値を発生させて、スプリアアスを抑制する。
【００１０】
本発明のフラクショナルＮ周波数シンセサイザでは、周期的に顕著なスペクトル強度のスプリアスが本質的に発生しないため、高精度のスプリアスキャンセル回路でなくとも、実用的なレベルまでスプリアスの発生を打消すことが可能なのである。
【００１１】
本発明の請求項２に記載された方法によれば、上記本発明の方法において、アキュムレータの出力をアナログ値に変換し、このアナログ値を分周数で分周された出力信号と基準信号との位相差を出力する位相比較器の出力に加算する、各ステップをさらに含む。
【００１２】
かかるステップを有する本発明の方法によれば、分周数設定値の小数部分とシグマデルタ・ノイズシェーパの出力との差を表す値が、位相比較周期毎の分周数と分周設定値との間の誤差に相当し、この誤差がアキュムレータに累積され、このアキュムレータの出力をアナログ値に変換し、このアナログ値をスプリアスキャンセル値として位相比較器の出力に加算することで、分周数の誤差を補償してスプリアスの発生をキャンセルしている。
【００１３】
また、本発明の請求項３に記載された方法によれば、上記請求項２に記載の方法において、出力信号の周期を使用してアナログ変換されたアキュムレータの出力のタイミングを、位相比較器の出力タイミングに近い範囲に限定することを特徴とする方法が提供される。
【００１４】
かかる特徴を有する本発明の方法によれば、スプリアスキャンセル値の加算のタイミングを位相比較器の出力にできるだけ近い範囲に、出力信号周波数の周期を利用して限定しているため、位相比較器とスプリアスキャンセル回路の出力タイミングのずれを防ぎ、タイミングのずれによるスプリアスの発生を防止している。
【００１５】
さらに、本発明の請求項４によれば、電圧制御発振器、位相比較器、及びこれら電圧制御発振器と位相比較器の間に設けられた可変分周器を有するフラクショナルＮ周波数シンセサイザであって、電圧制御発振器の出力信号を可変分周器で分周するための分周数設定値の整数部分及び小数部分を設定する手段と、分周数設定値の小数部分が位相比較周期毎に入力されるシグマデルタ・ノイズシェーパと、このシグマデルタ・ノイズシェーパの出力と分周設定値の整数部分を加算して和を作る加算手段とを備えて、この加算手段の出力が分周数として可変分周器で使用されて電圧制御発振器の出力信号を分周して、位相比較器に供給するフラクショナルＮ周波数シンセサイザが提供される。
【００１６】
かかる構成のフラクショナルＮ周波数シンセサイザによれば、前述の通り、シグマデルタ・ノイズシェーパが、平均が分周設定値に等しい整数の分周数をランダムに発生して可変分周器に与えるため、従来のフラクショナルＮ周波数シンセサイザとは異なり、周期的に顕著なスペクトル強度のスプリアスを本質的に発生しないため、高精度のスプリアスキャンセル回路でなくとも実用的なレベルまでスプリアスの発生を打消すことができる。従って、比較的安価にフラクショナルＮ周波数シンセサイザを構成できる。
【００１７】
さらに、本発明の請求項５によれば、請求項４に記載のフラクショナルＮ周波数シンセサイザにおいて、分周設定値の小数部分とシグマデルタ・ノイズシェーパの出力との差を作る手段と、この差を位相比較周期毎に累積する手段と、この累積された値に基づいてスプリアスキャンセル値を発生させる手段と、を含んだスプリアスキャンセル回路をさらに備えたフラクショナルＮ周波数シンセサイザが提供される。
【００１８】
かかる構成のフラクショナルＮ周波数シンセサイザによれば、比較的簡潔な上記構成のスプリアスキャンセル回路を含むことにより、有効にスプリアス発生を打消すことができる。すなわち、本発明では周期的に顕著なスペクトル強度のスプリアスが本質的に発生しないため、簡潔な構成のスプリアスキャンセル回路でも、実用的なレベルまでスプリアスの発生を打消すことができるのである。
【００１９】
さらに、本発明の請求項６によれば、請求項５に記載のフラクショナルＮ周波数シンセサイザにおいて、スプリアスキャンセル回路のスプリアスキャンセル値を発生させる手段が、電圧制御発振器の出力信号の周期に基づいてスプリアスキャンセル値を位相比較器の出力のタイミングに近い範囲に限定して発生する手段と、この発生されたスプリアスキャンセル値を位相比較器の出力と加算する加算手段と、をさらに備えたフラクショナルＮ周波数シンセサイザが提供される。
【００２０】
かかる構成のフラクショナルＮ周波数シンセサイザによれば、位相比較器の出力のタイミングとスプリアスキャンセル値の加算のタイミングとをできるだけ近い範囲に、出力信号周波数の周期を使用して限定しているため、位相比較器とキャンセル回路の出力タイミングのずれを防ぎ、キャンセルのタイミングのずれによるスプリアスの発生を防止できる。
【００２１】
さらに、本発明の請求項７によれば、請求項４に記載のフラクショナルＮ周波数シンセサイザにおいて、乱数発生器と、乱数発生器の出力及び分周数設定値の小数部分を設定する手段からの出力を加算する手段とを有し、この加算する手段からの出力をデルタシグマ・ノイズシェーパに入力するようにしたフラクショナルＮ周波数シンセサイザが提供される。
【００２２】
かかる構成のフラクショナルＮ周波数シンセサイザによれば、シグマデルタ・ノイズシェーパからの出力のランダム性をさらに向上させて、一層に周期的に顕著なスペクトル強度を有するスプリアスの発生を抑制している。
【００２３】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態について詳細に説明する。
図１は、本発明の第１の実施の形態によるフラクショナルＮ周波数シンセサイザ１を示す。この実施の形態のフラクショナルＮ周波数シンセサイザ１は、基準周波数信号ｆｒが１つの入力端に入力し、位相比較信号ｆｐが他の入力端に入力し、両信号ｆｒとｆｐの位相差に比例する出力を発生する位相比較器２と、位相比較器２の出力に応じて、電流のはき出し、吸い込み、又はハイ・インピーダンスの３状態のいずれかの状態にあるチャージポンプ出力電流Ｉｃｐを出力するチャージ・ポンプ３とを有する。このチャージポンプ出力電流Ｉｃｐは、加算器４を経てループフイルタ５に入力して、平滑化され且つ電圧に変換されて電圧制御発振器６の制御電圧となる。電圧制御発振器６の出力信号（周波数）ｆｏの一部は、可変分周器７にフィードバックされる。
【００２４】
可変分周器７には、分周数が入力されて、この分周数により電圧制御発振器６の出力信号の周波数ｆｏの分周をする。すなわち、分周数がＮ（整数）であるとすると、ｆｏ／Ｎの周波数に分周された位相比較信号ｆｐを発生する。このように分周された位相比較信号ｆｐが位相比較器２で基準周波数信号ｆｒと比較され、両信号ｆｒとｆｐの位相差に基づく出力を発生することにより、電圧制御発振器６の出力信号の周波数ｆｏを、基準周波数ｆｒのＮ倍、ｆｏ＝Ｎｆｒ、に制御する。電圧制御発振器６の出力信号の周波数ｆｏをこのｆｏ＝Ｎｆｒになるべく速くロックするために、基準信号の周波数ｆｒはなるべく高くする必要がある。一方、ｆｒが高いと、所定の周波数帯域において発生可能な出力周波数ｆｏ＝Ｎｆｒの数が減少するという不便がある。
【００２５】
このために、分周数を整数Ｎに小数部分Ｆ（フラクション）を加えた値（Ｎ＋Ｆ）として、基準周波数ｆｒの（Ｎ＋Ｆ）倍の出力周波数、すなわち、ｆｏ＝（Ｎ＋Ｆ）ｆｒの周波数の出力信号を発生するフラクショナルＮ周波数シンセサイザが考案されている。上述した従来技術では、この小数部分Ｆを発生するために、分周数をある間隔で周期的にＮからＮ＋１にし、平均値として（Ｎ＋Ｆ）を形成しているため、周期的に顕著なスペクトル強度を有するスプリアスを発生するものであった。
【００２６】
本発明のこの実施の形態では、分周設定値の整数部分Ｎと小数部分Ｆとをそれぞれ記憶する整数部分レジスタ８と小数部分レジスタ９とを有する。整数部分レジスタ８の内容の整数部分Ｎは、加算器１１を経て、可変分周器７の分周数として入力される。小数部分レジスタ９の内容の小数部分Ｆは、例えば、３次のシグマデルタ・ノイズシェーパ１２の入力として供給される。
【００２７】
図２に示すように、３次のシグマデルタ・ノイズシェーパ１２は、その入力Ｘに対してその出力Ｙが次の伝達関数で表される関係に有る。Ｙ＝Ｘ＋（１−ｚ-1）3Ｎｑ、ここで、ｚ-1は、１標本遅延を表し、Ｎｑは、量子化雑音を表す。量子化雑音Ｎｑはランダム性（ホワイトノイズ）を有する。従って、この３次シグマデルタ・ノイズシェーパ１２に、位相比較周期毎に、分周数設定値の小数部分を表す数Ｆが入力されると、平均値が、この分周数設定値の小数部分Ｆに等しいランダムな整数列Ｓ、−３乃至＋４、を位相比較周期毎に出力する。３次シグマデルタ・ノイズシェーパ１２には、分周された位相比較信号ｆｐが、クロック信号として入力されている。
【００２８】
加算器１１で、このシグマデルタ・ノイズシェーパ１２の出力Ｓと分周数設定値の整数部分Ｎとの和（Ｎ＋Ｓ）を作ると、平均値が（Ｎ＋Ｆ）に等しいほぼランダムな整数列、Ｎ−３乃至Ｎ＋４、を出力する。このランダムな数が、可変分周器７の分周数として使用されて、フラクショナルＮ周波数シンセサイザ１は平均として、基準周波数ｆｒの（Ｎ＋Ｆ）倍の周波数を有する出力信号ｆｏ＝（Ｎ＋Ｆ）ｆｒを出力する。このようにして、本発明のシグマデルタ・ノイズシェーパ１２は、平均値がＦに等しいほぼランダムな整数列Ｓ、例えば、−３乃至＋４、を発生するため、従来のフラクショナルＮ周波数シンセサイザの動作方法とは異なり、分周数の周期的な変化は存在しない。
【００２９】
この結果、図３に示されるようなスプリアスキャンセルを行なわない場合のシミュレーション、基準周波数ｆｒ＝１ＭＨｚ、分周数３１５（Ｎ）＋１５／１６（Ｆ）、による本発明のフラクショナルＮ周波数シンセサイザ１の出力信号の波形３０においても、従来のフラクショナルＮ周波数シンセサイザの出力波形３１のように周期的に顕著なスペクトル強度を有するスプリアス３２（最強で−１０ｄＢ）の発生が回避される。３次のシグマデルタ・ノイズシェーパを使用したこの実施の形態では、スプリアスのスペクトルは分散して広がっていて、このため、最大のレベルは−４８ｄＢ程度に収まっている。このように、従来技術の最大スプリアス強度と本発明の最大スプリアス強度のレベル差は３８ｄＢもあり、それぞれのスプリアスキャンセル回路に要求される精度もレベル差の分だけ異なることになる。なお、シグマデルタ・ノイズシェーパ１２は、３次に限らず、１次、２次、又はより高次のシグマデルタ・ノイズシェーパでもよい。
【００３０】
上記の通り、図３の出力波形３０に示すシグマデルタ・ノイズシェーパ１２を使用した本発明のフラクショナルＮ周波数シンセサイザ１からの出力信号は、スプリアスキャンセルをしない場合は、中心周波数ｆｏの周囲に分散した比較的低いレベルのスプリアスを有する。従来技術の出力波形３１とは異なり、顕著なスペクトル強度を有するスプリアス３２が存在しないから、本発明のスプリアスを打消すために、例えば、図３と同じシミュレーションを使用してスプリアスキャンセル回路の精度誤差を５％とした場合、図４に示すように、本発明のフラクショナルＮ周波数シンセサイザ１の出力波形４０は、スプリアスの大きさがほぼ−７０ｄＢ以下となり、実用に耐え得るものとなる。すなわち、上記した通り、本発明のフラクショナルＮ周波数シンセサイザ１では高精度のスプリアスキャンセル回路を使用しなくとも、十分に実用に耐え得るのである。
【００３１】
次に、図１を再び参照して、本発明のフラクショナルＮ周波数シンセサイザ１に使用されるスプリアスキャンセル回路１０の実施の形態を説明する。このスプリアスキャンセル回路１０は、シグマデルタ・ノイズシェーパ１２からの出力Ｓと小数部分レジスタ９の内容Ｆとを減算して差Ａ＝（Ｆ−Ｓ）を出力する減算器１３と、この差Ａを、位相比較周期毎に累積するアキュムレータ１４とを有する。減算器１３の差出力Ａ＝（Ｆ−Ｓ）は、小数部分を含んだ真の分周設定値（Ｎ＋Ｆ）と可変分周器７の実際の整数分周数（Ｎ＋Ｓ）との誤差を表す。アキュムレータ１４には、分周された位相比較信号ｆｐが、クロック信号として入力されている。このアキュムレータ１４の出力Ｂは、デジタル−アナログ変換器１５により、アナログ値ａに変換される。このデジタル−アナログ変換器１５の出力ａは、ゲート１６を介して、チャージポンプ１７に供給されている。
【００３２】
ゲート１６は、位相比較器２の出力タイミングに合わせてスプリアスキャンセル値を出力して位相比較器２の出力と加算してスプリアスを打消すため、可変分周器７から分周された位相比較信号出力ｆｐと同期してゲートを開く目的のため、可変分周器７の分周出力ｆｐを受けている。上記した通り、アキュムレータ１４の内容Ａは、真の分周設定値（Ｎ＋Ｆ）と実際の分周数（Ｎ＋Ｓ）の誤差（Ｆ−Ｓ）を表したものであり、この誤差でもって実際の分周数を修正して位相比較器２の出力を正しい値に補償するためのものであるから、位相比較器２の出力タイミングと合わせている。
【００３３】
さらに、ゲート１６は電圧制御発振器６の出力信号ｆｏを受けていて、可変分周器７の分周出力ｆｐの直後の出力信号ｆｏの１周期分だけ、ゲート１６を開いて、この期間中にデジタル−アナログ変換器１５の出力ａに応じたスプリアスキャンセル値ａ’を出力する。これは、スプリアスキャンセル回路１０の出力タイミングが位相比較器２の出力タイミングよりも長く延びてキャンセルできない電荷が発生し、一時的な電圧変動が生じ、これにより電圧制御発振器６の振動数ｆｏが移動して、スプリアスを生じないようにするためである。
【００３４】
チャージポンプ１７は、デジタル−アナログ変換器１５の出力ａに応じたゲート１６からの出力ａ’に比例して、電流のはき出し、吸い込み、又はハイ・インピーダンスの３状態のいずれかの状態にあるチャージポンプ出力電流Ｉｓｃを出力する。このチャージポンプ出力電流Ｉｓｃは、位相比較器２の出力に対応したチャージポンプ出力電流Ｉｃｐと加算器４で加算され、和出力（Ｉｃｐ＋Ｉｓｃ）を出力する。この値（Ｉｃｐ＋Ｉｓｃ）が、ループフイルタ５を介して電圧制御発振器６の出力ｆｏの制御電圧となる。
【００３５】
次に、図５ａ乃至図５ｄを参照して、上述した本発明のスプリアスキャンセル回路１０のタイミングを、従来例と対比してさらに詳細に説明する。図５ａに示すように、位相比較のため可変分周器７により分周された位相比較信号ｆｐ▲１▼は、位相比較器２において、基準信号ｆｒ▲２▼との位相が比較され、両信号ｆｐ及びｆｒの間の位相差に応じた出力が発生されて、チャージポンプ回路３はこの位相比較器２の出力に対応した信号Ｉｃｐ▲３▼を発生する。一方、スプリアスキャンセル回路１０は、分周数Ｎ＋Ｓを補償するための値Ｂをアキュムレータ１４に置き、この値Ｂをアナログ値に変換した値ａを、ゲート１６を介して、分周された位相比較信号ｆｐの立上りタイミングとほぼ同時に、チャージポンプ１７に供給して、スプリアスキャンセル信号Ｉｓｃ▲４▼を出力する。このスプリアスキャンセル信号Ｉｓｃ▲４▼と位相比較器２の出力信号Ｉｃｐ▲３▼は、加算器４で加算されループフイルタ５で時間積分される。このループフイルタ出力▲５▼が、図５ａの最下段に示めされている。このループフイルタ出力▲５▼が、上記したように、電圧制御発振器６の出力信号ｆｏを制御するための電圧となる。図５ａのスプリアスキャンセル信号Ｉｓｃ▲４▼の近くの（イ）は分周された位相比較信号ｆｐが基準信号ｆｒよりも位相が進んでいる場合、（ロ）は分周された位相比較信号ｆｐが基準信号ｆｒよりも位相が遅れている場合をそれぞれ示している。
【００３６】
図５ａの（イ）の部分を時間的に拡大したタイミング図を図５ｂに、図５ａの（ロ）の部分を時間的に拡大したタイミング図を図５ｃに、それぞれ示す。図５ｂ及び図５ｃのタイミング図に示すように、両信号ｆｐとｆｒの位相差Ｔ１又はＴ２を表す位相比較器２からの出力Ｉｃｐ▲３▼は、パルスＴ’１及びＴ’２でそれぞれ表されるスプリアスキャンセル信号Ｉｓｃ▲４▼と加算されループフイルタ５で時間積分され、信号▲５▼を形成する。パルスＴ’１及びＴ’２でそれぞれ表されるスプリアスキャンセル信号Ｉｓｃ▲４▼は、電圧制御発振器６の出力信号ｆｏ▲６▼の１周期内に限定されて出力される。Ｉｓｃ▲４▼電流によるトータル電荷量はＩｃｐ▲３▼電流による電荷量のスプリアス分をキャンセルする。従って、図５ｂではＩｃｐ出力終了時、図５ｃではＩｓｃ出力終了時点で全てのキャンセルが終了する。
【００３７】
一方、図５ｄは、従来の典型的なスプリアスキャンセル回路のタイミングを示す図である。この図５ｄから明らかなように、スプリアスキャンセル信号Ｉｓｃ▲４▼’が、分周された位相比較信号ｆｐの１周期間の全体にわたり出力され、そのため位相比較器の出力信号Ｉｃｐ▲３▼とスプリアスキャンセル信号Ｉｓｃ▲４▼’の加算積分値▲５▼’も分周された位相比較信号ｆｐの１周期間が経過するまで、収束しない。この結果、この値▲５▼’による電圧制御発振器の制御も遅れることになり、正確性が劣ることになる。
【００３８】
図６は、本発明の別の実施の形態のフラクショナルＮ周波数シンセサイザの要部を示す図である。図１に示した本発明の第１の実施の形態のフラクショナルＮ周波数シンセサイザ１と同じ部分には同一の符号を付して、詳細な説明は省略する。図６に示す実施の形態のフラクショナルＮ周波数シンセサイザは、図１の実施の形態の構成にさらに追加して、分周された位相比較信号ｆｐをクロックとして入力する乱数発生器６１と加算器６２とを有し、分周設定値の小数部分Ｆに乱数発生器６１からの乱数を加算器６２により加算して、シグマデルタ・ノイズシェーパ１２に入力していて、シグマデルタ・ノイズシェーパ１２が出力する整数列Ｓのランダム性を一層高めている。これにより、周期的に顕著なスペクトル強度を有するスプリアスの発生を抑制している。
【００３９】
【発明の効果】
本発明のフラクショナルＮ周波数シンセサイザでは、周期的に顕著なスペクトル強度のスプリアスが本質的に発生しないため、高精度のスプリアスキャンセル回路でなくとも、実用的なレベルまでスプリアスの発生を打消すことが可能なのである。このため、比較的に安価に構成できる。本発明によれば、スプリアスキャンセル値の加算のタイミングを位相比較器の出力にできるだけ近い範囲に、出力信号周波数の周期を利用して限定しているため、位相比較器とスプリアスキャンセル回路の出力タイミングのずれを防ぎ、タイミングのずれによるスプリアスの発生を防止できる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態によるフラクショナルＮ周波数シンセサイザの回路を示すブロック図。
【図２】 図１に示すフラクショナルＮ周波数シンセサイザに使用されるシグマデルタ・ノイズシェーパの概略を示すブロック図。
【図３】 本発明の実施の形態によるフラクショナルＮ周波数シンセサイザの出力信号強度及び従来のフラクショナルＮ周波数シンセサイザの出力信号強度をシミュレーションによりスプリアスキャンセル無しで対比して示す、横軸に周波数、縦軸に出力の相対的大きさで示すグラフ。
【図４】 本発明の実施の形態によるフラクショナルＮ周波数シンセサイザの出力信号強度及び従来のフラクショナルＮ周波数シンセサイザの出力信号強度をシミュレーションによりキャンセル精度誤差５％のスプリアスキャンセルで対比して示す、横軸に周波数、縦軸に出力の相対的大きさで示すグラフ。
【図５ａ】 本発明のスプリアスキャンセル回路の動作を示すタイミング図。
【図５ｂ】 図５ａの（イ）部分を拡大して示すタイミング図。
【図５ｃ】 図５ａの（ロ）部分を拡大して示すタイミング図。
【図５ｄ】 従来のスプリアスキャンセル回路の動作を示すタイミング図。
【図６】 本発明の第２の実施の形態によるフラクショナルＮ周波数シンセサイザの回路の要部を示すブロック図。
【図７】 従来のフラクショナルＮ周波数シンセサイザの回路を示すブロック図。
【符号の説明】
２ 位相比較器
３ チャージポンプ
４ 加算器
５ ループフイルタ
６ 電圧制御発振器
７ 可変分周器
８ 整数部分レジスタ
９ 小数部分レジスタ
１０ スプリアスキャンセル回路
１１ 加算器
１２ シグマデルタ・ノイズシェーパ
１３ 減算器
１４ アキュムレータ
１５ デジタル−アナログ変換器
１６ ゲート
１７ チャージポンプ
【発明の属する技術分野】
本発明は、ＰＬＬ（位相固定ループ）周波数シンセサイザに関し、より詳細には、周波数シンセサイザの分周数が変動するフラクショナルＮ周波数シンセサイザに関する。
【０００２】
【従来の技術】
従来のＰＬＬを用いたフラクショナルＮ周波数シンセサイザとしては、例えば特開平１０−１５４９３５号公報に記載されるものがある。この公報に記載されるフラクショナルＮ周波数シンセサイザが図７に示されている。図７に示される従来のフラクショナルＮ周波数シンセサイザ７０は、電圧制御発振器（ＶＣＯ）７６の出力信号（周波数ｆｏ）の一部を可変分周器７７及びアキュムレータ７８により周期的に変動する整数Ｎもしくは（Ｎ＋１）で分周した比較信号ｆｐと、基準信号周波数ｆｒとの位相差を位相比較器７２で検出し、その位相差に応じたパルス幅の電圧パルスをチャージポンプ回路７３に入力し、チャージポンプからの出力電流Ｉｃｐをループフイルタ７５で平滑して電圧に変換し、電圧制御発振器７６の制御電圧としている。この構成により、電圧制御発振器７６の出力信号の平均周波数ｆｏを、ｆｏ＝ｆｒ［Ｎ＋（Ｆ／２n）］に制御することができる。但し、Ｆは位相比較周期（ｆｒ又はｆｐの周期）毎のアキュムレータへ入力される入力値であり、ｎはアキュムレータのｎビット・レジスタ構成から定められる整数である。従って、出力信号の平均周波数ｆｏを、ＮのみならずＦをも切り換えることにより基準信号の周波数ｆｒよりも小さい周波数間隔で切り換えることができる。
【０００３】
しかし、このままでは、実際の出力信号の周波数ｆｏは、常に周期的に変動し、中心周波数から外れたスプリアスを発生する。つまり、この従来のフラクショナルＮ周波数シンセサイザ７０においては、ｎビット・レジスタ構成のアキュムレータ７８に入力値Ｆを位相比較周期（ｆｒ又はｆｐの周期）毎に加算して、アキュムレータ７８がオーバーフローになる際のオーバーフロー信号Ｓｏｖにより、出力を０から１へ切り換えて、分周器７７の分周数をＮからＮ＋１に切り換える構成のため、出力信号周波数ｆｏは、ｆｏ１＝（Ｎ＋１）ｆｒとｆｏ２＝Ｎｆｒとの間を周期的に、すなわち、（２n／Ｆ）位相比較周期毎に、切り換わる。この結果、上記のスプリアスが発生するものである。このため、この従来のフラクショナルＮ周波数シンセサイザ７０は好ましくないスプリアスを打消すため、スプリアスキャンセル回路７９をさらに設けている。このスプリアスキャンセル回路７９は、リセット信号が入力された時点からアキュムレータの出力値に比例したパルス幅を有するパルス電圧信号を出力し、そのパルス電圧信号により駆動されてスプリアスキャンセル回路出力電流Ｉｓｃを出力する回路を備えている。このスプリアスキャンセル電流Ｉｓｃとチャージポンプ回路７３の出力電流Ｉｃｐとを重ね合せて得られた電流を、ループフイルタ７５で平滑にし、さらに電圧に変換して、電圧制御発振器７６の制御電圧とし、これにより、可変分周器７７の分周数Ｎと（Ｎ＋１）の周期的な変化によるスプリアスの発生をキャンセルしている。
【０００４】
【発明が解決しようとする課題】
しかし、図７に示す従来のフラクショナルＮ周波数シンセサイザ７０のスプリアスは、ｎビットレジスタ構成のアキュムレータ７８により可変分周器７７の分周数をＮと（Ｎ＋１）に周期的に切り換える構成から本質的に発生する性質のものであり、この結果、周期的に顕著な強度のスペクトルを有する。例えば、図３において、スペクトル３１に示すように、従来のフラクショナルＮ周波数シンセサイザ７０の出力信号は、スプリアスキャンセルを行なわない場合のシミュレーション、基準周波数ｆｒ＝１ＭＨｚ、分周数３１５（Ｎ）＋１５／１６、では、最大で−１０ｄＢのレベルのスプリアス３２を発生する。この結果、従来のフラクショナルＮ周波数シンセサイザ７０では、スプリアスキャンセル回路の精度を高精度にしなければ、確実にスプリアスをキャンセルできないという問題がある。例えば、図３と同じシミュレーションを使用してスプリアスキャンセル精度誤差を５％とした場合には、図４に示すスペクトル４１のように、従来のフラクショナルＮ周波数シンセサイザ７０の出力が発生するスプリアス４２の最大スペクトルは約−３６ｄＢとなり、実用とはならない。従って、従来のフラクショナルＮ周波数シンセサイザ７０では、高精度のスプリアスキャンセル回路を必要とし、この結果、回路が高価となる問題を有する。
【０００５】
【課題を解決するための手段】
本発明は、上記の従来の問題点を解決したフラクショナルＮ周波数シンセサイザ及びその動作方法を提供することを目的とする。
【０００６】
この目的を達成するため、本発明は、フラクショナルＮ周波数シンセサイザを動作する方法であって、シグマデルタ・ノイズシェーパを設け、出力信号を分周する分周数設定値の整数部分と小数部分とを設定し、分周数設定値の小数部分をこのシグマデルタ・ノイズシェーパに位相比較周期毎に入力し、このシグマデルタ・ノイズシェーパの出力と分周設定値の整数部分とを加算して和を作り、この和を分周数として使用して出力信号を分周し、分周数設定値の小数部分とシグマデルタ・ノイズシェーパの出力との差を作り、この差を位相比較周期毎にアキュムレータに累積し、このアキュムレータの値に基づいてスプリアスキャンセル値を発生させる、各ステップを有するフラクショナルＮ周波数シンセサイザを動作する方法を提供する。
【０００７】
本発明のかかる方法によれば、シグマデルタ・ノイズシェーパとして、例えば、一般的な３次のシグマデルタ・ノイズシェーパを使用した場合、３次シグマデルタ・ノイズシェーパの量子化出力Ｙと入力Ｘの関係を示す伝達関数は、Ｙ＝Ｘ＋（１−ｚ-1）3Ｎｑ、であり、ここで、ｚ-1は１標本遅延を表し、Ｎｑは量子化雑音を表す。量子化雑音Ｎｑはほぼランダム（ホワイトノイズ）な性格を有する。従って、この３次シグマデルタ・ノイズシェーパに、位相比較周期毎に分周数設定値の小数部分を表す数Ｆが入力されると、平均値がこの分周数設定値の小数部分Ｆに等しいランダムな整数列Ｓを、位相比較周期毎に出力する。つまり、平均値がＦのほぼランダムな整数列Ｓ、−３乃至＋４、を出力する。
【０００８】
このシグマデルタ・ノイズシェーパの出力と分周数設定値の整数部分Ｎとの和を作ると、平均値がＮ＋Ｆに等しいほぼランダムな整数列、Ｎ−３乃至Ｎ＋４、を出力する。このランダムな数が、フラクショナルＮ周波数シンセサイザの分周数として使用され、平均として基準周波数ｆｒの（Ｎ＋Ｆ）倍の周波数を有する出力信号ｆｏを発生する。本発明のシグマデルタ・ノイズシェーパは、平均値がＦに等しいほぼランダムな整数列Ｓ、例えば、−３乃至＋４、を発生するため、従来のフラクショナルＮ周波数シンセサイザの動作方法とは異なり、分周数の周期的な変化が存在しない。このため、従来のような周期的に顕著なスペクトル強度を有するスプリアスの発生が回避される。
【０００９】
このように、本発明のフラクショナルＮ周波数シンセサイザでは、周期的に顕著なスペクトル強度のスプリアスは発生しない。ランダムに発生するスプリアスについては、分周数設定値の小数部分とシグマデルタ・ノイズシェーパの出力との差を作り、この差を位相比較周期毎にアキュムレータに累積し、このアキュムレータの値に基づいてスプリアスキャンセル値を発生させて、スプリアアスを抑制する。
【００１０】
本発明のフラクショナルＮ周波数シンセサイザでは、周期的に顕著なスペクトル強度のスプリアスが本質的に発生しないため、高精度のスプリアスキャンセル回路でなくとも、実用的なレベルまでスプリアスの発生を打消すことが可能なのである。
【００１１】
本発明の請求項２に記載された方法によれば、上記本発明の方法において、アキュムレータの出力をアナログ値に変換し、このアナログ値を分周数で分周された出力信号と基準信号との位相差を出力する位相比較器の出力に加算する、各ステップをさらに含む。
【００１２】
かかるステップを有する本発明の方法によれば、分周数設定値の小数部分とシグマデルタ・ノイズシェーパの出力との差を表す値が、位相比較周期毎の分周数と分周設定値との間の誤差に相当し、この誤差がアキュムレータに累積され、このアキュムレータの出力をアナログ値に変換し、このアナログ値をスプリアスキャンセル値として位相比較器の出力に加算することで、分周数の誤差を補償してスプリアスの発生をキャンセルしている。
【００１３】
また、本発明の請求項３に記載された方法によれば、上記請求項２に記載の方法において、出力信号の周期を使用してアナログ変換されたアキュムレータの出力のタイミングを、位相比較器の出力タイミングに近い範囲に限定することを特徴とする方法が提供される。
【００１４】
かかる特徴を有する本発明の方法によれば、スプリアスキャンセル値の加算のタイミングを位相比較器の出力にできるだけ近い範囲に、出力信号周波数の周期を利用して限定しているため、位相比較器とスプリアスキャンセル回路の出力タイミングのずれを防ぎ、タイミングのずれによるスプリアスの発生を防止している。
【００１５】
さらに、本発明の請求項４によれば、電圧制御発振器、位相比較器、及びこれら電圧制御発振器と位相比較器の間に設けられた可変分周器を有するフラクショナルＮ周波数シンセサイザであって、電圧制御発振器の出力信号を可変分周器で分周するための分周数設定値の整数部分及び小数部分を設定する手段と、分周数設定値の小数部分が位相比較周期毎に入力されるシグマデルタ・ノイズシェーパと、このシグマデルタ・ノイズシェーパの出力と分周設定値の整数部分を加算して和を作る加算手段とを備えて、この加算手段の出力が分周数として可変分周器で使用されて電圧制御発振器の出力信号を分周して、位相比較器に供給するフラクショナルＮ周波数シンセサイザが提供される。
【００１６】
かかる構成のフラクショナルＮ周波数シンセサイザによれば、前述の通り、シグマデルタ・ノイズシェーパが、平均が分周設定値に等しい整数の分周数をランダムに発生して可変分周器に与えるため、従来のフラクショナルＮ周波数シンセサイザとは異なり、周期的に顕著なスペクトル強度のスプリアスを本質的に発生しないため、高精度のスプリアスキャンセル回路でなくとも実用的なレベルまでスプリアスの発生を打消すことができる。従って、比較的安価にフラクショナルＮ周波数シンセサイザを構成できる。
【００１７】
さらに、本発明の請求項５によれば、請求項４に記載のフラクショナルＮ周波数シンセサイザにおいて、分周設定値の小数部分とシグマデルタ・ノイズシェーパの出力との差を作る手段と、この差を位相比較周期毎に累積する手段と、この累積された値に基づいてスプリアスキャンセル値を発生させる手段と、を含んだスプリアスキャンセル回路をさらに備えたフラクショナルＮ周波数シンセサイザが提供される。
【００１８】
かかる構成のフラクショナルＮ周波数シンセサイザによれば、比較的簡潔な上記構成のスプリアスキャンセル回路を含むことにより、有効にスプリアス発生を打消すことができる。すなわち、本発明では周期的に顕著なスペクトル強度のスプリアスが本質的に発生しないため、簡潔な構成のスプリアスキャンセル回路でも、実用的なレベルまでスプリアスの発生を打消すことができるのである。
【００１９】
さらに、本発明の請求項６によれば、請求項５に記載のフラクショナルＮ周波数シンセサイザにおいて、スプリアスキャンセル回路のスプリアスキャンセル値を発生させる手段が、電圧制御発振器の出力信号の周期に基づいてスプリアスキャンセル値を位相比較器の出力のタイミングに近い範囲に限定して発生する手段と、この発生されたスプリアスキャンセル値を位相比較器の出力と加算する加算手段と、をさらに備えたフラクショナルＮ周波数シンセサイザが提供される。
【００２０】
かかる構成のフラクショナルＮ周波数シンセサイザによれば、位相比較器の出力のタイミングとスプリアスキャンセル値の加算のタイミングとをできるだけ近い範囲に、出力信号周波数の周期を使用して限定しているため、位相比較器とキャンセル回路の出力タイミングのずれを防ぎ、キャンセルのタイミングのずれによるスプリアスの発生を防止できる。
【００２１】
さらに、本発明の請求項７によれば、請求項４に記載のフラクショナルＮ周波数シンセサイザにおいて、乱数発生器と、乱数発生器の出力及び分周数設定値の小数部分を設定する手段からの出力を加算する手段とを有し、この加算する手段からの出力をデルタシグマ・ノイズシェーパに入力するようにしたフラクショナルＮ周波数シンセサイザが提供される。
【００２２】
かかる構成のフラクショナルＮ周波数シンセサイザによれば、シグマデルタ・ノイズシェーパからの出力のランダム性をさらに向上させて、一層に周期的に顕著なスペクトル強度を有するスプリアスの発生を抑制している。
【００２３】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態について詳細に説明する。
図１は、本発明の第１の実施の形態によるフラクショナルＮ周波数シンセサイザ１を示す。この実施の形態のフラクショナルＮ周波数シンセサイザ１は、基準周波数信号ｆｒが１つの入力端に入力し、位相比較信号ｆｐが他の入力端に入力し、両信号ｆｒとｆｐの位相差に比例する出力を発生する位相比較器２と、位相比較器２の出力に応じて、電流のはき出し、吸い込み、又はハイ・インピーダンスの３状態のいずれかの状態にあるチャージポンプ出力電流Ｉｃｐを出力するチャージ・ポンプ３とを有する。このチャージポンプ出力電流Ｉｃｐは、加算器４を経てループフイルタ５に入力して、平滑化され且つ電圧に変換されて電圧制御発振器６の制御電圧となる。電圧制御発振器６の出力信号（周波数）ｆｏの一部は、可変分周器７にフィードバックされる。
【００２４】
可変分周器７には、分周数が入力されて、この分周数により電圧制御発振器６の出力信号の周波数ｆｏの分周をする。すなわち、分周数がＮ（整数）であるとすると、ｆｏ／Ｎの周波数に分周された位相比較信号ｆｐを発生する。このように分周された位相比較信号ｆｐが位相比較器２で基準周波数信号ｆｒと比較され、両信号ｆｒとｆｐの位相差に基づく出力を発生することにより、電圧制御発振器６の出力信号の周波数ｆｏを、基準周波数ｆｒのＮ倍、ｆｏ＝Ｎｆｒ、に制御する。電圧制御発振器６の出力信号の周波数ｆｏをこのｆｏ＝Ｎｆｒになるべく速くロックするために、基準信号の周波数ｆｒはなるべく高くする必要がある。一方、ｆｒが高いと、所定の周波数帯域において発生可能な出力周波数ｆｏ＝Ｎｆｒの数が減少するという不便がある。
【００２５】
このために、分周数を整数Ｎに小数部分Ｆ（フラクション）を加えた値（Ｎ＋Ｆ）として、基準周波数ｆｒの（Ｎ＋Ｆ）倍の出力周波数、すなわち、ｆｏ＝（Ｎ＋Ｆ）ｆｒの周波数の出力信号を発生するフラクショナルＮ周波数シンセサイザが考案されている。上述した従来技術では、この小数部分Ｆを発生するために、分周数をある間隔で周期的にＮからＮ＋１にし、平均値として（Ｎ＋Ｆ）を形成しているため、周期的に顕著なスペクトル強度を有するスプリアスを発生するものであった。
【００２６】
本発明のこの実施の形態では、分周設定値の整数部分Ｎと小数部分Ｆとをそれぞれ記憶する整数部分レジスタ８と小数部分レジスタ９とを有する。整数部分レジスタ８の内容の整数部分Ｎは、加算器１１を経て、可変分周器７の分周数として入力される。小数部分レジスタ９の内容の小数部分Ｆは、例えば、３次のシグマデルタ・ノイズシェーパ１２の入力として供給される。
【００２７】
図２に示すように、３次のシグマデルタ・ノイズシェーパ１２は、その入力Ｘに対してその出力Ｙが次の伝達関数で表される関係に有る。Ｙ＝Ｘ＋（１−ｚ-1）3Ｎｑ、ここで、ｚ-1は、１標本遅延を表し、Ｎｑは、量子化雑音を表す。量子化雑音Ｎｑはランダム性（ホワイトノイズ）を有する。従って、この３次シグマデルタ・ノイズシェーパ１２に、位相比較周期毎に、分周数設定値の小数部分を表す数Ｆが入力されると、平均値が、この分周数設定値の小数部分Ｆに等しいランダムな整数列Ｓ、−３乃至＋４、を位相比較周期毎に出力する。３次シグマデルタ・ノイズシェーパ１２には、分周された位相比較信号ｆｐが、クロック信号として入力されている。
【００２８】
加算器１１で、このシグマデルタ・ノイズシェーパ１２の出力Ｓと分周数設定値の整数部分Ｎとの和（Ｎ＋Ｓ）を作ると、平均値が（Ｎ＋Ｆ）に等しいほぼランダムな整数列、Ｎ−３乃至Ｎ＋４、を出力する。このランダムな数が、可変分周器７の分周数として使用されて、フラクショナルＮ周波数シンセサイザ１は平均として、基準周波数ｆｒの（Ｎ＋Ｆ）倍の周波数を有する出力信号ｆｏ＝（Ｎ＋Ｆ）ｆｒを出力する。このようにして、本発明のシグマデルタ・ノイズシェーパ１２は、平均値がＦに等しいほぼランダムな整数列Ｓ、例えば、−３乃至＋４、を発生するため、従来のフラクショナルＮ周波数シンセサイザの動作方法とは異なり、分周数の周期的な変化は存在しない。
【００２９】
この結果、図３に示されるようなスプリアスキャンセルを行なわない場合のシミュレーション、基準周波数ｆｒ＝１ＭＨｚ、分周数３１５（Ｎ）＋１５／１６（Ｆ）、による本発明のフラクショナルＮ周波数シンセサイザ１の出力信号の波形３０においても、従来のフラクショナルＮ周波数シンセサイザの出力波形３１のように周期的に顕著なスペクトル強度を有するスプリアス３２（最強で−１０ｄＢ）の発生が回避される。３次のシグマデルタ・ノイズシェーパを使用したこの実施の形態では、スプリアスのスペクトルは分散して広がっていて、このため、最大のレベルは−４８ｄＢ程度に収まっている。このように、従来技術の最大スプリアス強度と本発明の最大スプリアス強度のレベル差は３８ｄＢもあり、それぞれのスプリアスキャンセル回路に要求される精度もレベル差の分だけ異なることになる。なお、シグマデルタ・ノイズシェーパ１２は、３次に限らず、１次、２次、又はより高次のシグマデルタ・ノイズシェーパでもよい。
【００３０】
上記の通り、図３の出力波形３０に示すシグマデルタ・ノイズシェーパ１２を使用した本発明のフラクショナルＮ周波数シンセサイザ１からの出力信号は、スプリアスキャンセルをしない場合は、中心周波数ｆｏの周囲に分散した比較的低いレベルのスプリアスを有する。従来技術の出力波形３１とは異なり、顕著なスペクトル強度を有するスプリアス３２が存在しないから、本発明のスプリアスを打消すために、例えば、図３と同じシミュレーションを使用してスプリアスキャンセル回路の精度誤差を５％とした場合、図４に示すように、本発明のフラクショナルＮ周波数シンセサイザ１の出力波形４０は、スプリアスの大きさがほぼ−７０ｄＢ以下となり、実用に耐え得るものとなる。すなわち、上記した通り、本発明のフラクショナルＮ周波数シンセサイザ１では高精度のスプリアスキャンセル回路を使用しなくとも、十分に実用に耐え得るのである。
【００３１】
次に、図１を再び参照して、本発明のフラクショナルＮ周波数シンセサイザ１に使用されるスプリアスキャンセル回路１０の実施の形態を説明する。このスプリアスキャンセル回路１０は、シグマデルタ・ノイズシェーパ１２からの出力Ｓと小数部分レジスタ９の内容Ｆとを減算して差Ａ＝（Ｆ−Ｓ）を出力する減算器１３と、この差Ａを、位相比較周期毎に累積するアキュムレータ１４とを有する。減算器１３の差出力Ａ＝（Ｆ−Ｓ）は、小数部分を含んだ真の分周設定値（Ｎ＋Ｆ）と可変分周器７の実際の整数分周数（Ｎ＋Ｓ）との誤差を表す。アキュムレータ１４には、分周された位相比較信号ｆｐが、クロック信号として入力されている。このアキュムレータ１４の出力Ｂは、デジタル−アナログ変換器１５により、アナログ値ａに変換される。このデジタル−アナログ変換器１５の出力ａは、ゲート１６を介して、チャージポンプ１７に供給されている。
【００３２】
ゲート１６は、位相比較器２の出力タイミングに合わせてスプリアスキャンセル値を出力して位相比較器２の出力と加算してスプリアスを打消すため、可変分周器７から分周された位相比較信号出力ｆｐと同期してゲートを開く目的のため、可変分周器７の分周出力ｆｐを受けている。上記した通り、アキュムレータ１４の内容Ａは、真の分周設定値（Ｎ＋Ｆ）と実際の分周数（Ｎ＋Ｓ）の誤差（Ｆ−Ｓ）を表したものであり、この誤差でもって実際の分周数を修正して位相比較器２の出力を正しい値に補償するためのものであるから、位相比較器２の出力タイミングと合わせている。
【００３３】
さらに、ゲート１６は電圧制御発振器６の出力信号ｆｏを受けていて、可変分周器７の分周出力ｆｐの直後の出力信号ｆｏの１周期分だけ、ゲート１６を開いて、この期間中にデジタル−アナログ変換器１５の出力ａに応じたスプリアスキャンセル値ａ’を出力する。これは、スプリアスキャンセル回路１０の出力タイミングが位相比較器２の出力タイミングよりも長く延びてキャンセルできない電荷が発生し、一時的な電圧変動が生じ、これにより電圧制御発振器６の振動数ｆｏが移動して、スプリアスを生じないようにするためである。
【００３４】
チャージポンプ１７は、デジタル−アナログ変換器１５の出力ａに応じたゲート１６からの出力ａ’に比例して、電流のはき出し、吸い込み、又はハイ・インピーダンスの３状態のいずれかの状態にあるチャージポンプ出力電流Ｉｓｃを出力する。このチャージポンプ出力電流Ｉｓｃは、位相比較器２の出力に対応したチャージポンプ出力電流Ｉｃｐと加算器４で加算され、和出力（Ｉｃｐ＋Ｉｓｃ）を出力する。この値（Ｉｃｐ＋Ｉｓｃ）が、ループフイルタ５を介して電圧制御発振器６の出力ｆｏの制御電圧となる。
【００３５】
次に、図５ａ乃至図５ｄを参照して、上述した本発明のスプリアスキャンセル回路１０のタイミングを、従来例と対比してさらに詳細に説明する。図５ａに示すように、位相比較のため可変分周器７により分周された位相比較信号ｆｐ▲１▼は、位相比較器２において、基準信号ｆｒ▲２▼との位相が比較され、両信号ｆｐ及びｆｒの間の位相差に応じた出力が発生されて、チャージポンプ回路３はこの位相比較器２の出力に対応した信号Ｉｃｐ▲３▼を発生する。一方、スプリアスキャンセル回路１０は、分周数Ｎ＋Ｓを補償するための値Ｂをアキュムレータ１４に置き、この値Ｂをアナログ値に変換した値ａを、ゲート１６を介して、分周された位相比較信号ｆｐの立上りタイミングとほぼ同時に、チャージポンプ１７に供給して、スプリアスキャンセル信号Ｉｓｃ▲４▼を出力する。このスプリアスキャンセル信号Ｉｓｃ▲４▼と位相比較器２の出力信号Ｉｃｐ▲３▼は、加算器４で加算されループフイルタ５で時間積分される。このループフイルタ出力▲５▼が、図５ａの最下段に示めされている。このループフイルタ出力▲５▼が、上記したように、電圧制御発振器６の出力信号ｆｏを制御するための電圧となる。図５ａのスプリアスキャンセル信号Ｉｓｃ▲４▼の近くの（イ）は分周された位相比較信号ｆｐが基準信号ｆｒよりも位相が進んでいる場合、（ロ）は分周された位相比較信号ｆｐが基準信号ｆｒよりも位相が遅れている場合をそれぞれ示している。
【００３６】
図５ａの（イ）の部分を時間的に拡大したタイミング図を図５ｂに、図５ａの（ロ）の部分を時間的に拡大したタイミング図を図５ｃに、それぞれ示す。図５ｂ及び図５ｃのタイミング図に示すように、両信号ｆｐとｆｒの位相差Ｔ１又はＴ２を表す位相比較器２からの出力Ｉｃｐ▲３▼は、パルスＴ’１及びＴ’２でそれぞれ表されるスプリアスキャンセル信号Ｉｓｃ▲４▼と加算されループフイルタ５で時間積分され、信号▲５▼を形成する。パルスＴ’１及びＴ’２でそれぞれ表されるスプリアスキャンセル信号Ｉｓｃ▲４▼は、電圧制御発振器６の出力信号ｆｏ▲６▼の１周期内に限定されて出力される。Ｉｓｃ▲４▼電流によるトータル電荷量はＩｃｐ▲３▼電流による電荷量のスプリアス分をキャンセルする。従って、図５ｂではＩｃｐ出力終了時、図５ｃではＩｓｃ出力終了時点で全てのキャンセルが終了する。
【００３７】
一方、図５ｄは、従来の典型的なスプリアスキャンセル回路のタイミングを示す図である。この図５ｄから明らかなように、スプリアスキャンセル信号Ｉｓｃ▲４▼’が、分周された位相比較信号ｆｐの１周期間の全体にわたり出力され、そのため位相比較器の出力信号Ｉｃｐ▲３▼とスプリアスキャンセル信号Ｉｓｃ▲４▼’の加算積分値▲５▼’も分周された位相比較信号ｆｐの１周期間が経過するまで、収束しない。この結果、この値▲５▼’による電圧制御発振器の制御も遅れることになり、正確性が劣ることになる。
【００３８】
図６は、本発明の別の実施の形態のフラクショナルＮ周波数シンセサイザの要部を示す図である。図１に示した本発明の第１の実施の形態のフラクショナルＮ周波数シンセサイザ１と同じ部分には同一の符号を付して、詳細な説明は省略する。図６に示す実施の形態のフラクショナルＮ周波数シンセサイザは、図１の実施の形態の構成にさらに追加して、分周された位相比較信号ｆｐをクロックとして入力する乱数発生器６１と加算器６２とを有し、分周設定値の小数部分Ｆに乱数発生器６１からの乱数を加算器６２により加算して、シグマデルタ・ノイズシェーパ１２に入力していて、シグマデルタ・ノイズシェーパ１２が出力する整数列Ｓのランダム性を一層高めている。これにより、周期的に顕著なスペクトル強度を有するスプリアスの発生を抑制している。
【００３９】
【発明の効果】
本発明のフラクショナルＮ周波数シンセサイザでは、周期的に顕著なスペクトル強度のスプリアスが本質的に発生しないため、高精度のスプリアスキャンセル回路でなくとも、実用的なレベルまでスプリアスの発生を打消すことが可能なのである。このため、比較的に安価に構成できる。本発明によれば、スプリアスキャンセル値の加算のタイミングを位相比較器の出力にできるだけ近い範囲に、出力信号周波数の周期を利用して限定しているため、位相比較器とスプリアスキャンセル回路の出力タイミングのずれを防ぎ、タイミングのずれによるスプリアスの発生を防止できる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態によるフラクショナルＮ周波数シンセサイザの回路を示すブロック図。
【図２】 図１に示すフラクショナルＮ周波数シンセサイザに使用されるシグマデルタ・ノイズシェーパの概略を示すブロック図。
【図３】 本発明の実施の形態によるフラクショナルＮ周波数シンセサイザの出力信号強度及び従来のフラクショナルＮ周波数シンセサイザの出力信号強度をシミュレーションによりスプリアスキャンセル無しで対比して示す、横軸に周波数、縦軸に出力の相対的大きさで示すグラフ。
【図４】 本発明の実施の形態によるフラクショナルＮ周波数シンセサイザの出力信号強度及び従来のフラクショナルＮ周波数シンセサイザの出力信号強度をシミュレーションによりキャンセル精度誤差５％のスプリアスキャンセルで対比して示す、横軸に周波数、縦軸に出力の相対的大きさで示すグラフ。
【図５ａ】 本発明のスプリアスキャンセル回路の動作を示すタイミング図。
【図５ｂ】 図５ａの（イ）部分を拡大して示すタイミング図。
【図５ｃ】 図５ａの（ロ）部分を拡大して示すタイミング図。
【図５ｄ】 従来のスプリアスキャンセル回路の動作を示すタイミング図。
【図６】 本発明の第２の実施の形態によるフラクショナルＮ周波数シンセサイザの回路の要部を示すブロック図。
【図７】 従来のフラクショナルＮ周波数シンセサイザの回路を示すブロック図。
【符号の説明】
２ 位相比較器
３ チャージポンプ
４ 加算器
５ ループフイルタ
６ 電圧制御発振器
７ 可変分周器
８ 整数部分レジスタ
９ 小数部分レジスタ
１０ スプリアスキャンセル回路
１１ 加算器
１２ シグマデルタ・ノイズシェーパ
１３ 減算器
１４ アキュムレータ
１５ デジタル−アナログ変換器
１６ ゲート
１７ チャージポンプ
Claims (5)
- シグマデルタ・ノイズシェーパを設け、出力信号を分周する分周数設定値の整数部分と小数部分とを設定し、前記シグマデルタ・ノイズシェーパに分周数設定値の小数部分を位相比較周期毎に入力し、前記シグマデルタ・ノイズシェーパの出力と分周設定値の整数部分とを加算して和を作り、この和を分周数として使用して出力信号を分周し、前記分周数設定値の小数部分と前記シグマデルタ・ノイズシェーパの出力との差を作り、この差を前記位相比較周期毎にアキュムレータに累積し、このアキュムレータの値に基づいてスプリアスキャンセル値を発生させる、各ステップを有するフラクショナルＮ周波数シンセサイザを動作する方法。
- 前記アキュムレータの出力をアナログ値に変換し、このアナログ値を前記分周数で分周された出力信号と基準信号との位相差を出力する位相比較器の出力に加算する、各ステップをさらに含む請求項１に記載の方法。
- 前記出力信号の周期を使用して、前記アナログ値と前記位相比較器の出力とを加算するタイミングを、前記位相比較器の出力タイミングに近い範囲に限定することを特徴とする請求項２に記載の方法。
- 電圧制御発振器、位相比較器、及び前記電圧制御発振器と前記位相比較器との間に設けられた可変分周器を有するフラクショナルＮ周波数シンセサイザであって、前記電圧制御発振器の出力信号を可変分周器で分周するための分周数設定値の整数部分及び小数部分を設定する手段と、前記小数部分が位相比較周期毎に入力されるシグマデルタ・ノイズシェーパと、このシグマデルタ・ノイズシェーパの出力と前記整数部分を加算して和を作る加算手段とを備えて、この加算手段の出力が分周数として可変分周器で使用されて前記電圧制御発振器の出力を分周して前記位相比較器に供給するようになっており、
前記分周設定値の小数部分と前記シグマデルタ・ノイズシェーパの出力との差を作る手段と、この差を位相比較周期毎に累積する手段と、この累積された値に基づいてスプリアスキャンセル値を発生させる手段とを有するスプリアスキャンセル回路をさらに備えたフラクショナルＮ周波数シンセサイザ。 - 前記スプリアスキャンセル値を発生させる手段が、前記電圧制御発振器の出力信号の周期に基づいて前記位相比較器の出力のタイミングに近い範囲に限定してスプリアスキャンセル値を発生する手段と、この発生されたスプリアスキャンセル値を前記位相比較器の出力と加算する加算手段とをさらに備えた請求項４に記載のフラクショナルＮ周波数シンセサイザ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001236145A JP4493887B2 (ja) | 2001-08-03 | 2001-08-03 | フラクショナルｎ周波数シンセサイザ及びその動作方法 |
| US10/192,796 US6670854B2 (en) | 2001-08-03 | 2002-07-10 | Fractional-N frequency synthesizer and method of operating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001236145A JP4493887B2 (ja) | 2001-08-03 | 2001-08-03 | フラクショナルｎ周波数シンセサイザ及びその動作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003046389A JP2003046389A (ja) | 2003-02-14 |
| JP4493887B2 true JP4493887B2 (ja) | 2010-06-30 |
Family
ID=19067476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001236145A Expired - Lifetime JP4493887B2 (ja) | 2001-08-03 | 2001-08-03 | フラクショナルｎ周波数シンセサイザ及びその動作方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6670854B2 (ja) |
| JP (1) | JP4493887B2 (ja) |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7437393B2 (en) | 2002-07-23 | 2008-10-14 | Nec Corporation | Signal processing apparatus, non-integer divider, and fractional N-PLL synthesizer using the same |
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2001
- 2001-08-03 JP JP2001236145A patent/JP4493887B2/ja not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2003046389A (ja) | 2003-02-14 |
| US6670854B2 (en) | 2003-12-30 |
| US20030025565A1 (en) | 2003-02-06 |
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| US5511101A (en) | Phase-locked loop synthesizer |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080731 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100107 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100114 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100310 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100401 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100407 |
|
| R150 | Certificate of patent or registration of utility model |
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