JP2756728B2 - 多段蓄積器シグマデルタ分数ｎの合成 - Google Patents
多段蓄積器シグマデルタ分数ｎの合成Info
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Classifications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03C—MODULATION
- H03C3/00—Angle modulation
- H03C3/02—Details
- H03C3/09—Modifications of modulator for regulating the mean frequency
- H03C3/0908—Modifications of modulator for regulating the mean frequency using a phase locked loop
- H03C3/0916—Modifications of modulator for regulating the mean frequency using a phase locked loop with frequency divider or counter in the loop
- H03C3/0933—Modifications of modulator for regulating the mean frequency using a phase locked loop with frequency divider or counter in the loop using fractional frequency division in the feedback loop of the phase locked loop
-
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- H03C3/0925—Modifications of modulator for regulating the mean frequency using a phase locked loop with frequency divider or counter in the loop applying frequency modulation at the divider in the feedback loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
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- H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
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Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Radio Transmission System (AREA)
- Mobile Radio Communication Systems (AREA)
Description
【発明の詳細な説明】 発明の背景 本発明は一般的には周波数シンセサイザに関し、より
特定的には無線周波数の送受信機による使用のための複
数の信号の内の一つを発生するために無線電話通信装置
に使用することができる縦続に接続したシグマデルタ変
調器型の蓄積器（アキュムレータ）を具備する分数Ｎの
周波数シンセサイザに関する。
特定的には無線周波数の送受信機による使用のための複
数の信号の内の一つを発生するために無線電話通信装置
に使用することができる縦続に接続したシグマデルタ変
調器型の蓄積器（アキュムレータ）を具備する分数Ｎの
周波数シンセサイザに関する。
位相ロックループ（PLL）周波数合成は、周波数可変
電圧制御発振器（VCO）から多くの関係した信号の内の
一つを発生するための良く知られた技術である。単一ル
ープPLLにおいて、VCOからの出力信号は、周波数分割さ
れた信号を位相検出器に提供するために選択された整数
の数字によって分周するプログラム可能な周波数分割器
に結合される。位相検出器は周波数分割された信号を、
時間経過及び環境変化に対する周波数の安定のためにし
ばしば選択されるもう一つの決められた周波数発振器か
らの基準信号と比較する。周波数分割された信号と基準
信号の間のいかなる位相差もループフィルタを通して結
合される位相検出器からの出力であり、かつ前記位相差
はVCOからの出力信号を、周波数分割された信号と基準
信号の間の位相誤差が最小になるように周波数を変化さ
せるやり方でVCOに印加される。プログラム可能な分割
器は整数のみで分割するので、出力周波数の段階幅は基
準信号周波数に等しくなるように抑制される。
電圧制御発振器（VCO）から多くの関係した信号の内の
一つを発生するための良く知られた技術である。単一ル
ープPLLにおいて、VCOからの出力信号は、周波数分割さ
れた信号を位相検出器に提供するために選択された整数
の数字によって分周するプログラム可能な周波数分割器
に結合される。位相検出器は周波数分割された信号を、
時間経過及び環境変化に対する周波数の安定のためにし
ばしば選択されるもう一つの決められた周波数発振器か
らの基準信号と比較する。周波数分割された信号と基準
信号の間のいかなる位相差もループフィルタを通して結
合される位相検出器からの出力であり、かつ前記位相差
はVCOからの出力信号を、周波数分割された信号と基準
信号の間の位相誤差が最小になるように周波数を変化さ
せるやり方でVCOに印加される。プログラム可能な分割
器は整数のみで分割するので、出力周波数の段階幅は基
準信号周波数に等しくなるように抑制される。
単一ループPLLについては、ループロック時間、出力
周波数の段階幅、雑音特性、そしてスプリアス信号発生
という相反する要求の間において技術上の妥協をしては
いけない。
周波数の段階幅、雑音特性、そしてスプリアス信号発生
という相反する要求の間において技術上の妥協をしては
いけない。
単一ループPLLの制限を克服するために、整数以外の
数字で有効に分割することができるプログラム可能な周
波数分割器が開発された。基準信号周波数の分数である
出力周波数の段階幅は得られるが、それは高い基準周波
数かつ広いループ帯域を維持している。分数Ｎの合成に
ついての論議は、米国特許第4,816,774号に見いだすこ
とができる。そこで述べられるように２個の蓄積器が、
切り替えに伴って発生するスプリアス信号を具備しない
で除数の異なる整数値の間で切り替えるという分数合成
の性能を模擬するために使用される。２個の蓄積器の技
術は、消去及びループフィルタ除去によって欲しくない
スプリアス信号を低減するために働く。
数字で有効に分割することができるプログラム可能な周
波数分割器が開発された。基準信号周波数の分数である
出力周波数の段階幅は得られるが、それは高い基準周波
数かつ広いループ帯域を維持している。分数Ｎの合成に
ついての論議は、米国特許第4,816,774号に見いだすこ
とができる。そこで述べられるように２個の蓄積器が、
切り替えに伴って発生するスプリアス信号を具備しない
で除数の異なる整数値の間で切り替えるという分数合成
の性能を模擬するために使用される。２個の蓄積器の技
術は、消去及びループフィルタ除去によって欲しくない
スプリアス信号を低減するために働く。
分数Ｎの周波数シンセサイザのための基準信号周波数
は、それゆえにVCO出力周波数の段階幅にプログラム可
能な分周器の除数の分母を掛けることによって決められ
る。分数Ｎの合成は、実際のチャンネル間隔よりもずっ
と高い基準周波数の使用を許し、かつ低周波スプリアス
出力の低減のおかげでより広くなった帯域を使用するた
めの設計を許す。帯域を広くすると、ロック時間が早く
なり、基準入力または分数の除算式に印加される広帯域
変調が可能となる。
は、それゆえにVCO出力周波数の段階幅にプログラム可
能な分周器の除数の分母を掛けることによって決められ
る。分数Ｎの合成は、実際のチャンネル間隔よりもずっ
と高い基準周波数の使用を許し、かつ低周波スプリアス
出力の低減のおかげでより広くなった帯域を使用するた
めの設計を許す。帯域を広くすると、ロック時間が早く
なり、基準入力または分数の除算式に印加される広帯域
変調が可能となる。
残念ながら本システムは完全ではなくて、チャンネル
間隔と等しい周波数においてスプリアス信号出力を発生
する。望まれる信号出力の純粋さは、分数でないシステ
ムよりも良いが、しかしそれ自身では高品質のシステム
にとって今なお不十分であるかもしれない。
間隔と等しい周波数においてスプリアス信号出力を発生
する。望まれる信号出力の純粋さは、分数でないシステ
ムよりも良いが、しかしそれ自身では高品質のシステム
にとって今なお不十分であるかもしれない。
前記スプリアス出力の影響を最小にするために、その
スプリアス信号を、その周波数において濾過することが
高価でなくかつ簡単である周波数に広げる２個の蓄積器
の分数Ｎの合成システムが開発された。２個よりも多い
蓄積器を具備するシステムを使用することによって、こ
の恩恵は更にずっと広げることができる。
スプリアス信号を、その周波数において濾過することが
高価でなくかつ簡単である周波数に広げる２個の蓄積器
の分数Ｎの合成システムが開発された。２個よりも多い
蓄積器を具備するシステムを使用することによって、こ
の恩恵は更にずっと広げることができる。
１個の蓄積器の分数Ｎのシステムの基本構成は第１図
のブロック図に示される。VCO101は、典型的には位相検
出器（φ）105への出力を有する完全にプログラム可能
な周波数分割器103に結合される出力信号を発生する。
制御入力は粗いチャンネル設定と除算の分数部分を提供
するデジタル網の出力との和である。位相検出器105
は、通常、ループフィルタ109に、次にVCO出力信号を位
相ロックするためにVCO101に印加される信号を生成する
ために、分割された周波数fVの位相を基準発振器107か
ら出力される基準信号の周波数frの位相と比較する。
のブロック図に示される。VCO101は、典型的には位相検
出器（φ）105への出力を有する完全にプログラム可能
な周波数分割器103に結合される出力信号を発生する。
制御入力は粗いチャンネル設定と除算の分数部分を提供
するデジタル網の出力との和である。位相検出器105
は、通常、ループフィルタ109に、次にVCO出力信号を位
相ロックするためにVCO101に印加される信号を生成する
ために、分割された周波数fVの位相を基準発振器107か
ら出力される基準信号の周波数frの位相と比較する。
可変周波数分割器103の除数値の選択は、米国特許第
4,758,802号にてＺ変換等価で述べられるような以前に
知られた実現では通常の加算器113、（比較器115への入
力がある与えられた数値を越える時に“キャリーアウ
ト”信号を生成する）比較器115、そして（もしもキャ
リーアウトが起きるならば）加算器113にデジタル数字
表現を印加する前に加算器113と比較器115から出力され
るデジタル数値表現から分母を減ずるフィードバック論
理117を具備するデジタル網111によって実行される。第
二のデジタル数値表現は、分数Ｎのシンセサイザでは時
間に関するオフセット位相（オフセット周波数）の第一
の微分とデジタル的に等価な数値であり、それはデジタ
ル網111のもう一つの入力に印加される。デジタル網111
の全体効果は微分の位相を積分すること、及びPLLに対
して位相オフセットと一次の等価である制御信号を（キ
ャリーアウトのデジタル信号の形式で）印加することで
ある。加算器113は、基準周波数信号frの発生毎にｄθ/
dt（分母）を具備する加算器113の過去の内容を合計す
る。米国特許第4,816,774号に述べられるように、加算
器113の出力は数字（周波数分割器103の除数がＮと［分
子／分母］の和として表される時に、除数の望まれる分
数の部分の分母）と比較される。加算器113の内容が分
母を越えるならば、キャリー出力は真（true）にセット
され、かつ加算器の内容は次の基準パルスが起きる前に
フィードバック論理117において分母によって減され
る。
4,758,802号にてＺ変換等価で述べられるような以前に
知られた実現では通常の加算器113、（比較器115への入
力がある与えられた数値を越える時に“キャリーアウ
ト”信号を生成する）比較器115、そして（もしもキャ
リーアウトが起きるならば）加算器113にデジタル数字
表現を印加する前に加算器113と比較器115から出力され
るデジタル数値表現から分母を減ずるフィードバック論
理117を具備するデジタル網111によって実行される。第
二のデジタル数値表現は、分数Ｎのシンセサイザでは時
間に関するオフセット位相（オフセット周波数）の第一
の微分とデジタル的に等価な数値であり、それはデジタ
ル網111のもう一つの入力に印加される。デジタル網111
の全体効果は微分の位相を積分すること、及びPLLに対
して位相オフセットと一次の等価である制御信号を（キ
ャリーアウトのデジタル信号の形式で）印加することで
ある。加算器113は、基準周波数信号frの発生毎にｄθ/
dt（分母）を具備する加算器113の過去の内容を合計す
る。米国特許第4,816,774号に述べられるように、加算
器113の出力は数字（周波数分割器103の除数がＮと［分
子／分母］の和として表される時に、除数の望まれる分
数の部分の分母）と比較される。加算器113の内容が分
母を越えるならば、キャリー出力は真（true）にセット
され、かつ加算器の内容は次の基準パルスが起きる前に
フィードバック論理117において分母によって減され
る。
一例として分母が13で、かつ分子が１であると仮定す
る。毎回13番目の基準パルスの度に加算器113は分母を
越え、かつ一つの基準信号frパルスのために周波数分割
器103の除数を１増やすであろうキャリー出力を発生す
る。これはVCO101出力信号から一つのパルスを取り除
き、かくして蓄積されていた位相誤差を360度だけ減ら
す。これは正規の除算の数字に追加された1/13除算に相
当する。
る。毎回13番目の基準パルスの度に加算器113は分母を
越え、かつ一つの基準信号frパルスのために周波数分割
器103の除数を１増やすであろうキャリー出力を発生す
る。これはVCO101出力信号から一つのパルスを取り除
き、かくして蓄積されていた位相誤差を360度だけ減ら
す。これは正規の除算の数字に追加された1/13除算に相
当する。
第２図のＺ変換図に示されるのは、米国特許第4,758,
802号にて明らかにされた内容と一致する１個の蓄積器
システムのＺ変換等価デジタル網111′である。前記単
一蓄積器システムのためのＺ変換等式は、 DO＝｛DI/2−Z-1）｝ ＋｛Ｑ（１−Z-1）／（２−Z-1）｝ Ｚ変換加算器201は、分子（もしオーバーフローが起き
るならば分母を減じて）と及び1/Z（遅延）ブロック203
および加算器205によって表されるそれ以前の加算器の
内容から供給される。比較することは、207で付加され
た量子化誤差Ｑを具備するデジタルスライサであると考
えられる。加算器207からの出力は加算器201にフィード
バックされるデジタル数字であり、かつキャリーアウト
信号は上記出力信号とされる。しかしながら、Ｚ変換解
析のためには出力とフィードバック信号の間でいかなる
違いも必要ではない。
802号にて明らかにされた内容と一致する１個の蓄積器
システムのＺ変換等価デジタル網111′である。前記単
一蓄積器システムのためのＺ変換等式は、 DO＝｛DI/2−Z-1）｝ ＋｛Ｑ（１−Z-1）／（２−Z-1）｝ Ｚ変換加算器201は、分子（もしオーバーフローが起き
るならば分母を減じて）と及び1/Z（遅延）ブロック203
および加算器205によって表されるそれ以前の加算器の
内容から供給される。比較することは、207で付加され
た量子化誤差Ｑを具備するデジタルスライサであると考
えられる。加算器207からの出力は加算器201にフィード
バックされるデジタル数字であり、かつキャリーアウト
信号は上記出力信号とされる。しかしながら、Ｚ変換解
析のためには出力とフィードバック信号の間でいかなる
違いも必要ではない。
Ｂ点において次のように等式を書くことができる。
Ｂ（ｚ）＝Ｂ（ｚ）1/z＋Ａ（ｚ）または Ｂ（ｚ）＝Ａ（ｚ）／（１−1/z） 但し 出力データ＝Ｂ（ｚ）＋Ｑかつ Ａ（ｚ）＝入力データ−Ｂ（ｚ）−Ｑ これを代入してＢ（ｚ）を求めると、 Ｂ（ｚ）＝入力データ／（２−1/z） −Q/（２−1/z） そして出力データを求めると、 出力データ＝入力データ／（２−1/z） ＋Ｑ（１−1/z）／（２−1/z） 前記等式はここで周波数領域に変換することができる （但し“v"は折り畳み周波数に正規化された周波数であ
る。） Mag.（出力データ／入力データ） ＝1/（５−4cos（PI＊ｖ））1/2 Mag.（出力データ/Q）＝｛（２−2cos （PI＊ｖ））／（５−4cos（PI＊ｖ））｝1/2 かくして加算器201へのデータはわずかに低域通過フ
ィルタにかけられ、かつデジタル網111′によって導入
される量子化雑音は高域通過フィルタにかけられる。量
子化雑音は高域通過フィルタにかけることは、スプリア
スが高域通過の角よりもずっと低い周波数で起きるなら
ば、送受信機のチャンネルとチヤンネル間の周波数間隔
の周波数において起きるスプリアス信号を低減する効果
を有する。高域通過の角（コーナ）よりもずっと低い周
波数に低域通過のコーナの周波数を具備するPLL応答を
選択することによって、ほとんど全ての雑音を除去する
ことが可能である。単一の蓄積器システムでは、高域通
過のロールオフは20db/decadeである。かくして基準周
波数は、十分な雑音抑圧が得られるべきであるならば、
高域通過の角を高い周波数に押し上げるために高くなけ
ればならない。（さもなければPLLの低域通過は非常に
低い周波数でなければならなく、かくして広帯域の恩恵
を失なってしまう。） 基本的な分数の構造を高域通過フィルタにかけること
を改善するために、２個の蓄積器を使用するシステムの
ために分数Ｎの合成を使用することが知られている。２
個の蓄積器を使う分数Ｎのシンセサイザは、米国特許第
4,204,174号に開示されている。また一例は第１図の単
一デジタル網111を置き換える第３図のブロック図に示
される。
る。） Mag.（出力データ／入力データ） ＝1/（５−4cos（PI＊ｖ））1/2 Mag.（出力データ/Q）＝｛（２−2cos （PI＊ｖ））／（５−4cos（PI＊ｖ））｝1/2 かくして加算器201へのデータはわずかに低域通過フ
ィルタにかけられ、かつデジタル網111′によって導入
される量子化雑音は高域通過フィルタにかけられる。量
子化雑音は高域通過フィルタにかけることは、スプリア
スが高域通過の角よりもずっと低い周波数で起きるなら
ば、送受信機のチャンネルとチヤンネル間の周波数間隔
の周波数において起きるスプリアス信号を低減する効果
を有する。高域通過の角（コーナ）よりもずっと低い周
波数に低域通過のコーナの周波数を具備するPLL応答を
選択することによって、ほとんど全ての雑音を除去する
ことが可能である。単一の蓄積器システムでは、高域通
過のロールオフは20db/decadeである。かくして基準周
波数は、十分な雑音抑圧が得られるべきであるならば、
高域通過の角を高い周波数に押し上げるために高くなけ
ればならない。（さもなければPLLの低域通過は非常に
低い周波数でなければならなく、かくして広帯域の恩恵
を失なってしまう。） 基本的な分数の構造を高域通過フィルタにかけること
を改善するために、２個の蓄積器を使用するシステムの
ために分数Ｎの合成を使用することが知られている。２
個の蓄積器を使う分数Ｎのシンセサイザは、米国特許第
4,204,174号に開示されている。また一例は第１図の単
一デジタル網111を置き換える第３図のブロック図に示
される。
２個の蓄積器システムにおいて、第一の蓄積器301の
内容は第二の蓄積器303へのデータ入力になる。第二の
蓄積器303は、第一の蓄積器の誤差Q1に加えてそれ自身
のＺ変換量子化誤差Q2を有する。しかしながら前記誤差
の両方共、単一の蓄積器の場合からは低減される。第二
の蓄積器303からのキャリー出力は、デジタル論理素子3
05に印加され、そして論理素子305によって生じる微分
の後で、周波数分割器103に印加されるべき有効なキャ
リーアウト信号を生成するために信号加算器307におい
て第一の蓄積器301のキャリー出力に印加される。かく
して２個の蓄積器によって生成される効果は、蓄積器30
1のキャリー出力の１次位相オフセットと、有効なキャ
リーアウト信号のために蓄積器303の微分されたキャリ
ー出力の２次位相オフセットを加えることである。
内容は第二の蓄積器303へのデータ入力になる。第二の
蓄積器303は、第一の蓄積器の誤差Q1に加えてそれ自身
のＺ変換量子化誤差Q2を有する。しかしながら前記誤差
の両方共、単一の蓄積器の場合からは低減される。第二
の蓄積器303からのキャリー出力は、デジタル論理素子3
05に印加され、そして論理素子305によって生じる微分
の後で、周波数分割器103に印加されるべき有効なキャ
リーアウト信号を生成するために信号加算器307におい
て第一の蓄積器301のキャリー出力に印加される。かく
して２個の蓄積器によって生成される効果は、蓄積器30
1のキャリー出力の１次位相オフセットと、有効なキャ
リーアウト信号のために蓄積器303の微分されたキャリ
ー出力の２次位相オフセットを加えることである。
前記２個の蓄積器のリップルシステムのＺ変換モデル
が第４図のブロック図に示される。DO1は第一の蓄積器
のデータ出力である。前記計算から、 DO1＝出力データ＝入力データ／（２−1/z） ＋Q1（１−1/z）／（２−1/z） Di2は、（第二の蓄積器の入力となる）第一の蓄積器
の蓄積器内容である。
が第４図のブロック図に示される。DO1は第一の蓄積器
のデータ出力である。前記計算から、 DO1＝出力データ＝入力データ／（２−1/z） ＋Q1（１−1/z）／（２−1/z） Di2は、（第二の蓄積器の入力となる）第一の蓄積器
の蓄積器内容である。
Di2＝（入力データ−DO1）／（１−1/z） DO2に対する上記と同様な等式は、 DO2＝Di2/（２−1/z）＋Q2（１−1/z） ／（２−1/z） Di2のための表現を代入し、次にDO1のための表現を代
入すると、 DO2＝入力データ／｛（２−1/z）（１−1/z）｝ ＋Q2（１−1/z）／（２−1/z）−入力データ／ ｛（２−1/z）2（１−1/z）｝−Q1/（２−1/z）2 但し、DO3＝DO2（１−1/z）かつ 出力データ＝DO1＋DO3 かくして代数と解くと、 出力データ＝入力データ｛（３−２・1/z）／（２−1
/z）2｝＋Q1｛（１−1/z）2／（２−1/z）2｝＋Q2
｛（１−1/z）2／（２−1/z）｝ 前記表現は次に周波数領域に変換されて（繰り返す
が、“v"は折り畳み周波数に正規化された周波数であ
る）、 Mag.（出力データ／入力データ） ＝（13−12cos（PI＊ｖ））1/2／ （５−4cos（PI＊ｖ）） Mag.（出力データ/Q1） ＝（２−2cos（PI＊ｖ））／ （５−4cos（PI＊ｖ）） Mag.（出力データ/Q2） ＝（２−2cos（PI＊ｖ））／ （５−4cos（PI＊ｖ））1/2 この場合、高域通過の角は１個の蓄積器の場合と大体同
じ周波数に発生するが、しかし量子化雑音に対する高域
通過特性の周波数応答は40db/decadeである。このこと
はPLLに、望まれる雑音抑制を今なお維持しながら１個
の蓄積器の場合よりも広い帯域を持たせる、つまり分数
のシステムがより低い周波数において作動することを許
す。
入すると、 DO2＝入力データ／｛（２−1/z）（１−1/z）｝ ＋Q2（１−1/z）／（２−1/z）−入力データ／ ｛（２−1/z）2（１−1/z）｝−Q1/（２−1/z）2 但し、DO3＝DO2（１−1/z）かつ 出力データ＝DO1＋DO3 かくして代数と解くと、 出力データ＝入力データ｛（３−２・1/z）／（２−1
/z）2｝＋Q1｛（１−1/z）2／（２−1/z）2｝＋Q2
｛（１−1/z）2／（２−1/z）｝ 前記表現は次に周波数領域に変換されて（繰り返す
が、“v"は折り畳み周波数に正規化された周波数であ
る）、 Mag.（出力データ／入力データ） ＝（13−12cos（PI＊ｖ））1/2／ （５−4cos（PI＊ｖ）） Mag.（出力データ/Q1） ＝（２−2cos（PI＊ｖ））／ （５−4cos（PI＊ｖ）） Mag.（出力データ/Q2） ＝（２−2cos（PI＊ｖ））／ （５−4cos（PI＊ｖ））1/2 この場合、高域通過の角は１個の蓄積器の場合と大体同
じ周波数に発生するが、しかし量子化雑音に対する高域
通過特性の周波数応答は40db/decadeである。このこと
はPLLに、望まれる雑音抑制を今なお維持しながら１個
の蓄積器の場合よりも広い帯域を持たせる、つまり分数
のシステムがより低い周波数において作動することを許
す。
蓄積器の個数は理論的にはいかなる望まれる台数まで
も増やすことができる。その結果、量子化雑音に対する
高域通過特性の応答は、蓄積器の個数を20db/decade倍
したものになる。蓄積器（複数）は米国特許第4,609,88
1号に明らかにされるような『パスカルの三角法』とし
て知られているものに「再結合」される。一般的に高次
の蓄積器は（１−1/z）の（ｎ−１）乗と再結合され
る。
も増やすことができる。その結果、量子化雑音に対する
高域通過特性の応答は、蓄積器の個数を20db/decade倍
したものになる。蓄積器（複数）は米国特許第4,609,88
1号に明らかにされるような『パスカルの三角法』とし
て知られているものに「再結合」される。一般的に高次
の蓄積器は（１−1/z）の（ｎ−１）乗と再結合され
る。
1985年３月発行のIEEE“Transactions on Communicat
ions" Vol.Com.33 No.3の249頁から258頁に記載のJames
C.Candyにより開示された論文『シグマデルタ変調にお
ける二重積分の使用』において、シグマデルタ変調器と
して知られている機能がアナログ−デジタル（A/D）変
換器における有効な積分機能であると示された。シグマ
デルタ変調器は今では多くの近代的なA/D変換器の基礎
を形成している。前記シグマデルタ変調器のほとんど
は、第５図のブロック図に図示されるようなアナログシ
ステムとして実現される積分器について１次または２次
である。このシステムの出力は典型的には、アナログ入
力レベルに対応して望まれるデジタル出力に到達するた
めにデジタルフィルタを通過する。デジタル数字全体が
出力されかつフィードバックされ、かくして開示された
A/D変換器シグマデルタ変調器を分数Ｎのシンセサイザ
にとって適切でないものになることに気をつけるべきで
ある。
ions" Vol.Com.33 No.3の249頁から258頁に記載のJames
C.Candyにより開示された論文『シグマデルタ変調にお
ける二重積分の使用』において、シグマデルタ変調器と
して知られている機能がアナログ−デジタル（A/D）変
換器における有効な積分機能であると示された。シグマ
デルタ変調器は今では多くの近代的なA/D変換器の基礎
を形成している。前記シグマデルタ変調器のほとんど
は、第５図のブロック図に図示されるようなアナログシ
ステムとして実現される積分器について１次または２次
である。このシステムの出力は典型的には、アナログ入
力レベルに対応して望まれるデジタル出力に到達するた
めにデジタルフィルタを通過する。デジタル数字全体が
出力されかつフィードバックされ、かくして開示された
A/D変換器シグマデルタ変調器を分数Ｎのシンセサイザ
にとって適切でないものになることに気をつけるべきで
ある。
しかしながら、前記シグマデルタ変調器が（第６図に
示されるような）標本化されたデータ実現法でモデル化
されるとするならば、その結果Ｚ変換等式は次のように
なる。
示されるような）標本化されたデータ実現法でモデル化
されるとするならば、その結果Ｚ変換等式は次のように
なる。
DO＝｛DI/（２−Z-1）｝ ＋｛Ｑ（１−Z-1）／（２−Z-1）｝ この等式はデータ出力が１クロック期間プラス雑音に
ついて作動する１次の高域通過デジタルフィルタを具備
する雑音期間、遅延したデータであることを示す。本等
式は分数Ｎの合成のための単一蓄積器の等式と著しく似
ていて、かつ第６図に示されるようなＺ変換図になる。
ついて作動する１次の高域通過デジタルフィルタを具備
する雑音期間、遅延したデータであることを示す。本等
式は分数Ｎの合成のための単一蓄積器の等式と著しく似
ていて、かつ第６図に示されるようなＺ変換図になる。
Candyはまた第７図に示されるようなＺ変換図を有
し、DO＝（1/z）DI＋Ｑ（１−1/z）2という伝達機能を
有する２次のシグマデルタ変調器型A/D変換器を開示し
ている。この２次の実現はまた、全部のデジタル数字が
出力されかつフィードバックされるので、分数Ｎの合成
のためには適切ではない。
し、DO＝（1/z）DI＋Ｑ（１−1/z）2という伝達機能を
有する２次のシグマデルタ変調器型A/D変換器を開示し
ている。この２次の実現はまた、全部のデジタル数字が
出力されかつフィードバックされるので、分数Ｎの合成
のためには適切ではない。
発明の概要 従って、本発明の１つの目的は、シグマデルタ変調器
機能を分数Ｎのシンセサイザにおいて有利に使用するこ
とである。
機能を分数Ｎのシンセサイザにおいて有利に使用するこ
とである。
本発明のもう１つの目的は周波数オフセットの小さな
増加分を分数Ｎのシンセサイザに導入することである。
増加分を分数Ｎのシンセサイザに導入することである。
上述の目的及び他の目的は、第一の複数のビットとし
て現れるデジタル数を受け入れるデジタル網を包含する
本発明の分数Ｎのシンセサイザにおいて実現される。上
記デジタル数として第一及び第二の積分値が計算されて
結合され、また、予め決められた数の出力の最上位ビッ
ト（MSB）が選択され、ループ分周器の除数制御入力に
結合される。
て現れるデジタル数を受け入れるデジタル網を包含する
本発明の分数Ｎのシンセサイザにおいて実現される。上
記デジタル数として第一及び第二の積分値が計算されて
結合され、また、予め決められた数の出力の最上位ビッ
ト（MSB）が選択され、ループ分周器の除数制御入力に
結合される。
図面の簡単な説明 第１図は１次の分数Ｎのシンセサイザのブロック図で
ある。
ある。
第２図は第１図のデジタル網に等価なＺ変換図であ
る。
る。
第３図は２次の分数Ｎのシンセサイザのブロック図で
ある。
ある。
第４図は第３図のデジタル網に等価なＺ変換図であ
る。
る。
第５図はD/A変換器において有効である通常の１次の
シグマデルタ変調器のブロック図である。
シグマデルタ変調器のブロック図である。
第６図は第５図に等価なＺ変換図である。
第７図はD/A変換器において有効な２次のシグマデル
タ変調器のためＺ変換図である。
タ変調器のためＺ変換図である。
第８図は本発明を使用することができる無線送受信機
のブロック図である。
のブロック図である。
第９図は第８図の送受信機用の分数Ｎのシンセサイザ
のブロック図であって、本発明を使用するものである。
のブロック図であって、本発明を使用するものである。
第10図は第９図のシンセサイザ用デジタル網のブロッ
ク図であって、本発明を使用するものである。
ク図であって、本発明を使用するものである。
第11図は第10図のデジタル網のための２次のリップル
蓄積器のＺ変換図である。
蓄積器のＺ変換図である。
第12図は第９図のシンセサイザにおいて使用すること
ができるデジタル網のための２次のラッチされた蓄積器
のＺ変換図である。
ができるデジタル網のための２次のラッチされた蓄積器
のＺ変換図である。
好ましい実施例の詳細な説明 本発明は、多段蓄積器（マルチアキュムレータ）シグ
マデルタ分数Ｎのシンセサイザについてである。ある独
自のシグマデルタ構成におけるリップルまたはラッチさ
れた分数Ｎの分周器制御回路を配置することによって、
標準の分数Ｎのシンセサイザの性能上の利点を実現する
ことが可能である。
マデルタ分数Ｎのシンセサイザについてである。ある独
自のシグマデルタ構成におけるリップルまたはラッチさ
れた分数Ｎの分周器制御回路を配置することによって、
標準の分数Ｎのシンセサイザの性能上の利点を実現する
ことが可能である。
デジタル無線電話システムにおいて有効であるような
デジタル無線送受信機は、本発明を有利に使用すること
ができる。GSM汎ヨーロッパデジタル無線電話システム
は周波数の急劇な変化ができる無線装置を必要とし、デ
ジタルデータ及びデジタル化された音声の送信のために
BT＝0.3を具備するGMSK変調を使用する。典型的にはＩ
−Ｑ変調器が、無線システム上でデジタルデータを送信
するために使用されてきた。そのような構成において、
デジタルデータは、対照表（ルックアップテーブル）に
おいて形成された適切に形成されたＩパルスとＱパルス
に変換される。次に、ＩチャンネルとＱチャンネルはオ
フセット周波数に変換するために一組の直交駆動のミキ
サを通過する。２個のミキサの出力は次にオフセット出
力周波数で混成のGMSK被変調信号を形成するために結合
される。次に、このオフセット出力周波数は次に望まれ
る送信器出力周波数に混合される。
デジタル無線送受信機は、本発明を有利に使用すること
ができる。GSM汎ヨーロッパデジタル無線電話システム
は周波数の急劇な変化ができる無線装置を必要とし、デ
ジタルデータ及びデジタル化された音声の送信のために
BT＝0.3を具備するGMSK変調を使用する。典型的にはＩ
−Ｑ変調器が、無線システム上でデジタルデータを送信
するために使用されてきた。そのような構成において、
デジタルデータは、対照表（ルックアップテーブル）に
おいて形成された適切に形成されたＩパルスとＱパルス
に変換される。次に、ＩチャンネルとＱチャンネルはオ
フセット周波数に変換するために一組の直交駆動のミキ
サを通過する。２個のミキサの出力は次にオフセット出
力周波数で混成のGMSK被変調信号を形成するために結合
される。次に、このオフセット出力周波数は次に望まれ
る送信器出力周波数に混合される。
急劇な周波数変化、変調、そして低スプリアス信号及
び雑音レベルを達成するために、変調された多段蓄積器
（マルチアキュムレータ）シグマデルタ分数Ｎシンセサ
イザが本発明では使用される。変調に対して、シンセサ
イザは送信されるべきデータストリームを分数Ｎのシン
セサイザのための周波数オフセットに変換するために対
照表（ルックアップテーブル）を使用する。シンセサイ
ザのループ分周は、GMSK被変調信号のために要求される
瞬間的な周波数オフセットに従うために入力データスト
リームに従って調整される。この調整はオフセット周波
数かまたは直接に主要な周波数で行える。
び雑音レベルを達成するために、変調された多段蓄積器
（マルチアキュムレータ）シグマデルタ分数Ｎシンセサ
イザが本発明では使用される。変調に対して、シンセサ
イザは送信されるべきデータストリームを分数Ｎのシン
セサイザのための周波数オフセットに変換するために対
照表（ルックアップテーブル）を使用する。シンセサイ
ザのループ分周は、GMSK被変調信号のために要求される
瞬間的な周波数オフセットに従うために入力データスト
リームに従って調整される。この調整はオフセット周波
数かまたは直接に主要な周波数で行える。
分数Ｎのシンセサイザ構成は、スプリアス信号を除去
し、離散スプリアス信号を低減するためにD/Aの補正を
発生し、かつPLLに対して直接のデジタル変調を発生す
るために、大きな蓄積器（複数）上で作動する。リップ
ルかまたはラッチされたかのいずれかの蓄積器も、発明
の範囲に影響せずに本発明において使用することができ
る。
し、離散スプリアス信号を低減するためにD/Aの補正を
発生し、かつPLLに対して直接のデジタル変調を発生す
るために、大きな蓄積器（複数）上で作動する。リップ
ルかまたはラッチされたかのいずれかの蓄積器も、発明
の範囲に影響せずに本発明において使用することができ
る。
本発明を使用することができる送受信機は第８図のブ
ロック図に示される。基準発振器801は、時間の経過や
環境の過酷さに対して比較的一定の周波数を維持し、周
波数シンセサイザ803に印加される基準信号frを発生す
る。シンセサイザの出力は、局部発振器と変調された送
信信号をそれぞれ生成するために、受信機805と送信機8
07の両方によって使用される。動作周波数のチャンネル
のような送受信機のコントロールオーバ機能は、制御論
理809の機能によって提供される。
ロック図に示される。基準発振器801は、時間の経過や
環境の過酷さに対して比較的一定の周波数を維持し、周
波数シンセサイザ803に印加される基準信号frを発生す
る。シンセサイザの出力は、局部発振器と変調された送
信信号をそれぞれ生成するために、受信機805と送信機8
07の両方によって使用される。動作周波数のチャンネル
のような送受信機のコントロールオーバ機能は、制御論
理809の機能によって提供される。
好ましい実施例におけるシンセサイザ803は、第９図
に示される一般的な構成を有する分数Ｎのシンセサイザ
を具備する。本発明によれば、デジタル網900は分数Ｎ
のシンセサイザのための変形多次元シグマデルタ変調器
の形式で作動する。従来のＺ変換等式は同じ形式である
ことが示されていたので、シグマデルタ変調器の出力の
内の選択された部分が、ここではPLLシンセサイザ内に
含まれる多係数の（または連続してプログラム可能な）
プリスケーラの制御を駆動するために独特に使用され
る。これはその結果、分子はデータ入力（DATA IN）と
して入力される数字で、かつ分母は量子化器が比較する
数字である分数Ｎのシンセサイザになる。
に示される一般的な構成を有する分数Ｎのシンセサイザ
を具備する。本発明によれば、デジタル網900は分数Ｎ
のシンセサイザのための変形多次元シグマデルタ変調器
の形式で作動する。従来のＺ変換等式は同じ形式である
ことが示されていたので、シグマデルタ変調器の出力の
内の選択された部分が、ここではPLLシンセサイザ内に
含まれる多係数の（または連続してプログラム可能な）
プリスケーラの制御を駆動するために独特に使用され
る。これはその結果、分子はデータ入力（DATA IN）と
して入力される数字で、かつ分母は量子化器が比較する
数字である分数Ｎのシンセサイザになる。
今、第10図を参照すると、大きな数（224）に等しい
加算器長Ｄを有する２次（２個の蓄積器）リップルのシ
グマデルタ変調器のためのブロック図が示される。第一
の蓄積器1001は、27ビット加算器1003に対する24ビット
の最下位ビット（LSB）として送受信機の制御理論809か
ら24ビット入力を受け入れ、かつ３ビットのフィードバ
ックビットは３ビットの最上位ビット（MSB）として入
力する。加算器1003（27ビット長）からの出力はデータ
ラッチ1007に入力する。この構成は、デジタル網内の比
較のみがその出力において行われ、中間段階においては
行われないという点で、分数Ｎの合成のために従来使用
された構成、例えばパスカルの三角形再結合を使用する
構成とは違っている。
加算器長Ｄを有する２次（２個の蓄積器）リップルのシ
グマデルタ変調器のためのブロック図が示される。第一
の蓄積器1001は、27ビット加算器1003に対する24ビット
の最下位ビット（LSB）として送受信機の制御理論809か
ら24ビット入力を受け入れ、かつ３ビットのフィードバ
ックビットは３ビットの最上位ビット（MSB）として入
力する。加算器1003（27ビット長）からの出力はデータ
ラッチ1007に入力する。この構成は、デジタル網内の比
較のみがその出力において行われ、中間段階においては
行われないという点で、分数Ｎの合成のために従来使用
された構成、例えばパスカルの三角形再結合を使用する
構成とは違っている。
データラッチ1007からの出力は、蓄積器が入力の分子
の数字の積分を発生することを可能にするために加算器
1003に結合される。また、加算器1003からの出力は３ビ
ットのMSBと24ビットのLSBに分割され、該24ビットのLS
Bは第２の蓄積器1011の加算器1009に結合される。３ビ
ットのMSBは３ビット加算器1013においてフィードバッ
ク３ビットMSBに加算され、この加算結果は加算器1009
に供給される。第二の蓄積器1011からの積分された27ビ
ット出力は、加算器1009の合計が−2Dよりも小さいか、
加算器1009の合計が−2Dと−Ｄとの間の値に等しいか、
加算器1009の合計が−Ｄと＋Ｄとの間の値に等しいか、
加算器1009の合計が＋Ｄと＋2Dの間の値に等しいか、あ
るいは加算器1009の合計が＋2Dより大きいか、の以上５
つの場合を表わす３ビットの出力を発生する27ビットの
加算器（フィードバック論理）1017に結合される。フィ
ードバック論理1017からの３ビットのMSB出力のみがキ
ャリーアウトとして周波数分割器103に結合されること
に気が付くことは重要である。３ビットのMSBはまた、
フィードバック論理1017から第一の蓄積器1001及び３ビ
ット加算器1013にフィードバックされる。かくして第７
図に図示されるようなＺ変換モデルを有する２次の変形
シグマデルタ変調器は、分数Ｎのシンセサイザにおいて
デジタル網として使用される（２個よりも多い蓄積器を
本発明の範囲に影響を与えることなしに使用することが
できるけれども）。シンセサイザの起こるべき適切な動
作のために、シグマデルタ変調器のキャリーアウト項の
みが本発明において使用される。
の数字の積分を発生することを可能にするために加算器
1003に結合される。また、加算器1003からの出力は３ビ
ットのMSBと24ビットのLSBに分割され、該24ビットのLS
Bは第２の蓄積器1011の加算器1009に結合される。３ビ
ットのMSBは３ビット加算器1013においてフィードバッ
ク３ビットMSBに加算され、この加算結果は加算器1009
に供給される。第二の蓄積器1011からの積分された27ビ
ット出力は、加算器1009の合計が−2Dよりも小さいか、
加算器1009の合計が−2Dと−Ｄとの間の値に等しいか、
加算器1009の合計が−Ｄと＋Ｄとの間の値に等しいか、
加算器1009の合計が＋Ｄと＋2Dの間の値に等しいか、あ
るいは加算器1009の合計が＋2Dより大きいか、の以上５
つの場合を表わす３ビットの出力を発生する27ビットの
加算器（フィードバック論理）1017に結合される。フィ
ードバック論理1017からの３ビットのMSB出力のみがキ
ャリーアウトとして周波数分割器103に結合されること
に気が付くことは重要である。３ビットのMSBはまた、
フィードバック論理1017から第一の蓄積器1001及び３ビ
ット加算器1013にフィードバックされる。かくして第７
図に図示されるようなＺ変換モデルを有する２次の変形
シグマデルタ変調器は、分数Ｎのシンセサイザにおいて
デジタル網として使用される（２個よりも多い蓄積器を
本発明の範囲に影響を与えることなしに使用することが
できるけれども）。シンセサイザの起こるべき適切な動
作のために、シグマデルタ変調器のキャリーアウト項の
みが本発明において使用される。
安定度を維持するために、ループ分周器に対するキャ
リーアウトプット及び量子化の発生における蓄積器から
の除去は標準の分数Ｎとは異なる。この場合、蓄積器の
内部内容は−（Ｌ＋１）＊Ｄと＋（Ｌ＋１）＊Ｄの間の
範囲に位置し、但しＬは蓄積器の個数であり、Ｄは分母
である。最後の蓄積器の出力が量子化器の値と等しい
か、またはそれよりも大きいならば、キャリーが起き
る。もし最後の蓄積器の出力が量子化器の値の２倍より
も大きいならば、キャリーは２倍になり、これは分周器
にプログラムされた値を２だけ増やす。これは蓄積器の
最高次を通じて繰り返す。このプロセスは、蓄積器が量
子化器制限値の負数よりも小さいか、またはそれに等し
いならば、逆方向で起きてもよい。（また、蓄積器への
フィードバックはキャリー数に量子化器制限値を掛けた
ものである。）この最終結果は、シグマデルタ分数Ｎの
シンセサイザがループ分周器のプログラム可能性におい
て、２（Ｌ＋１）の蓄積器長の増加を具備する標準の分
数Ｎと同じ範囲を要求することである。
リーアウトプット及び量子化の発生における蓄積器から
の除去は標準の分数Ｎとは異なる。この場合、蓄積器の
内部内容は−（Ｌ＋１）＊Ｄと＋（Ｌ＋１）＊Ｄの間の
範囲に位置し、但しＬは蓄積器の個数であり、Ｄは分母
である。最後の蓄積器の出力が量子化器の値と等しい
か、またはそれよりも大きいならば、キャリーが起き
る。もし最後の蓄積器の出力が量子化器の値の２倍より
も大きいならば、キャリーは２倍になり、これは分周器
にプログラムされた値を２だけ増やす。これは蓄積器の
最高次を通じて繰り返す。このプロセスは、蓄積器が量
子化器制限値の負数よりも小さいか、またはそれに等し
いならば、逆方向で起きてもよい。（また、蓄積器への
フィードバックはキャリー数に量子化器制限値を掛けた
ものである。）この最終結果は、シグマデルタ分数Ｎの
シンセサイザがループ分周器のプログラム可能性におい
て、２（Ｌ＋１）の蓄積器長の増加を具備する標準の分
数Ｎと同じ範囲を要求することである。
第10図のデジタル網を使用するシグマデルタ分数Ｎの
シンセサイザは、「リップル」様式で内部の蓄積器1001
及び1011を作動する、すなわちいかなる新しいデータも
１クロックサイクルで全ての蓄積器を回らなければなけ
ればならない。第10図のシグマデルタ分数Ｎのシンセサ
イザのデジタル網のための２次のリップル蓄積器のＺ変
換図が第11図に示される。該蓄積器はまた、本発明の範
囲から逸脱することなしに、ラッチドアキュムレータま
たはラッチされた蓄積器として作動してもよい。分数Ｎ
の合成のための２次のラッチされた蓄積器シグマデルタ
変調器は、第12図のＺ変換図に示される。
シンセサイザは、「リップル」様式で内部の蓄積器1001
及び1011を作動する、すなわちいかなる新しいデータも
１クロックサイクルで全ての蓄積器を回らなければなけ
ればならない。第10図のシグマデルタ分数Ｎのシンセサ
イザのデジタル網のための２次のリップル蓄積器のＺ変
換図が第11図に示される。該蓄積器はまた、本発明の範
囲から逸脱することなしに、ラッチドアキュムレータま
たはラッチされた蓄積器として作動してもよい。分数Ｎ
の合成のための２次のラッチされた蓄積器シグマデルタ
変調器は、第12図のＺ変換図に示される。
分数Ｎのシンセサイザのもう一つ別の実施例において
使用されるＮ次のラッチされたシグマデルタ変調器は、
Ｎ次パスカルの三角形の展開における第一項の大きさを
掛けた出力を第一の蓄積器の加算入力にフィードバック
し、かつ展開における第二項の大きさに掛けた出力を第
二の蓄積器の加算入力にフィードバックする等々によっ
て、Ｎ次蓄積器の加算入力が（Ｎ−１）次の項の大きさ
を受け取るようになる。
使用されるＮ次のラッチされたシグマデルタ変調器は、
Ｎ次パスカルの三角形の展開における第一項の大きさを
掛けた出力を第一の蓄積器の加算入力にフィードバック
し、かつ展開における第二項の大きさに掛けた出力を第
二の蓄積器の加算入力にフィードバックする等々によっ
て、Ｎ次蓄積器の加算入力が（Ｎ−１）次の項の大きさ
を受け取るようになる。
ラッチされないシグマデルタ変調器に対しては上記の
ように、蓄積器の範囲は＋／−（Ｌ＋１）＊Ｄであり、
かつプログラム可能なループ分周器の除数範囲は標準の
分数の除算と同じである。
ように、蓄積器の範囲は＋／−（Ｌ＋１）＊Ｄであり、
かつプログラム可能なループ分周器の除数範囲は標準の
分数の除算と同じである。
（第９図に示されるような）本発明の多段蓄積器シグ
マデルタ分数Ｎのシンセサイザのために、変調情報は分
数Ｎのシンセサイザのデジタル網900に、送受信機の制
御論理809からのチャンネル制御の分子24LSBの内の16LS
Bとして印加される。GSMシステムにおいてデータレート
は270.83333kbであり、BT積は0.3である。この結果、変
調時にPLLを低歪で通過しなければならない約81kHzの周
波数になる。
マデルタ分数Ｎのシンセサイザのために、変調情報は分
数Ｎのシンセサイザのデジタル網900に、送受信機の制
御論理809からのチャンネル制御の分子24LSBの内の16LS
Bとして印加される。GSMシステムにおいてデータレート
は270.83333kbであり、BT積は0.3である。この結果、変
調時にPLLを低歪で通過しなければならない約81kHzの周
波数になる。
GMSK信号の実際の周波数オフセット成分は、10Hzから
約70kHz迄の範囲に位置する。10Hzよりも小さな段階を
合成するために必要であるから、この範囲は蓄積器の長
さを決定する。基準周波数26MHzを具備するGSMシステム
の好ましい実施例においては、蓄積器長は24ビットであ
るが、それは最低でも少なくとも22ビットでなければな
らない。
約70kHz迄の範囲に位置する。10Hzよりも小さな段階を
合成するために必要であるから、この範囲は蓄積器の長
さを決定する。基準周波数26MHzを具備するGSMシステム
の好ましい実施例においては、蓄積器長は24ビットであ
るが、それは最低でも少なくとも22ビットでなければな
らない。
明らかに、変調のおかげで望まれる瞬間的な周波数オ
フセットは、ループフィルタのカットオフよりも十分に
下である。従ってPLLは変調のために基本周波数にチャ
ンネル属性を付加するいずれのスプリアス信号をも減衰
させない。しかしながら多段蓄積器システムによって本
問題は克服される。
フセットは、ループフィルタのカットオフよりも十分に
下である。従ってPLLは変調のために基本周波数にチャ
ンネル属性を付加するいずれのスプリアス信号をも減衰
させない。しかしながら多段蓄積器システムによって本
問題は克服される。
全てのスプリアス出力が、高い動作レートで多くの蓄
積器を使用することによる結合された効果が分数過程の
量子化雑音の大きな減衰を生じさせる結果となる非常に
低い周波数に移動するように分数化（除算の分数部分の
分母の値）を増加することは可能であり、かつ好まし
い。かくして大きな分母は、生成されるスプリアス信号
がループの高域通過特性の３デジベルコーナ周波数より
も十分に低くなるように基準発振器の周波数を有効に分
割する。多くの蓄積器を使用することは、高域通過フィ
ルタ作用の勾配を増大する。動作レートを増加すること
は、高域通過フィルタのコーナ周波数を高い周波数に移
動する。
積器を使用することによる結合された効果が分数過程の
量子化雑音の大きな減衰を生じさせる結果となる非常に
低い周波数に移動するように分数化（除算の分数部分の
分母の値）を増加することは可能であり、かつ好まし
い。かくして大きな分母は、生成されるスプリアス信号
がループの高域通過特性の３デジベルコーナ周波数より
も十分に低くなるように基準発振器の周波数を有効に分
割する。多くの蓄積器を使用することは、高域通過フィ
ルタ作用の勾配を増大する。動作レートを増加すること
は、高域通過フィルタのコーナ周波数を高い周波数に移
動する。
第９図における本発明の分数Ｎのシンセサイザのブロ
ック図を再び参照すると、分数Ｎのデジタル網900の出
力はプログラム可能な周波数分割器103の分周制御入力
に供給される。デジタル網900が一基準期間の間の除算
を１だけ増加する時に、VCO101の一つの出力パルスが周
波数分割器103によって有効に取り除かれる。この作用
はVCO101の出力周波数において２πラジアンの位相シフ
トに対応する。次に、該位相シフトは位相検出器１−５
の入力における位相シフトが周波数分割器103の除数に
よって除算される２πラジアンとなるように周波数分割
器103によって分周される。一般的にデジタル網900は、
時間と共に変わる分周比を発生する。かくして一般的な
場合において、位相検出器105に対する入力は次のよう
に表現することができ、 （２Π/sNL）・ｃ（ｎ） 但し、NLは正規のループ分周比 ｃ（ｎ）はオフセット周波数におけるデジタルシーケ
ンスのフーリエ成分であり、 1/sは周波数を位相に変換するために導入される。
ック図を再び参照すると、分数Ｎのデジタル網900の出
力はプログラム可能な周波数分割器103の分周制御入力
に供給される。デジタル網900が一基準期間の間の除算
を１だけ増加する時に、VCO101の一つの出力パルスが周
波数分割器103によって有効に取り除かれる。この作用
はVCO101の出力周波数において２πラジアンの位相シフ
トに対応する。次に、該位相シフトは位相検出器１−５
の入力における位相シフトが周波数分割器103の除数に
よって除算される２πラジアンとなるように周波数分割
器103によって分周される。一般的にデジタル網900は、
時間と共に変わる分周比を発生する。かくして一般的な
場合において、位相検出器105に対する入力は次のよう
に表現することができ、 （２Π/sNL）・ｃ（ｎ） 但し、NLは正規のループ分周比 ｃ（ｎ）はオフセット周波数におけるデジタルシーケ
ンスのフーリエ成分であり、 1/sは周波数を位相に変換するために導入される。
デジタルシーケンスのフーリエ成分は次のように計算
され、 但し、Ｎは該シーケンスの一期間におけるポイントの
合計の数であり、 θ（ｉ）はデジタルシーケンスの時間波形 ｉは時間成分であり、 ｎは周波数成分である。
され、 但し、Ｎは該シーケンスの一期間におけるポイントの
合計の数であり、 θ（ｉ）はデジタルシーケンスの時間波形 ｉは時間成分であり、 ｎは周波数成分である。
位相検出器105を通過した後で、この信号は次にルー
プフィルタ109に入力する。ループフィルタ109の出力は
VCO101の制御入力に供給する。VCO101の入力における制
御する誤差電圧の大きさは次のように表現され、 Vc＝｛２ΠＫφ|c（ｎ）||F（ω）｜｝/NL 但し、Ｋφは位相検出器の変換利得であり、 |F（ω）｜はオフセット周波数におけるフィルタ応答
の大きさである。
プフィルタ109に入力する。ループフィルタ109の出力は
VCO101の制御入力に供給する。VCO101の入力における制
御する誤差電圧の大きさは次のように表現され、 Vc＝｛２ΠＫφ|c（ｎ）||F（ω）｜｝/NL 但し、Ｋφは位相検出器の変換利得であり、 |F（ω）｜はオフセット周波数におけるフィルタ応答
の大きさである。
この制御電圧はVCO101に次のようにスプリアス成分を
出力させる。
出力させる。
f spur（ｔ）＝｛２πＫφKv｝/NL・ |F（ω）||c（ｎ）|cos（ωm t） 但し、ωｍはデジタルシーケンスのスプリアス周波数
成分であり、 Kvは可変発振器の変換利得である。
成分であり、 Kvは可変発振器の変換利得である。
位相ロックループのフィードバック特性は、スプリア
ス成分が次のようになるように前記式を修正するであろ
う、 f spur（ｔ）＝［｛２πＫφKv｝/NL・ |F（ω）||c（ｎ）|cos（ωm t）］／ ［１＋｛ＫφKv|F（ω）｜｝／｛ωm NL｝］ 小さなスプリアス成分のためには、スプリアスレベル
はβが上記にて導き出された周波数に対応する位相であ
る場合に、β/2と近似することができる。
ス成分が次のようになるように前記式を修正するであろ
う、 f spur（ｔ）＝［｛２πＫφKv｝/NL・ |F（ω）||c（ｎ）|cos（ωm t）］／ ［１＋｛ＫφKv|F（ω）｜｝／｛ωm NL｝］ 小さなスプリアス成分のためには、スプリアスレベル
はβが上記にて導き出された周波数に対応する位相であ
る場合に、β/2と近似することができる。
β＝∫ f spur（ｔ）dt スプリアスレベルはかくして次のように近似すること
ができる。
ができる。
β/2＝［πＫφKv/（NL ωｍ）・ |F（ω）||c（ｎ）｜］／ ［１＋｛ＫφKv|F（ω）｜｝／ ｛ωm NL｝］ 低周波数に対してはＦ（ω）→無限大 かつωｍ→０ かくして該スプリアスレベルは次のように近似するこ
とができる、 β/2＝２π|c（ｎ）｜ かくして、全スプリアス成分が小さな値になるよう
に、もしデジタル網900のフーリエ成分が作られるなら
ば、位相ロックループの出力は小さなスプリアス値を含
みもするであろう。デジタル網900は量子化雑音に対し
て高域通過フィルタとして働く。非常に大きな数迄分数
化を増加することによって、全てのスプリアス信号は、
分数シーケンス発生器がスプリアスレベルを位相ロック
ループのノイズフロアのレベルより低く減衰する周波数
オフセットに位置する。位相ロックループ出力へと通過
した後に、該スプリアス信号は依然として分数シーケン
ス発生器により設定されたレベルを維持する。
とができる、 β/2＝２π|c（ｎ）｜ かくして、全スプリアス成分が小さな値になるよう
に、もしデジタル網900のフーリエ成分が作られるなら
ば、位相ロックループの出力は小さなスプリアス値を含
みもするであろう。デジタル網900は量子化雑音に対し
て高域通過フィルタとして働く。非常に大きな数迄分数
化を増加することによって、全てのスプリアス信号は、
分数シーケンス発生器がスプリアスレベルを位相ロック
ループのノイズフロアのレベルより低く減衰する周波数
オフセットに位置する。位相ロックループ出力へと通過
した後に、該スプリアス信号は依然として分数シーケン
ス発生器により設定されたレベルを維持する。
好ましい実施例では、位相検出器は基準発振器107に
よって供給された26MHzで作動し、かつ分数化は大きな
数（224＝16,777,216）によって行われる。分数Ｎのス
プリアス信号は、1.54972ヘルツの高調波及び副高調波
において生じる。該基準は非常に高い周波数にあるの
で、分数Ｎのデジタル網900の高域通過の曲がり角は約
6.5MHzに生じる。分数化によって発生したスプリアス信
号の減衰はそれゆえに非常に大きい。
よって供給された26MHzで作動し、かつ分数化は大きな
数（224＝16,777,216）によって行われる。分数Ｎのス
プリアス信号は、1.54972ヘルツの高調波及び副高調波
において生じる。該基準は非常に高い周波数にあるの
で、分数Ｎのデジタル網900の高域通過の曲がり角は約
6.5MHzに生じる。分数化によって発生したスプリアス信
号の減衰はそれゆえに非常に大きい。
デジタル網900の高域通過特性を使用してスプリアス
信号を除去することは、重要な有利な点を有する。第一
に、チャンネル間隔が、低歪の変調のために要求される
最低周波数ステップよりもずっと小さい。第二に、除去
される必要がある位相ロックループのノイズフロア以上
のいかなる離散スプリアス信号もないので、該ループ帯
域が非常に広い。（26MHzである現基準におけるスプリ
アスを除く。）好ましい実施例において、開ループ単位
利得周波数400kHzはGMSK信号に対してピーク値で５度、
かつ実効値（RMS）で3,5度の位相誤差を生じる。該位相
誤差はピーク値で20度、実効値で５度というGSM仕様に
対して納得のいく制限である。実効値3.5度は広いルー
プ帯域によって決定されるという点で非常に信頼でき
る。
信号を除去することは、重要な有利な点を有する。第一
に、チャンネル間隔が、低歪の変調のために要求される
最低周波数ステップよりもずっと小さい。第二に、除去
される必要がある位相ロックループのノイズフロア以上
のいかなる離散スプリアス信号もないので、該ループ帯
域が非常に広い。（26MHzである現基準におけるスプリ
アスを除く。）好ましい実施例において、開ループ単位
利得周波数400kHzはGMSK信号に対してピーク値で５度、
かつ実効値（RMS）で3,5度の位相誤差を生じる。該位相
誤差はピーク値で20度、実効値で５度というGSM仕様に
対して納得のいく制限である。実効値3.5度は広いルー
プ帯域によって決定されるという点で非常に信頼でき
る。
いくつかのチャンネルオフセットは分子と分母の共通
因数になるという点で非常に高い分数のために設計され
たシステムに関して問題が起き得る。該問題は、望まれ
る分数化よりもずっと小さい有効な分数化という結果に
なって、そして離散したスプリアス信号が再び現れる。
この状態は、蓄積器の最下位ビット（LSB）をセットす
ることによって防ぐことができる。一例として、１チャ
ンネルが1/4という分数のオフセットを要求する上記状
態を考える。本状態は、6.5MHzの高調波及び副高調波に
おけるスプリアス出力という結果になる。もしLSBがセ
ットされるならば、分数化はスプリアス信号を1Hzの領
域に戻す4,194,305/16,777,216になる。この分数化は小
さな周波数誤差になるが、大抵の場合この種の誤差は重
要ではない。
因数になるという点で非常に高い分数のために設計され
たシステムに関して問題が起き得る。該問題は、望まれ
る分数化よりもずっと小さい有効な分数化という結果に
なって、そして離散したスプリアス信号が再び現れる。
この状態は、蓄積器の最下位ビット（LSB）をセットす
ることによって防ぐことができる。一例として、１チャ
ンネルが1/4という分数のオフセットを要求する上記状
態を考える。本状態は、6.5MHzの高調波及び副高調波に
おけるスプリアス出力という結果になる。もしLSBがセ
ットされるならば、分数化はスプリアス信号を1Hzの領
域に戻す4,194,305/16,777,216になる。この分数化は小
さな周波数誤差になるが、大抵の場合この種の誤差は重
要ではない。
高い分数化を確実にする第二の方法は、最初に蓄積器
をある数またはグループの数でオフセットして、そして
次に望まれる周波数データを入力することである。この
初期オフセットは、２個以上の内部蓄積器を含む分数Ｎ
の蓄積器は、入力データのほとんどいかなる値のための
全蓄積器長に対応するスプリアスパタンを発生させる。
多段蓄積器システムでは、ボトムビットの初期オフセッ
トは、オフセットデータ上に重畳された本質的にランダ
ムなパタンという結果となる。初期オフセットは一度デ
ータがシンセサイザシステムに供給されると除去される
ので、この方法は決して周波数誤差を生じない。但し、
１蓄積器システムでは波形が、初期オフセットに関係な
く同じ波形に戻る簡単な鋸歯状波に対応するので、この
方法は１蓄積器システムに対しては決して働かないこと
に注意する。多くの蓄積器のシステムの場合、このオフ
セットは、デジタル網111において除去される低周波の
スペクトル成分を備えた非常に長い時間シーケンスを形
成するよう相互作用する多数のパターンを作る。
をある数またはグループの数でオフセットして、そして
次に望まれる周波数データを入力することである。この
初期オフセットは、２個以上の内部蓄積器を含む分数Ｎ
の蓄積器は、入力データのほとんどいかなる値のための
全蓄積器長に対応するスプリアスパタンを発生させる。
多段蓄積器システムでは、ボトムビットの初期オフセッ
トは、オフセットデータ上に重畳された本質的にランダ
ムなパタンという結果となる。初期オフセットは一度デ
ータがシンセサイザシステムに供給されると除去される
ので、この方法は決して周波数誤差を生じない。但し、
１蓄積器システムでは波形が、初期オフセットに関係な
く同じ波形に戻る簡単な鋸歯状波に対応するので、この
方法は１蓄積器システムに対しては決して働かないこと
に注意する。多くの蓄積器のシステムの場合、このオフ
セットは、デジタル網111において除去される低周波の
スペクトル成分を備えた非常に長い時間シーケンスを形
成するよう相互作用する多数のパターンを作る。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−231525（ＪＰ，Ａ) 特開 昭63−28131（ＪＰ，Ａ) 特開 昭62−216421（ＪＰ，Ａ) 米国特許4816774（ＵＳ，Ａ) 米国特許4965531（ＵＳ，Ａ) 国際公開90／12458（ＷＯ，Ａ１) 国際公開89／12362（ＷＯ，Ａ１) 国際公開86／5045（ＷＯ，Ａ１) ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｏｍｍｕｎｉｃａｔｉｏｎ ｓ．ｖｏｌ．33，ｎｏ．３，Ｍａｒ 1985，Ｍｅｗ Ｙｏｒｋ ＵＳ ｐａｇ ｅｓ 249−258；ＪＡＭＥＳ Ｃ．ＣＡ ＮＤＹ：”Ａ Ｕｓｅ ｏｆ Ｄｏｕｂ ｌｅ Ｉｎｔｅｇｒａｔｉｏｎ ｉｎ Ｓｉｇｗａ Ｄｅｌｔａ Ｍｏｄｕｌａ ｔｉｏｎ’
Claims (16)
- 【請求項１】電圧制御発振器の出力信号周波数をループ
分周器によって分割し、該ループ分周器は制御入力によ
って制御される可変除数を有しフィードバック信号を生
成して基準信号と比較し、前記電圧制御発振器の周波数
制御をする分数Ｎのシンセサイザであって、 第一の複数のビットとして提供される第一のデジタル数
を受け入れるための手段、 シグマデルタ変調器手段を含み、 （ａ）前記第一のデジタル数の予め決められた数の最下
位ビットおよび制御デジタル数の結合したものの積分を
計算して、第二のデジタル数を生成し、 （ｂ）前記第二のデジタル数の予め決められた数の最上
位ビットを前記制御デジタル数と合計して合計デジタル
数を生成し、そして （ｃ）前記第二のデジタル数の予め決められた数の最下
位ビットおよび前記合計デジタル数を組合わせたものの
積分を計算することにより前記第一のデジタル数の第二
の積分に関係する第三のデジタル数を生成する、 ための手段、そして 前記第三のデジタル数の予め決められた数の最上位ビッ
トを選択して前記ループ分周器の制御入力に結合しかつ
前記シグマデルタ変調器手段に前記制御デジタル数とし
て結合するための手段、 を具備する分数Ｎのシンセサイザ。 - 【請求項２】更に、前記第一のデジタル数の少なくとも
１ビットを時間的に変えることによって出力信号を変調
するための手段を具備する請求の範囲第１項に記載の分
数Ｎのシンセサイザ。 - 【請求項３】更に、前記シグマデルタ変調器手段が少な
くとも２個の蓄積器を具備する請求の範囲第１項に記載
の分数Ｎのシンセサイザ。 - 【請求項４】前記可変除数が、整数及び分母によて除算
された分子の商の和によって表現される平均値を有し、
前記分母が、該分母によって除算された基準信号周波数
の商の周波数が出力信号におけるスプリアス信号を除去
する分数Ｎのシンセサイザの高域通過特性のコーナ周波
数よりもずっと低くなるように大きな値である、請求の
範囲第３項に記載の分数Ｎのシンセサイザ。 - 【請求項５】更に、前記少なくとも２個の蓄積器が更
に、複数ビットとして提供される第二のデジタル数を受
け入れるための手段を具備する、前記請求の範囲第３項
に記載の分数Ｎのシンセサイザ。 - 【請求項６】電圧制御発振器の出力信号周波数をループ
分周器によって分割し、該ループ分周器は制御入力によ
って制御される可変除数を有しフィードバック信号を生
成して基準信号と比較し、前記電圧制御発振器の周波数
制御をする分数Ｎのシンセサイザであって、 第一の複数のビットとして提供される第一のデジタル数
を受け入れるための手段、 前記第一のデジタル数と、第二の複数ビットを有する第
二のデジタル数の予め決められた数の最上位ビット（MS
B）を加算したもの第一の積分を計算し、第三の複数ビ
ットを具備する第三のデジタル数を作り出すための手
段、 前記第三のデジタル数の予め決められた数の最下位ビッ
ト（LSB）、及び前記第三のデジタル数の予め決められ
た数の最上位ビット（MSB）と前記第二のデジタル数の
前記予め決められた数の最上位ビット（MSB）との合計
を加算したものの第二の積分を計算し、前記第二のデジ
タル数を生成するための手段、および 前記第二のデジタル数の予め決められた数の最上位ビッ
ト（MSB）を選択し、少なくとも前記ループ分周器の除
数制御入力へ結合するための手段、 を具備する分数Ｎのシンセサイザ。 - 【請求項７】更に、前記第一のデジタル数の少なくとも
１ビットを時間的に変えることによって出力信号を変調
するための手段を具備する請求の範囲第６項に記載の分
数Ｎのシンセサイザ。 - 【請求項８】更に、前記第一の積分を計算するための手
段及び前記第二の積分を計算するための手段の内の少な
くとも一つの内部の内容から前記デジタル数を減じるた
めの手段を含む残留量子化雑音修正信号を発生するため
の手段を具備する前記請求の範囲第６項に記載の分数Ｎ
のシンセサイザ。 - 【請求項９】可変除数が、整数と分母によって除算され
る分子の商との和によって表現される平均値を有し、か
つ該分母によって除算される基準信号周波数の商の周波
数が、出力信号におけるスプリアス信号を除去する分数
Ｎのシンセサイザの高域通過特性のコーナ周波数よりも
ずっと低くなるように、前記可変除数の分母が大きな値
である、請求の範囲第６項に記載の分数Ｎのシンセサイ
ザ。 - 【請求項１０】分数Ｎのシンセサイザを用いて電圧制御
発振器の出力信号から引き出される動作周波数信号を発
生し、該分数Ｎのシンセサイザは電圧制御発振器の出力
信号周波数をループ分周器によって分割し、該ループ分
周器は、制御入力によって制御される可変除数を有して
フィードバック信号を発生し、基準信号と比較して電圧
制御発振器の周波数制御をする無線送受信機であって、 動作周波数信号を送信するための手段、 前記動作周波数信号を部分的に決めるために第一の複数
のビットとして提供される第一のデジタル数を受け入れ
るための手段、 シグマデルタ変調器手段を含み、 （ａ）前記第一のデジタル数の予め決められた数の最下
位ビットおよび制御デジタル数の結合したものの積分を
計算して、第二のデジタル数を生成し、 （ｂ）前記第二のデジタル数の予め決められた数の最上
位ビットを前記制御デジタル数と合計して合計デジタル
数を生成し、そして （ｃ）前記第二のデジタル数の予め決められた数の最下
位ビットおよび前記合計デジタル数を組合わせたものの
積分を計算することにより前記第一のデジタル数の第二
の積分に関係する第三のデジタル数を生成する、 ための手段、そして 前記第三のデジタル数の予め決められた数の最上位ビッ
トを選択して前記ループ分周器の除数制御入力に結合し
かつ前記シグマデルタ変調器手段に前記制御デジタル数
として結合するための手段、 を具備する無線送受信機。 - 【請求項１１】更に、前記第一のデジタル数の少なくと
も１ビットを時間的に変えることによって動作周波数信
号を変調するための手段を具備する請求の範囲第10項に
記載の無線送受信機。 - 【請求項１２】電圧制御発振器の出力信号周波数をルー
プ分周器によって分割し、該ループ分周器は制御入力に
よって制御される可変除数を有し、フィードバック信号
を生成して基準信号と比較し、前記電圧制御発振器の周
波数制御をする分数Ｎのシンセサイザを用いた信号合成
方法であって、 第１の複数のビットとして提供される第１のデジタル数
を受け入れる段階、 前記第１のデジタル数と、第２の複数ビットを有する第
二のデジタル数の予め決められた数の最上位ビット（MS
B）とを加算したもの第一の積分を計算し、第三の複数
ビットを具備する第三のデジタル数を作り出す段階、 前記第三のデジタル数の予め決められた数の最上位ビッ
トを選択することにより第二の積分を計算し、少なくと
も前記ループ分周器の除数制御入力へ結合する段階、 を具備する信号合成方法。 - 【請求項１３】更に、前記第一のデジタル数の少なくと
も１ビットを時間的に変えることによって出力信号を変
調する段階を具備する請求の範囲第12項に記載の方法。 - 【請求項１４】残留量子化雑音の修正信号を発生する段
階を更に具備する請求の範囲第12項に記載の方法。 - 【請求項１５】更に、可変除数が、整数と分母によって
除算される分子の商の和によって表現される平均値を有
するように、前記可変除数を発生する段階を具備する請
求の範囲第12項に記載の方法。 - 【請求項１６】更に、前記可変除数によって前記基準信
号周波数を分割し、前記可変除数の分母は、分数Ｎのシ
ンセサイザの高域通過特性のコーナ周波数よりも商の周
波数の高さがずっと低くなるように大きな値を有して出
力信号におけるスプリアス信号を除去する段階、 前記第一の積分を計算する段階及び前記第二の積分を計
算する段階の少なくとも一つにおいて前記第二のデジタ
ル数の前記予め決められた数の最上位ビットの内の少な
くとも１ビットのために予め決められた状態を選択する
段階、 を具備する請求の範囲第15項に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US516,993 | 1990-04-30 | ||
| US07/516,993 US5055802A (en) | 1990-04-30 | 1990-04-30 | Multiaccumulator sigma-delta fractional-n synthesis |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05500894A JPH05500894A (ja) | 1993-02-18 |
| JP2756728B2 true JP2756728B2 (ja) | 1998-05-25 |
Family
ID=24057931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3508847A Expired - Lifetime JP2756728B2 (ja) | 1990-04-30 | 1991-04-22 | 多段蓄積器シグマデルタ分数ｎの合成 |
Country Status (10)
| Country | Link |
|---|---|
| US (1) | US5055802A (ja) |
| EP (1) | EP0480012B1 (ja) |
| JP (1) | JP2756728B2 (ja) |
| AU (1) | AU631993B2 (ja) |
| BR (1) | BR9105749A (ja) |
| CA (1) | CA2048645C (ja) |
| DE (1) | DE69121040T2 (ja) |
| MX (1) | MX172915B (ja) |
| SG (1) | SG46287A1 (ja) |
| WO (1) | WO1991017604A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6717998B2 (en) | 1999-12-13 | 2004-04-06 | Matsushita Electric Industrial Co., Ltd. | Frequency synthesizer apparatus equipped with fraction part control circuit, communication apparatus, frequency modulator apparatus, and frequency modulating method |
Families Citing this family (100)
| Publication number | Priority date | Publication date | Assignee | Title |
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