JP2011193273A - Pll周波数シンセサイザ - Google Patents
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- 238000004891 communication Methods 0.000 claims description 8
- 230000005540 biological transmission Effects 0.000 claims description 3
- 230000001360 synchronised effect Effects 0.000 abstract description 4
- 238000001514 detection method Methods 0.000 description 22
- 238000010586 diagram Methods 0.000 description 19
- 238000004088 simulation Methods 0.000 description 13
- 238000004364 calculation method Methods 0.000 description 8
- 238000012937 correction Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 230000010355 oscillation Effects 0.000 description 5
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 4
- 230000003247 decreasing effect Effects 0.000 description 3
- 238000012545 processing Methods 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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Abstract
【課題】デジタル制御発振器の周波数を安定して制御する。
【解決手段】PLL周波数シンセサイザ(101)は、基準クロック信号とPLL周波数シンセサイザの出力信号との位相差を検出する位相比較器(2)と、位相差に応じた整数値および小数値の和からなる制御値を出力するループフィルタ(4)と、第1のクロック信号に同期して、整数値に相当する第1のデジタル制御信号を出力する周波数制御部(6)と、第1のクロック信号よりも高い周波数の第2のクロック信号に同期して、平均値として小数値を表す第2のデジタル制御信号を出力する周波数制御部(7)であって、当該PLL周波数シンセサイザがロック状態にあるとき、第2のデジタル制御信号の取り得る値の範囲をロック時の範囲に制限する周波数制御部と、第1および第2のデジタル制御信号によるそれぞれの周波数制御の組み合わせに応じた周波数で発振するデジタル制御発振器(10)とを備えている。
【選択図】図1
【解決手段】PLL周波数シンセサイザ(101)は、基準クロック信号とPLL周波数シンセサイザの出力信号との位相差を検出する位相比較器(2)と、位相差に応じた整数値および小数値の和からなる制御値を出力するループフィルタ(4)と、第1のクロック信号に同期して、整数値に相当する第1のデジタル制御信号を出力する周波数制御部(6)と、第1のクロック信号よりも高い周波数の第2のクロック信号に同期して、平均値として小数値を表す第2のデジタル制御信号を出力する周波数制御部(7)であって、当該PLL周波数シンセサイザがロック状態にあるとき、第2のデジタル制御信号の取り得る値の範囲をロック時の範囲に制限する周波数制御部と、第1および第2のデジタル制御信号によるそれぞれの周波数制御の組み合わせに応じた周波数で発振するデジタル制御発振器(10)とを備えている。
【選択図】図1
Description
本発明は、無線通信装置及び無線測定器などに用いるPLL周波数シンセサイザに関する。
従来、デジタル制御発振器DCO(Digitally-Controlled Oscillator)を備え、周波数分解能を向上させるために△Σ変調器によるディザリングを利用するADPLL(All-Digital Phase-Locked Loop)周波数シンセサイザがある。この種のADPLL周波数シンセサイザは、例えば、特許文献1に開示されている。図17は、特許文献1に開示された従来のADPLL周波数シンセサイザ105の構成を示す図である。
図17において、デジタル制御発振器(DCO)110は、バラクタアレイ111と、バラクタアレイ112と、インダクタ素子113と、負性抵抗素子114とで構成される。バラクタアレイ111及びバラクタアレイ112は、それぞれ複数のバラクタを有している。全てのバラクタは、同じ容量である。そして、各バラクタの容量値は、2値の制御信号で制御される。そして、バラクタの容量値が制御されることにより、DCO110の発振周波数fCKVが制御される。
この発振周波数fCKVは、バラクタアレイ111及びバラクタアレイ112の合計容量値Cと、インダクタ素子113のインダクタンス値Lを用いて、式(1)で表される。
具体的には、バラクタの容量値は、次のように制御される。まず、位相比較器82は、リファレンス信号FREFの位相とDCO110の出力CKVの位相とを比較して位相誤差信号を生成する。そして、ループフィルタ84は、位相誤差信号をフィルタリングし、フィルタリング後の位相誤差信号をDCO制御信号TUNE_Tとして出力する。TUNE_T信号は、整数部と小数部とで構成される。そして、整数部はトラッキングバラクタ制御部86に入力され、小数部はトラッキングバラクタ制御部87に入力される。
トラッキングバラクタ制御部86は、整数部をOTW(Oscillator Tuning Word) Integer信号に変換し、このOTW Integer信号をバラクタアレイ111へ出力することにより、バラクタアレイ111の容量を調整する。一方、トラッキングバラクタ制御部87は、小数部をOTW Fract信号に変換し、このOTW Fract信号をバラクタアレイ112へ出力することにより、バラクタアレイ112の容量を調整する。トラッキングバラクタ制御部87は、△Σ変調器を含む。
以上のように、従来のADPLL周波数シンセサイザでは、ネガティブフィードバック系が構成され、PLL(Phase Locked Loop)動作が行われる。
ところで、トラッキングバラクタ制御部86はリファレンス信号FREFをCKVでリタイミングした信号であるCKRクロックに同期して動作し、トラッキングバラクタ制御部87は、CKVを分周器85で分周した信号であるCKVDクロックに同期して動作する。そして、CKVD周波数は、CKR周波数よりも充分に大きく設定される。これにより、トラッキングバラクタ制御部87の△Σ変調器によるディザリング効果が得られるとともに、CKV信号の周波数分解能が向上する。
しかしながら、上記した従来のADPLL周波数シンセサイザ105では、クロック信号CKRと、クロック信号CKVDとが非同期であることにより、OTW Integer信号の変化のタイミングとOTW Fract信号の変化のタイミングとが通常ミスマッチする。従って、DCO制御信号TUNE_Tの値がターゲット発振周波数に対応するターゲット値に近づいていても、TUNE_Tのターゲット値に対応して定まるOTW IntegerとOTW Fractとの和であるOTW(Total)のターゲット値が整数値に近い場合には、このターゲット値と、実際のOTW IntegerとOTW Fractとの和であるOTW(Total)との誤差が、一時的に大きくなってしまう現象が発生する。そして、この現象が繰り返し発生することにより、ADPLL周波数シンセサイザの位相雑音特性が劣化する問題がある。
なお、以下では、記述を簡潔にするために、DCO制御信号TUNE_Tのターゲット値に対応して定まるOTW IntegerとOTW Fractとの和であるOTW(Total)のターゲット値を、単にTUNE_Tのターゲット値と呼ぶこととする。
図18を用いて、上述した問題について詳述する。例えば、TUNE_Tのターゲット値(目標OTW)が整数値122に近い122.09であるとする。なお、トラッキングバラクタ制御部87の△Σ変調器の出力(つまり、OTW Fract)は、クロックCKVDに同期して0,1,2,3のいずれかの値を出し、長時間の平均値としてTUNE_Tのターゲット値の小数値+一部整数(0か1か2)付近の値となるように変動する。この場合、TUNE_Tのターゲット値に対応するOTW Integer、OTW Fractの値の組は、OTW Integerが120でOTW Fractが2.09か、OTW Integerが121でOTW Fractが1.09かの2通りが考えられる。今、CKRの或る立ち上がり時刻(例えば図18の1.7768msec付近)において、TUNE_Tの値は整数値122をわずかに下回る121.99であり、整数部TUNE_T Integerの121、小数部TUNE_T Fractの0.99に対応して、OTW Integerの値が120、OTW Fractの値が1.99と割り振られている。この時、小数部の平均値が1.99付近となるように、△Σ変調器の出力はほとんど1、2、3のいずれかの値で変動する。したがって、この時点で、TUNE_Tのターゲット値122.09と、OTW IntegerとOTW Fractとの和であるOTW(Total)の平均値との誤差(以下、単に誤差と記す)は、ほぼ0となっている。
ところが、この状態からTUNE_Tの値がわずかに変化し、122を超えて122.01となった場合(図18の1.777msec付近)、TUNE_Tの整数部、小数部の値に対応して、OTW Integerの値が121、OTW Fractの値が1.01と割り振られ、「桁上がり」が発生する。ここで、「桁上がり」とは、TUNE_Tの整数部の値が1増加すること意味する。また、「桁下がり」とは、TUNE_Tの整数部の値が1減少すること意味する。
この桁上がり直後のCKVDに同期して、△Σ変調器の出力は、OTW Fractの平均値を1.01にするために、それまでのほとんど1、2、3の値のいずれかで変動していた状態から、ほとんど0、1、2の値のいずれかで変動する状態に変化する。一方、OTW Integerの値を変更するクロック信号の周波数はCKVDに比べ一般に低いため、OTW Integerの値は、OTW Fractの変動の変化のタイミングから遅れて、120から121へ変化する。
従って、OTW Fractの値の変動状態の変化が起きてからしばらくの間、OTW Integerの値は、TUNE_Tに対応した整数値である121から1ずれた状態が続くことになり、この結果、TUNE_Tのターゲット値とOTW(Total)との誤差が、一時的に大きくなってしまう(図18の矢印で示す区間)。
このようなTUNE_Tのターゲット値とOTW(Total)との誤差が一時的に増加する現象は、「桁下がり」が生じる場合にも、起こり得る。例えば、TUNE_Tのターゲット値が同じく整数値に近い122.09であり、CKRの或る立ち上がり時刻におけるTUNE_Tの値が、122.02である状態を考える。この状態では、TUNE_Tの値に対応して、例えば、OTW Integerの値が121、OTW Fractの値が1.02と割り振られていたとする。0、1、2、3のいずれかの値を出力する△Σ変調器が用いられる場合、OTW Fractの平均値を1.02とするためには、△Σ変調器の出力は、ほとんど0、1、2のいずれかの値で変動する。こうして、TUNE_Tのターゲット値と、OTW IntegerとOTW Fractとの和であるOTW(Total)の平均値との誤差は、略0となっている。
ところが、この状態からTUNE_Tの値が例えば121.99へわずかに変化すると、「桁下がり」が生じる。
この桁下がり直後のCKVDに同期して、△Σ変調器の出力(つまり、OTW Fract)は、平均値を1.99にするために、ほとんど0、1、2の値のいずれかで変動していた状態から、ほとんど1、2、3の値のいずれかで変動する状態に変化する。一方、クロック信号の周波数の違いに起因して、OTW Integerの値は、OTW Fractの変化タイミングに遅れて、121から120へ変化する。
従って、OTW Fractの値の変動状態の変化が起きてからしばらくの間、OTW Integerの値は、TUNE_Tの相応しい整数値である120から1ずれた状態が続くことになり、この結果、誤差が一時的に大きくなってしまう。
以上のように、TUNE_Tのターゲット値が整数値に近い場合には、「桁上がり」や「桁下がり」が発生し、TUNE_Tのターゲット値と、OTW IntegerとOTW Fractとの和であるOTW(Total)との誤差が、一時的に大きくなってしまう現象が発生しやすく、この現象が頻繁に発生した場合、その結果として、ADPLL周波数シンセサイザの位相雑音特性が劣化してしまう。
本発明は、かかる点に鑑みてなされたものであり、位相雑音特性を向上するPLL周波数シンセサイザを提供することを目的とする。
上記課題を解決するため本発明によって次のような解決手段を講じた。すなわち、PLL周波数シンセサイザは、基準クロック信号と当該PLL周波数シンセサイザの出力信号との位相差を検出する位相比較器と、位相差に応じた整数値および小数値の和からなる制御値を出力するループフィルタと、第1のクロック信号に同期して、整数値に相当する第1のデジタル制御信号を出力する第1の周波数制御部と、第1のクロック信号よりも高い周波数の第2のクロック信号に同期して、平均値として小数値を表す第2のデジタル制御信号を出力する周波数制御部であって、当該PLL周波数シンセサイザがロック状態にあるとき、第2のデジタル制御信号の取り得る値の範囲を当該ロック時の範囲に制限する第2の周波数制御部と、第1のデジタル制御信号による周波数制御および第2のデジタル制御信号による周波数制御の組み合わせに応じた周波数で発振するデジタル制御発振器とを備えているものとする。
これによると、PLL周波数シンセサイザがロック状態にあるときに小数値が変化しても第2のデジタル制御信号はその変化に追従しないため、第2のデジタル制御信号によって表される小数値が一定となる。したがって、第2のデジタル制御信号の取り得る値の範囲の変化に起因する第1のデジタル制御信号の変化がなくなるため、ロック状態における第1および第2のデジタル制御信号による周波数制御の組み合わせが一定に保たれる。
また、PLL周波数シンセサイザは、基準クロック信号と当該PLL周波数シンセサイザの出力信号との位相差を検出する位相比較器と、位相差に応じた整数値および小数値の和からなる制御値を出力するループフィルタと、第1のクロック信号に同期して、整数値に相当する第1のデジタル制御信号を出力する周波数制御部であって、当該PLL周波数シンセサイザがロック状態にあるとき、当該ロック時の第1のデジタル制御信号を固定的に出力する第1の周波数制御部と、第1のクロック信号よりも高い周波数の第2のクロック信号に同期して、平均値として小数値を表す第2のデジタル制御信号を出力する第2の周波数制御部と、第1のデジタル制御信号による周波数制御および第2のデジタル制御信号による周波数制御の組み合わせに応じた周波数で発振するデジタル制御発振器とを備えているものとする。
これによると、PLL周波数シンセサイザがロック状態にあるときに整数値が変化してもその変化の前後で第1のデジタル制御信号は同じになる。したがって、第2のデジタル制御信号が小数値の変化に追従しても第2のデジタル制御信号は周波数の高いクロック信号に同期するため、PLL周波数シンセサイザのフィードバック制御によりすぐにロック時点の小数値を表すようになる。これにより、ロック状態における第1および第2のデジタル制御信号による周波数制御の組み合わせが一定に保たれる。
あるいは、PLL周波数シンセサイザは、基準クロック信号と当該PLL周波数シンセサイザの出力信号との位相差を検出する位相比較器と、位相差に応じた整数値および小数値の和からなる制御値を出力するループフィルタと、第1のクロック信号に同期して、整数値に相当する第1のデジタル制御信号を出力する第1の周波数制御部と、第1のクロック信号よりも高い周波数の第2のクロック信号に同期して、平均値として小数値を表す第2のデジタル制御信号を出力する周波数制御部であって、当該PLL周波数シンセサイザがロック状態にあるとき、整数値が変化してから第1のデジタル制御信号が変化するまでの間において整数値の変化分を補償する第2の周波数制御部と、第1のデジタル制御信号による周波数制御および第2のデジタル制御信号による周波数制御の組み合わせに応じた周波数で発振するデジタル制御発振器とを備えているものとする。
これによると、PLL周波数シンセサイザがロック状態にあるときに、整数値が変化してもその変化分が補償されるため、第1および第2のデジタル制御信号による周波数制御の組み合わせが一定に保たれる。
あるいは、PLL周波数シンセサイザは、基準クロック信号と当該PLL周波数シンセサイザの出力信号との位相差を検出する位相比較器と、位相差に応じた整数値および小数値の和からなる制御値を出力するループフィルタと、第1のクロック信号に同期して、整数値に相当する第1のデジタル制御信号を出力する第1の周波数制御部と、第1のクロック信号よりも高い周波数の第2のクロック信号に同期して、平均値として小数値を表す第2のデジタル制御信号を出力する第2の周波数制御部と、第1のクロック信号として、基準クロック信号を当該PLL周波数シンセサイザの出力信号でリタイミングしたリタミングクロックをさらに第2のクロック信号でリタイミングしたクロック信号を生成するクロック生成部と、第1のデジタル制御信号による周波数制御および第2のデジタル制御信号による周波数制御の組み合わせに応じた周波数で発振するデジタル制御発振器とを備えているものとする。
これによると、第1のデジタル制御信号は、整数値が変化するタイミングから第2のクロック信号の数周期前後に出力される。すなわち、第1のデジタル制御信号が整数値の変化に追従する時間が短くなる。また、第2のデジタル制御信号は周波数の高いクロック信号に同期するため、小数値の変化にすぐに追従する。これにより、PLL周波数シンセサイザがロック状態にあるときに、デジタル制御発振器が所望の周波数で発振するための制御値と第1および第2のデジタル制御信号の和との差がなくなるため、デジタル制御発振器の周波数制御が安定する。
本発明によれば、相雑音特性が向上するPLL周波数シンセサイザを提供することができる。
以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、実施の形態において、同一の構成要素には同一の符号を付し、その説明は重複するので省略する。
<第1の実施の形態>
図1は、本発明の第1の実施の形態に係るADPLL周波数シンセサイザの概略構成を示すブロック図である。ADPLL周波数シンセサイザ101は、デジタル制御発振器(DCO)10と、分周器5と、フリップフロップ3と、位相比較器2と、ループフィルタ4と、トラッキングバラクタ制御部としてのOTI6(Oscillator Tuning Integer)と、OTF7(Oscillator Tuning Fract)とを有する。
図1は、本発明の第1の実施の形態に係るADPLL周波数シンセサイザの概略構成を示すブロック図である。ADPLL周波数シンセサイザ101は、デジタル制御発振器(DCO)10と、分周器5と、フリップフロップ3と、位相比較器2と、ループフィルタ4と、トラッキングバラクタ制御部としてのOTI6(Oscillator Tuning Integer)と、OTF7(Oscillator Tuning Fract)とを有する。
バラクタの容量値は、次のように制御される。まず、位相比較器2は、リファレンス信号FREFの位相とDCO10の出力CKVの位相とを比較して位相誤差信号を生成する。そして、ループフィルタ4は、位相誤差信号をフィルタリングし、フィルタリング後の位相誤差信号をDCO制御信号TUNE_Tとして出力する。TUNE_Tは、整数部(以下、TUNE_Iと称する。)と小数部(以下、TUNE_Fと称する。)とで構成される。そして、TUNE_IはOTI6へ、TUNE_FはOTF7へ各々入力される。
OTI6は、TUNE_IをOTW(Oscillator Tuning Word) Integer信号(以下、OTW_Iと称する。)に変換し、このOTW_Iをバラクタアレイ11へ出力することにより、バラクタアレイ11の容量を調整する。一方、OTF7は、TUNE_FをOTW Fract信号(以下、OTW_Fと称する。)に変換する。OTF7は、入力されたTUNE_Fに対して後述する所定の処理を施して、OTW_Fをバラクタアレイ12へ出力することにより、バラクタアレイ12の容量を調整する。
図2は、制限機能付OTF7の構成例を示すブロック図である。図2において、OTF7は、信号生成部71と平均値算出部72とリミッタ73とで構成される。
信号生成部71は、従来のトラッキングバラクタ制御部87の出力OTW_Fと同様に平均値としてTUNE_Fに相当するデジタル信号SDを生成する。平均値算出部72は、ロック検出信号及びSD信号を入力とし、ロック検出後の、すなわちPLLロックした後の所定区間のSDの平均値を算出し、算出結果をOTWaveとしてリミッタ73に出力する。リミッタ73は、SD及びOTWaveを入力とし、OTWaveの値に基づいてSDに所定の制限をかけ、その制限されたSDをOTW_Fとして出力する。
図3は、制限機能付OTF7による制御処理のフローチャートである。図3に示すように、先ずADPLL周波数シンセサイザ101のトラッキング動作が開始され、DCO10の発振周波数が所望の周波数範囲に収束(PLLロック)するまでSDをそのままOTW_ Fとして出力する(S1、S2)。そして、DCO10の発振周波数が所望の周波数範囲に収束(PLLロック)すると、そのロック時点から所定区間(例えばCKVD32周期分)のSDの平均値OTWaveを算出する(S3)。そして、OTWaveが所定の範囲1(例えば0以上1.25未満)内か所定の範囲2(例えば1.75以上3未満)内かどうかを判定する(S4、S7)。所定の範囲1にある場合、OTW_Fの上限を例えば2とし、SDが2を超える場合はすべてOTW_F=2とし、SDが2以下の場合にはSDの値をそのままOTW_Fとして出力する(S5)。所定の範囲2にある場合、OTW_Fの下限を例えば1とし、SDが1未満の場合はすべてOTW_F=1とし、SDが1以上の場合にはSDの値をそのままOTW_Fとして出力する(S8)。OTWaveが所定の範囲1、2のどちらでもない場合には、SDは整数から遠くはなれており、従来の課題で述べた桁上がりや桁下がりが発生する危険はないと判断し、SDの値をそのままOTW_Fとして出力する(S10)。このように、OTF7ではPLLロック時におけるSDの平均値を算出し、平均値が範囲1や範囲2のように整数に近い場合には、桁上がりや桁下がりを発生させないように強制的にOTW_Fを制限する。なお、S5、S8、S10の処理はロック検出信号がロック状態であることを示している間繰り返し行われ、PLLがロック状態から外れると、再びトラッキング動作に戻りDCO10の発振周波数が所望の周波数範囲に収束(PLLロック)するまでSDをOTW_Fとして出力する(S1、S2)。
このようなADPLL周波数シンセサイザ101の動作のシミュレーション結果が、図4に示されている(図4の「本発明」)。なお、図4には比較のために、図17に示した従来のADPLL周波数シンセサイザ105のシミュレーション結果もあわせて示している(図4の「従来」)。図4の結果から分かるように、本実施の形態のADPLL周波数シンセサイザ101では、TUNE_Tのターゲット値が整数値に近い場合でも、ロック検出後はTUNE_Fの値に追従するSDの値を強制的に制限して追従させないようにしたOTW_Fを出力してバラクタアレイ12の容量を調整するため、桁上がりや桁下がりによる誤差が発生しにくくなり、位相雑音特性が従来に比べ大幅に改善される。
なお、以上の説明では、ロック時点から所定区間のSDの平均値OTWaveを算出する(S3)としたが、これに限らず、ロック検出の有無にかかわらず常時所定区間の平均値OTWaveを算出しておき、ロック検出直後にすぐに直前の平均値OTWaveの算出結果を用いてOTW_Fに制限をかけても良い。また、ロック検出条件が甘い場合には、ロック検出信号がロック状態を示したとしても、SDの平均値が未だ十分に収束していない場合も考えられる。そのような場合にはロック時点からではなく、ロック時点から所定時間経過後の所定区間のSDの平均値算出結果を用いることが望ましい。
また、以上の説明では、ロック検出信号を外部からOTF7に入力してロック状態を判断するものとしたが、これに限らず、ロック状態の判定(図3のS2,S6、S9、S11)をOTF7内部で行うものとしても良い。PLLロック状態の判定をOTF7内部で行う方法としては、例えば、所定区間のSDの平均値(あるいはOTW_I+SDの平均値)を所定の周期で複数回算出し、複数の算出値の差異が所定範囲内の場合にはPLLロック状態にあるものとすれば良い。
また、以上の説明では、OTW_Fに制限をかける判断基準として、所定区間のSDの平均値を用いたが、判断基準はこれに限らず、例えば所定区間のSDの最大値や最小値、あるいは所定区間のSD中に存在するSDの取り得る値の最大値(又は最小値)の個数等、SDの変動パターンの何らかの特徴を判断基準として用いることも可能である。例えば、SDの取り得る値が0,1,2,3の場合に、所定区間のSDの値に3が一度も含まれない場合には、SDの変動は0から2の間で安定していると判断し、OTW_Fの上限を2とする図3のS5の動作を行い、所定区間のSDの値に0が一度も含まれない場合には、SDの変動は1から3の間で安定していると判断し、OTW_Fの下限を1とする図3のS8の動作を行うようにしても良い。
なお、以上の説明では、SDの取り得る値が0,1,2,3とし、PLLロック状態におけるOTW_Fの出力制限範囲を0から2と1から3の2通りに制限したが、OTF7に備えた△Σ変調器の次数によりSDの取り得る値は異なるため、△Σ変調器の次数応じて、OTW_Fの出力制限範囲を変更してもよい。
また、OTF7は、図2のリミッタ73及び平均値算出部72に替えて、信号生成部71の入力段にラッチ部を設けて、ADPLL周波数シンセサイザ101がロック後所定時間経過するまではTUNE_Fをそのまま信号生成部71に与え、ロック後所定時間経過時のTUNE_Fの値をラッチして、ロック後所定時間経過後ロック状態が続く間はそのラッチしたTUNE_Fに平均的に相当するOTW_Fを出力してもよい。
<第2の実施の形態>
図5は、本発明の第2の実施の形態に係るADPLL周波数シンセサイザの概略構成を示すブロック図である。図6は、固定機能付OTIの構成例を示すブロック図である。図6において、OTI16は、ラッチ回路161を具備している。
図5は、本発明の第2の実施の形態に係るADPLL周波数シンセサイザの概略構成を示すブロック図である。図6は、固定機能付OTIの構成例を示すブロック図である。図6において、OTI16は、ラッチ回路161を具備している。
ラッチ回路161は、ロック検出信号及びTUNE_Iを入力とし、ロック検出直後のTUNE_Iの値を保持し、その保持した値をOTW_Iとして出力する。なお、TUNE_Fは常にそのままOTW_Fとして出力される。また、ロック検出後、所定時間経過するまでは、TUNE_IもそのままOTW_Iとして出力される。
このようなADPLL周波数シンセサイザ102の動作のシミュレーション結果が、図7に示されている(図7の「本発明」)。なお、図7には比較のために、図7に示した従来のADPLL周波数シンセサイザ105のシミュレーション結果もあわせて示している(図7の「従来」)。図7の結果から分かるように、本実施の形態のADPLL周波数シンセサイザ102では、TUNE_Tのターゲット値が整数値に近い場合でも、ロック検出後はTUNE_Iの値に追従するOTW_Iの値を強制的に制限して追従させないようにしたOTW_Iを出力してバラクタアレイ11の容量を調整するため、桁上がりや桁下がりによる誤差が発生しにくくなり、位相雑音特性が従来に比べ大幅に改善される。
なお、以上の説明では、ロック直後のTUNE_Iの値を保持するとしたが、これに限らず、ロック検出直後、所定時間経過した時点におけるTUNE_Iの値を保持するようにしてもよい。ロック検出条件が甘い場合には、ロック検出信号がロック状態を示したとしても、TUNE_Iの値が未だ十分に収束していない場合も考えられる。そのような場合にはロック時点からではなく、ロック時点から所定時間経過後のTUNE_Iの値をOTW_Iとして用いることが望ましい。また、OTI16は、TUNE_Iに相当するデジタル制御信号を生成し、ロック検出直後のデジタル制御信号をラッチして、ロック状態にあるときにラッチしたデジタル制御信号をOTW_Iとして出力してもよい。
(変形例)
また、本発明の第1の実施の形態では、ADPLLのロック状態におけるSDの所定区間の変動パターンの特徴(平均値や最大値の個数等)を用いて桁上がりや桁下がりが発生する危険性を判断し、危険性が高いと判断される場合に、小数部側、すなわちSDを制限するものとしたが、図6のように、整数部側、すなわちOTW_Iを本発明の第2の実施の形態と同様に制限しても良い。例えば、SDの取り得る値が0,1,2,3の場合に、所定区間のSDの値に3が一度も含まれない場合には、SDの変動は0から2の間で安定しており、TUNE_Iの桁上がりや桁下がりが発生してもTUNE_Iの値に追従させずにロック直後のSDの値をOTW_Iとして用いればよい。
また、本発明の第1の実施の形態では、ADPLLのロック状態におけるSDの所定区間の変動パターンの特徴(平均値や最大値の個数等)を用いて桁上がりや桁下がりが発生する危険性を判断し、危険性が高いと判断される場合に、小数部側、すなわちSDを制限するものとしたが、図6のように、整数部側、すなわちOTW_Iを本発明の第2の実施の形態と同様に制限しても良い。例えば、SDの取り得る値が0,1,2,3の場合に、所定区間のSDの値に3が一度も含まれない場合には、SDの変動は0から2の間で安定しており、TUNE_Iの桁上がりや桁下がりが発生してもTUNE_Iの値に追従させずにロック直後のSDの値をOTW_Iとして用いればよい。
<第3の実施の形態>
図8は、本発明の第3の実施の形態に係るADPLL周波数シンセサイザの概略構成を示すブロック図である。図8において、ADPLL周波数シンセサイザ103は、第1の実施の形態の制限機能付OTF7を補償機能付OTF27に置き換えた以外は第1の実施の形態と同じ要素・構成でありその説明は重複するので省略する。
図8は、本発明の第3の実施の形態に係るADPLL周波数シンセサイザの概略構成を示すブロック図である。図8において、ADPLL周波数シンセサイザ103は、第1の実施の形態の制限機能付OTF7を補償機能付OTF27に置き換えた以外は第1の実施の形態と同じ要素・構成でありその説明は重複するので省略する。
図9は、補償機能付OTF27の構成例を示すブロック図である。図9において、補償機能付OTF27は、OTW_F補償部271と、OTW_F制御部272とを具備している。
OTW_F補償部271は、ロック検出信号、TUNE_I、TUNE_Tを生成するクロックであるCKR信号、OTW_Fを生成するクロックであるCKVD信号を入力とし、CKRをCKVDで叩いてリタイミングしたCKR周期の内部クロックCLKで、ロック検出後のTUNE_Iの値を読み込み、前回読み込んだTUNE_Iと今回読み込んだTUNE_Iとの差△TUNE_T Integerを算出する。そして、△TUNE_T Integerの値に応じたOTW補正値OTWadjを、TUNE_Tの変化に対応したOTW_Fの出力開始のタイミングに合わせてクロックCKVDを用いてOTW_F制御部272に出力を開始し、TUNE_Tの変化に対応したOTW_Iの出力開始のタイミングに合わせてクロックCKRを用いて出力を終了(すなわち、OTWadj値を0に)する。
OTW_F制御部272は、単純な加算器で例えば構成され内部で生成した信号SDにOTWadjを加算した値をOTW_Fとして出力する。
なお、△TUNE_T Integerの値に応じたOTW補正値OTWadjの値は、TUNE_Iの値が前回より今回の方がn増加した場合には+n、逆にn減少した場合には−nとすればよい。
図10は、本発明の第3の実施の形態のDCO制御信号TUNE_Tと容量制御信号OTWの変化の様子を示したシミュレーション結果である。従来の場合、従来の課題として述べたように、OTW_IとOTW_Fは異なるクロック信号CKRとCKVDとで生成されるため、TUNE_Tの桁上がり/下がりによって、TUNE_Tの変化に対応したOTW_IとOTW_Fの変化のタイミングにずれが生じ、せっかくそれまで容量制御信号OTW(total)(以下、OTW_Tと称する。)がOTW目標値(5段目の図の点線)付近に収束していても、一時的に目標値からの誤差が拡大する。
一方、本実施形態のADPLLの場合、上述したように、OTW_F補償部271から、TUNE_Tの変化に対応したSDの出力開始タイミングに合わせて、△TUNE_T Integerの値(=1)に応じたOTW補正値OTWadj(4段目の図の点線)が出力開始(OTWadj値=1)され、TUNE_Iの変化に対応したOTW_Iの出力開始のタイミングに合わせて、出力終了(OTWadj値=0)する。そして、OTW_TはOTW_IとSDとOTWadjの値を合算したものとなるため、TUNE_Tの桁上がり/下がりによる一時的な誤差拡大は生じない。
このようなADPLL周波数シンセサイザ103の動作のシミュレーション結果を図11に示す(図11の「本発明」)。なお、図11には比較のために、図4、図7に示した従来のADPLL周波数シンセサイザ105のシミュレーション結果もあわせて示している(図11の「従来」)。図11の結果から分かるように、本実施の形態のADPLL周波数シンセサイザ103では、TUNE_Tの桁上がり/下がりの際にも一時的なOTW_Tの誤差拡大が生じないため、位相雑音特性が従来に比べ大幅に改善される。
なお、以上の第3の実施の形態の説明では、△TUNE_T Integerの値に応じてOTW補正値OTWadjを算出するとしたが、算出方法はこれに限らない。例えば、前回読み込んだTUNE_Fと今回読み込んだTUNE_Fとの差△TUNE_T Fractに応じてOTW補正値OTWadjを算出しても良い。この場合、TUNE_Fの値が前回より今回の方がn増加した場合にはOTWadjを−n、逆にn減少した場合にはOTWadjを+nとすればよい。
また、OTWadjの算出・加算はロック検出後から行うものとしたが、これに限らずロック検出に関わらず常時行っても良い。この場合にも位相雑音特性が従来に比べ改善される。
なお、以上の全ての実施の形態の説明において、ロック検出後にOTW補正を行う場合、ロック検出信号を外部からOTIやOTFに入力してロック状態を判断するものとしたが、これに限らず、ロック状態の判定(図3のS2,S6、S9、S11等)をOTIやOTFの内部で行うものとしても良い。
PLLロック状態の判定をOTIやOTFの内部で行う方法としては、例えば、所定区間のSDの平均値(あるいはOTW_I+SDの平均値)を所定の周期で複数回算出し、複数の算出値の差異が所定範囲内の場合にはPLLロック状態にあるものと判断する方法、所定区間のOTW_Iの変化を検出して変化がない場合にPLLロック状態にあると判断する方法等、様々なバリエーションが適用できる。
<第4の実施の形態>
図12は、本発明の第4の実施形態に係るADPLL周波数シンセサイザの構成を示すブロック図である。図12において、ADPLL周波数シンセサイザ104は、第1の実施の形態として述べた図1のADPLL周波数シンセサイザ101におけるOTF7を第2の実施の形態として述べた図5のADPLL周波数シンセサイザ102におけるOTF17に置き換え、OTI6の駆動クロックをCKRから、CLKに変更したものである。その他の要素・構成は第1の実施の形態と同じでありその説明は重複するので省略する。
図12は、本発明の第4の実施形態に係るADPLL周波数シンセサイザの構成を示すブロック図である。図12において、ADPLL周波数シンセサイザ104は、第1の実施の形態として述べた図1のADPLL周波数シンセサイザ101におけるOTF7を第2の実施の形態として述べた図5のADPLL周波数シンセサイザ102におけるOTF17に置き換え、OTI6の駆動クロックをCKRから、CLKに変更したものである。その他の要素・構成は第1の実施の形態と同じでありその説明は重複するので省略する。
図13は、クロック生成部9の構成例を示すブロック図である。図13において、クロック生成部9は、フリップフロップ回路(FF)、インバータ回路(NOT)、論理和回路(AND)を具備し、TUNE_Tを生成するために用いられるクロックCKRを、OTF17の駆動クロックCKVDでリタイミングしたクロックCLKを生成する。
このように、OTF17の駆動クロックCKVDでリタイミングしたクロックCLKでOTI6を駆動することによっても、TUNE_Tの変化に対する、OTI6とOTF17との出力の変化のタイミングのずれ時間を従来に比べ小さくすることが可能である。
このようなADPLL周波数シンセサイザ104の動作のシミュレーション結果を図14に示す(図14の「本発明」)。なお、図14には比較のために、図4、図7に示した従来のADPLL周波数シンセサイザ105のシミュレーション結果もあわせて示している(図14の「従来」)。図14の結果から分かるように、本実施の形態のADPLL周波数シンセサイザ104では、TUNE_Tの桁上がり/下がりの際にも一時的なOTW_Tの誤差拡大を発生しにくくすることができるため、位相雑音特性が従来に比べ大幅に改善される。
<応用例>
図15は、第5の実施形態に係る無線通信機器100の構成図である。無線通信機器100は、ADPLL周波数シンセサイザ1と、CKVに同期して、データ信号Dinを受けてDinを処理し、処理したデータをデータ信号Doutとして外部に送信する送受信装置30とで構成することができる。なお、ADPLL周波数シンセサイザ1は、第1乃至第4の実施形態のいずれかに係るADPLL周波数シンセサイザである。無線通信機器100は、例えば図16に示すテレビ200等に搭載されるチューナー100として用いることができる。
図15は、第5の実施形態に係る無線通信機器100の構成図である。無線通信機器100は、ADPLL周波数シンセサイザ1と、CKVに同期して、データ信号Dinを受けてDinを処理し、処理したデータをデータ信号Doutとして外部に送信する送受信装置30とで構成することができる。なお、ADPLL周波数シンセサイザ1は、第1乃至第4の実施形態のいずれかに係るADPLL周波数シンセサイザである。無線通信機器100は、例えば図16に示すテレビ200等に搭載されるチューナー100として用いることができる。
本発明のPLL周波数シンセサイザは、位相雑音特性を向上するものとして有用である。
2 位相比較器
4 ループフィルタ
6,16 OTI(第1の周波数制御部)
7,17,27 OTF(第2の周波数制御部)
9 クロック生成部
10 デジタル制御発振器
30 送受信装置
71 信号生成部
72 平均値算出部
73 リミッタ
100 無線通信機器
101〜104 PLL周波数シンセサイザ
4 ループフィルタ
6,16 OTI(第1の周波数制御部)
7,17,27 OTF(第2の周波数制御部)
9 クロック生成部
10 デジタル制御発振器
30 送受信装置
71 信号生成部
72 平均値算出部
73 リミッタ
100 無線通信機器
101〜104 PLL周波数シンセサイザ
Claims (9)
- PLL周波数シンセサイザであって、
基準クロック信号と当該PLL周波数シンセサイザの出力信号との位相差を検出する位相比較器と、
前記位相差に応じた整数値および小数値の和からなる制御値を出力するループフィルタと、
第1のクロック信号に同期して、前記整数値に相当する第1のデジタル制御信号を出力する第1の周波数制御部と、
前記第1のクロック信号よりも高い周波数の第2のクロック信号に同期して、平均値として前記小数値を表す第2のデジタル制御信号を出力する周波数制御部であって、当該PLL周波数シンセサイザがロック状態にあるとき、前記第2のデジタル制御信号の取り得る値の範囲を当該ロック時の範囲に制限する第2の周波数制御部と、
前記第1のデジタル制御信号による周波数制御および前記第2のデジタル制御信号による周波数制御の組み合わせに応じた周波数で発振するデジタル制御発振器とを備えている
ことを特徴とするPLL周波数シンセサイザ。 - 請求項1のPLL周波数シンセサイザにおいて、
前記第2の周波数制御部は、
平均値として前記小数値を表す第3のデジタル制御信号を生成する信号生成部と、
当該PLL周波数シンセサイザがロック状態にあるときの一定期間における前記第3のデジタル制御信号の平均値を算出する平均値算出部と、
前記算出した平均値に応じて前記第3のデジタル制御信号の上限値または下限値を制限したデジタル信号を前記第2のデジタル制御信号として出力するリミッタとを有する
ことを特徴とするPLL周波数シンセサイザ。 - 請求項1のPLL周波数シンセサイザにおいて、
前記第2の周波数制御部は、当該PLL周波数シンセサイザがロック状態にあるときの前記小数値をラッチして、平均値として当該ラッチした小数値を表すデジタル制御信号を前記第2のデジタル制御信号として出力する
ことを特徴とするPLL周波数シンセサイザ。 - PLL周波数シンセサイザであって、
基準クロック信号と当該PLL周波数シンセサイザの出力信号との位相差を検出する位相比較器と、
前記位相差に応じた整数値および小数値の和からなる制御値を出力するループフィルタと、
第1のクロック信号に同期して、前記整数値に相当する第1のデジタル制御信号を出力する周波数制御部であって、当該PLL周波数シンセサイザがロック状態にあるとき、当該ロック時の前記第1のデジタル制御信号を固定的に出力する第1の周波数制御部と、
前記第1のクロック信号よりも高い周波数の第2のクロック信号に同期して、平均値として前記小数値を表す第2のデジタル制御信号を出力する第2の周波数制御部と、
前記第1のデジタル制御信号による周波数制御および前記第2のデジタル制御信号による周波数制御の組み合わせに応じた周波数で発振するデジタル制御発振器とを備えている
ことを特徴とするPLL周波数シンセサイザ。 - 請求項4のPLL周波数シンセサイザにおいて、
前記第1の周波数制御部は、当該PLL周波数シンセサイザがロック状態となったときの前記整数値に相当するデジタル制御信号をラッチして前記第1のデジタル制御信号として出力する
ことを特徴とするPLL周波数シンセサイザ。 - 請求項4のPLL周波数シンセサイザにおいて、
前記第1の周波数制御部は、当該PLL周波数シンセサイザがロック状態となったときの前記整数値をラッチし、当該ラッチした整数値に相当するデジタル制御信号を前記第1のデジタル制御信号として出力する
ことを特徴とするPLL周波数シンセサイザ。 - PLL周波数シンセサイザであって、
基準クロック信号と当該PLL周波数シンセサイザの出力信号との位相差を検出する位相比較器と、
前記位相差に応じた整数値および小数値の和からなる制御値を出力するループフィルタと、
第1のクロック信号に同期して、前記整数値に相当する第1のデジタル制御信号を出力する第1の周波数制御部と、
前記第1のクロック信号よりも高い周波数の第2のクロック信号に同期して、平均値として前記小数値を表す第2のデジタル制御信号を出力する周波数制御部であって、当該PLL周波数シンセサイザがロック状態にあるとき、前記整数値が変化してから前記第1のデジタル制御信号が変化するまでの間において前記整数値の変化分を補償する第2の周波数制御部と、
前記第1のデジタル制御信号による周波数制御および前記第2のデジタル制御信号による周波数制御の組み合わせに応じた周波数で発振するデジタル制御発振器とを備えている
ことを特徴とするPLL周波数シンセサイザ。 - PLL周波数シンセサイザであって、
基準クロック信号と当該PLL周波数シンセサイザの出力信号との位相差を検出する位相比較器と、
前記位相差に応じた整数値および小数値の和からなる制御値を出力するループフィルタと、
第1のクロック信号に同期して、前記整数値に相当する前記第1のデジタル制御信号を出力する第1の周波数制御部と、
前記第1のクロック信号よりも高い周波数の前記第2のクロック信号に同期して、平均値として前記小数値を表す第2のデジタル制御信号を出力する第2の周波数制御部と、
前記第1のクロック信号として、前記基準クロック信号を当該PLL周波数シンセサイザの出力信号でリタイミングしたリタミングクロックをさらに前記第2のクロック信号でリタイミングしたクロック信号を生成するクロック生成部と、
前記第1のデジタル制御信号による周波数制御および前記第2のデジタル制御信号による周波数制御の組み合わせに応じた周波数で発振するデジタル制御発振器とを備えている
ことを特徴とするPLL周波数シンセサイザ。 - 請求項1乃至8のうち何れか1つのPLL周波数シンセサイザと、
前記PLL周波数シンセサイザから出力された信号を用いてデータを送信又は受信する送受信装置とを備えている
ことを特徴とする無線通信機器。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010058194A JP2011193273A (ja) | 2010-03-15 | 2010-03-15 | Pll周波数シンセサイザ |
PCT/JP2010/004839 WO2011114396A1 (ja) | 2010-03-15 | 2010-07-30 | Pll周波数シンセサイザ |
CN2010800184467A CN102414986A (zh) | 2010-03-15 | 2010-07-30 | Pll频率合成器 |
US13/233,806 US20120002707A1 (en) | 2010-03-15 | 2011-09-15 | Pll frequency synthesizer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010058194A JP2011193273A (ja) | 2010-03-15 | 2010-03-15 | Pll周波数シンセサイザ |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2011193273A true JP2011193273A (ja) | 2011-09-29 |
Family
ID=44648531
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010058194A Withdrawn JP2011193273A (ja) | 2010-03-15 | 2010-03-15 | Pll周波数シンセサイザ |
Country Status (4)
Country | Link |
---|---|
US (1) | US20120002707A1 (ja) |
JP (1) | JP2011193273A (ja) |
CN (1) | CN102414986A (ja) |
WO (1) | WO2011114396A1 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10436837B2 (en) * | 2015-10-19 | 2019-10-08 | Globalfoundries Inc. | Auto test grouping/clock sequencing for at-speed test |
US11152974B2 (en) | 2018-10-31 | 2021-10-19 | Samsung Electronics Co., Ltd. | Wireless communication apparatus and method |
KR102608472B1 (ko) * | 2018-10-31 | 2023-12-04 | 삼성전자주식회사 | 무선 통신 장치 및 방법 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5055802A (en) * | 1990-04-30 | 1991-10-08 | Motorola, Inc. | Multiaccumulator sigma-delta fractional-n synthesis |
FR2709624B1 (fr) * | 1993-08-31 | 1995-11-17 | Sgs Thomson Microelectronics | Synthétiseur de fréquence. |
US7817747B2 (en) * | 2006-02-15 | 2010-10-19 | Texas Instruments Incorporated | Precise delay alignment between amplitude and phase/frequency modulation paths in a digital polar transmitter |
US8193866B2 (en) * | 2007-10-16 | 2012-06-05 | Mediatek Inc. | All-digital phase-locked loop |
-
2010
- 2010-03-15 JP JP2010058194A patent/JP2011193273A/ja not_active Withdrawn
- 2010-07-30 WO PCT/JP2010/004839 patent/WO2011114396A1/ja active Application Filing
- 2010-07-30 CN CN2010800184467A patent/CN102414986A/zh active Pending
-
2011
- 2011-09-15 US US13/233,806 patent/US20120002707A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
WO2011114396A1 (ja) | 2011-09-22 |
CN102414986A (zh) | 2012-04-11 |
US20120002707A1 (en) | 2012-01-05 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120710 |
|
RD02 | Notification of acceptance of power of attorney |
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|
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