CN102414986A - Pll频率合成器 - Google Patents

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CN102414986A CN2010800184467A CN201080018446A CN102414986A CN 102414986 A CN102414986 A CN 102414986A CN 2010800184467 A CN2010800184467 A CN 2010800184467A CN 201080018446 A CN201080018446 A CN 201080018446A CN 102414986 A CN102414986 A CN 102414986A
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Abstract

PLL频率合成器(101)具备：相位比较器(2)，其检测基准时钟信号与该PLL频率合成器的输出信号之间的相位差；环路滤波器(4)，其输出由与相位差相对应的整数值以及小数值的和形成的控制值；频率控制部(6)，其与第1时钟信号同步地输出与整数值相当的第1数字控制信号；频率控制部(7)，其与比第1时钟信号频率高的第2时钟信号同步地，输出作为平均值来表示小数值的第2数字控制信号，并且在该PLL频率合成器处于锁定状态时，将第2数字控制信号的可取的值的范围限制于锁定时的范围；和数字控制振荡器(10)，其按照与基于第1以及第2数字控制信号的各个频率控制的组合相对应的频率而振荡。

Description

PLL频率合成器
技术领域
本发明涉及在无线通信装置以及无线测定器等中使用的PLL频率合成器。
背景技术
在现有技术中，存在具备数字控制振荡器DCO(Digitally-ControlledOscillator)，并且为了提高频率分辨率而利用Δ∑调制器所产生的抖动(dithering)的ADPLL(All-Digital Phase-Locked Loop：全数字式锁相环)频率合成器。这种ADPLL频率合成器例如在专利文献1中公开。图17是表示专利文献1所公开的现有的ADPLL频率合成器105的结构的图。
在图17中，数字控制振荡器(DCO)110由如下部件构成：变容二极管阵列(varactor array)111、变容二极管阵列112、电感器元件113、和负电阻元件114。变容二极管阵列111以及变容二极管阵列112分别具有多个变容二极管。所有的变容二极管为相同电容的。并且，各变容二极管的电容值由2值的控制信号来控制。并且，通过控制变容二极管的电容值来控制DCO110的振荡频率fCKV。
该振荡频率fCKV利用变容二极管阵列111以及变容二极管阵列112的合计电容值C、和电感器元件113的电感值L，用式(1)来表示。
[式1]
f CKV = 1 2 π LC · · · ( 1 )
具体而言，变容二极管的电容值如下这样来控制。首先，相位比较器82对参考信号FREF的相位和DCO110的输出CKV的相位进行比较来生成相位误差信号。然后，环路滤波器84对相位误差信号进行滤波，并将滤波后的相位误差信号作为DCO控制信号TUNE_T而输出。TUNE_T信号由整数部和小数部构成。然后，整数部被输入到跟踪变容二极管控制部86，小数部被输入到跟踪变容二极管控制部87。
跟踪变容二极管控制部86将整数部变换为OTW(Oscillator TuningWord：振荡器调谐字)Integer信号，并将该OTW Integer信号输出到变容二极管阵列111，由此来调整变容二极管阵列111的电容。另一方面，跟踪变容二极管控制部87将小数部变换为OTW Fract信号，并将该OTWFract信号输出到变容二极管阵列112，由此来调整变容二极管阵列112的电容。跟踪变容二极管控制部87包含Δ∑调制器。
如上所述，在现有的ADPLL频率合成器中，构成了负反馈系统，并进行PLL(锁相环)动作。
另外，跟踪变容二极管控制部86与CKR时钟同步工作，其中该CKR时钟是用CKV将参考信号FREF重定时后的信号，跟踪变容二极管控制部87与CKVD时钟同步工作，其中该CKVD时钟是用分频器85将CKV分频后的信号。并且，CKVD频率被设定得充分大于CKR频率。由此，能够得到跟踪变容二极管控制部87的Δ∑调制器所产生的抖动效果，并且提高CKV信号的频率分辨率。
先行技术文献
专利文献
专利文献1：美国专利申请公开第2002/0159555号说明书
发明所要解决的课题
但是，在上述现有的ADPLL频率合成器105中，由于时钟信号CKR、和时钟信号CKVD非同步，因此OTW Integer信号的变化的定时和OTWFract信号的变化的定时通常不匹配。因此，产生如下现象：即使DCO控制信号TUNE_T的值接近与目标振荡频率对应的目标值，在作为与TUNE_T的目标值对应地决定的OTW Integer与OTW Fract的和的OTW(Total)的目标值接近整数值的情况下，该目标值与作为实际的OTWInteger与OTW Fract的和的OTW(Total)之间的误差也将暂时性地变大。并且，由于反复产生该现象，因此存在ADPLL频率合成器的相位噪声特性劣化的问题。
另外，以下为了使描述简单，将作为与DCO控制信号TUNE_T的目标值对应地决定的OTW Integer与OTW Fract的和的OTW(Total)的目标值仅称作TUNE_T的目标值。
利用图18对上述问题进行详述。例如，假设TUNE_T的目标值(目标OTW)为接近整数值122的122.09。另外，跟踪变容二极管控制部87的Δ∑调制器的输出(即，OTW Fract)与时钟CKVD同步地输出0、1、2、3中的任意一个值，且按照作为长时间的平均值变为TUNE_T的目标值的小数值+一部分整数(0或1或2)附近的值的方式进行变动。在此情况下，可以认为与TUNE_T的目标值对应的OTW Integer、OTW Fract的值的组合为如下两种：OTW Integer为120且OTW Fract为2.09；或OTWInteger为121且OTW Fract为1.09。现在，在CKR的某上升时刻(例如图18的1.7768msec附近)，TUNE_T的值为略低于整数值122的121.99，与整数部TUNE_T Integer的121、小数部TUNE_T Fract的0.99对应，OTW Integer的值被分配为120，OTW Fract的值被分配为1.99。此时，按照使小数部的平均值变为1.99附近的方式，Δ∑调制器的输出几乎在1、2、3中的任意一个值上变动。因此，在该时间点，TUNE_T的目标值122.09和作为OTW Integer与OTW Fract的和的OTW(Total)的平均值之间的误差(以下，仅记作误差)大致为0。
然而，在TUNE_T的值从该状态略微变化，超过122而成为了122.01的情况下(图18的1.777msec附近)，与TUNE_T的整数部、小数部的值对应，OTW Integer的值被分配为121，OTW Fract的值被分配为1.01，产生“进位”。在此，“进位”是指TUNE_T的整数部的值增加1。此外，“借位”是指TUNE_T的整数部的值减少1。
与紧挨在该进位后的CKVD同步，Δ∑调制器的输出为了使OTWFract的平均值为1.01，而从在此之前的几乎在1、2、3的任意一个值中变动的状态，变化为几乎在0、1、2的任意一个值中变动的状态。另一方面，变更OTW Integer的值的时钟信号的频率与CKVD相比一般比较低，因此OTW Integer的值从OTW Fract的变动的变化的定时发生延迟地，从120变化为121。
因此，在OTW Fract的值的变动状态发生变化后的一小段时间中，OTW Integer的值从与TUNE_T对应的整数值即121偏离了1的状态将持续，其结果，TUNE_T的目标值与OTW(Total)之间的误差暂时性地变大(图18的箭头所示的区间)。
这种TUNE_T的目标值与OTW(Total)之间的误差暂时性地增加的现象，在产生“借位”的情况下也有可能发生。例如，考虑TUNE_T的目标值同样为接近整数值的122.09，CKR的某上升时刻的TUNE_T的值为122.02的状态。在此状态下，与TUNE_T的值对应，例如，OTW Integer的值被分配为121，OTW Fract的值被分配为1.02。在使用输出0、1、2、3中的任意一个值的Δ∑调制器的情况下，为了使OTW Fract的平均值为1.02，Δ∑调制器的输出几乎在0、1、2的任意一个值中变动。这样一来，TUNE_T的目标值和作为OTW Integer与OTW Fract的和的OTW(Total)的平均值之间的误差大约为0。
然而，若TUNE_T的值从该状态略微变化为例如121.99，则产生“借位”。
与紧挨在该借位后的CKVD同步，Δ∑调制器的输出(即，OTW Fract)为了使平均值为1.99，而从几乎在0、1、2的任意一个值中变动的状态，变化为几乎在1、2、3的任意一个值中变动的状态。另一方面，由于时钟信号的频率的差异，OTW Integer的值与OTW Fract的变化定时发生延迟地，从121变化为120。
因此，在OTW Fract的值的变动状态发生变化后的一小段时间中，OTW Integer的值从与TUNE_T相应的整数值即120偏离了1的状态将持续，其结果，误差暂时性地变大。
如上所述，在TUNE_T的目标值接近整数值的情况下，产生“进位”或“借位”，容易产生TUNE_T的目标值和作为OTW Integer与OTW Fract的和的OTW(Total)之间的误差暂时性地变大的现象，在该现象频繁地产生的情况下，作为其结果，ADPLL频率合成器的相位噪声特性将劣化。
发明内容
本发明鉴于这种问题点而作，目的在于提供一种提高相位噪声特性的PLL频率合成器。
解决课题的手段
为了解决上述课题，本发明采取了如下解决手段。即，PLL频率合成器具备：相位比较器，其检测基准时钟信号与该PLL频率合成器的输出信号之间的相位差；环路滤波器，其输出由与相位差相对应的整数值以及小数值的和形成的控制值；第1频率控制部，其与第1时钟信号同步地输出与整数值相当的第1数字控制信号；第2频率控制部，其与比第1时钟信号频率高的第2时钟信号同步地，输出作为平均值来表示小数值的第2数字控制信号，并且在该PLL频率合成器处于锁定状态时，将第2数字控制信号的可取的值的范围限制于该锁定时的范围；和数字控制振荡器，其按照与基于第1数字控制信号的频率控制以及基于第2数字控制信号的频率控制的组合相对应的频率而进行振荡。
由此，在PLL频率合成器处于锁定状态时即使小数值发生变化，第2数字控制信号也不追随该变化，因此通过第2数字控制信号来表示的小数值固定。因此，第2数字控制信号的可取的值的范围的变化所导致的第1数字控制信号的变化不再发生，因此锁定状态下的基于第1以及第2数字控制信号的频率控制的组合保持固定。
此外，PLL频率合成器具备：相位比较器，其检测基准时钟信号与该PLL频率合成器的输出信号之间的相位差；环路滤波器，其输出由与相位差相对应的整数值以及小数值的和形成的控制值；第1频率控制部，其与第1时钟信号同步地输出与整数值相当的第1数字控制信号，并且在该PLL频率合成器处于锁定状态时，固定地输出该锁定时的第1数字控制信号；第2频率控制部，其与比第1时钟信号频率高的第2时钟信号同步地，输出作为平均值来表示小数值的第2数字控制信号；和数字控制振荡器，其按照与基于第1数字控制信号的频率控制以及基于第2数字控制信号的频率控制的组合相对应的频率而进行振荡。
由此，在PLL频率合成器处于锁定状态时即使整数值发生变化，在该变化的前后第1数字控制信号也相同。因此，即使第2数字控制信号追随小数值的变化，由于第2数字控制信号与频率较高的时钟信号同步，因此通过PLL频率合成器的反馈控制立即表示锁定时间点的小数值。由此，基于锁定状态下的第1以及第2数字控制信号的频率控制的组合保持固定。
或者，PLL频率合成器具备：相位比较器，其检测基准时钟信号与该PLL频率合成器的输出信号之间的相位差；环路滤波器，其输出由与相位差相对应的整数值以及小数值的和形成的控制值；第1频率控制部，其与第1时钟信号同步地输出与整数值相当的第1数字控制信号；第2频率控制部，其与比第1时钟信号频率高的第2时钟信号同步地，输出作为平均值来表示小数值的第2数字控制信号，并且在该PLL频率合成器处于锁定状态时，在整数值发生变化后到第1数字控制信号发生变化为止的期间，对整数值的变化量进行补偿；和数字控制振荡器，其按照与基于第1数字控制信号的频率控制以及基于第2数字控制信号的频率控制的组合相对应的频率而振荡。
由此，在PLL频率合成器处于锁定状态时，即使整数值发生变化，该变化量也得到补偿，因此基于第1以及第2数字控制信号的频率控制的组合保持固定。
或者，PLL频率合成器具备：相位比较器，其检测基准时钟信号与该PLL频率合成器的输出信号之间的相位差；环路滤波器，其输出由与相位差相对应的整数值以及小数值的和形成的控制值；第1频率控制部，其与第1时钟信号同步地输出与整数值相当的第1数字控制信号；第2频率控制部，其与比第1时钟信号频率高的第2时钟信号同步地，输出作为平均值来表示小数值的第2数字控制信号；时钟生成部，其生成对用该PLL频率合成器的输出信号将基准时钟信号重定时后的重定时时钟，进一步用第2时钟信号进行重定时后的时钟信号，作为第1时钟信号；和数字控制振荡器，其按照与基于第1数字控制信号的频率控制以及基于第2数字控制信号的频率控制的组合相对应的频率而进行振荡。
由此，第1数字控制信号从整数值发生变化的定时开始在第2时钟信号的数周期后被输出。即，第1数字控制信号追随整数值的变化的时间变短。此外，因为第2数字控制信号与频率较高的时钟信号同步，所以立即追随小数值的变化。由此，在PLL频率合成器处于锁定状态时，用于使数字控制振荡器以希望的频率进行振荡的控制值与第1以及第2数字控制信号之和的差消失，因此数字控制振荡器的频率控制得到稳定。
发明的效果
根据本发明，能够提供一种相位噪声特性得到提高的PLL频率合成器。
附图说明
图1是表示本发明的第1实施方式所涉及的ADPLL频率合成器的概略结构的框图。
图2是表示图1的带限制功能的OTF的结构例的框图。
图3是表示本发明的第1实施方式所涉及的ADPLL频率合成器的动作的流程图。
图4是表示本发明的第1实施方式所涉及的ADPLL频率合成器的动作的仿真结果的图。
图5是表示本发明的第2实施方式所涉及的ADPLL频率合成器的概略结构的框图。
图6是表示图5的带固定功能的OTI的结构例的框图。
图7是表示本发明的第2实施方式所涉及的ADPLL频率合成器的动作的仿真结果的图。
图8是表示本发明的第3实施方式所涉及的ADPLL频率合成器的概略结构的框图。
图9是表示图8的带补偿功能的OTF的结构例的框图。
图10是表示本发明的第3实施方式的DCO控制信号和电容控制信号的变化的一例的图。
图11是表示本发明的第3实施方式所涉及的ADPLL频率合成器的动作的仿真结果的图。
图12是表示本发明的第4实施方式所涉及的ADPLL频率合成器的概略结构的框图。
图13是表示图12的时钟生成部的结构例的框图。
图14是表示本发明的第4实施方式所涉及的ADPLL频率合成器的动作的仿真结果的图。
图15是应用例所涉及的无线通信设备的结构图。
图16是搭载了应用例所涉及的无线通信设备的电视机。
图17是表示现有的ADPLL频率合成器的结构的图。
图18是表示现有的ADPLL频率合成器的DCO控制信号的变化的一例的图。
具体实施方式
以下，参照附图对本发明的实施方式进行详细说明。另外，在实施方式中，对相同的构成要素赋予相同的符号，而因为其说明重复，所以省略。
第1实施方式
图1是表示本发明的第1实施方式所涉及的ADPLL频率合成器的概略结构的框图。ADPLL频率合成器101具有：数字控制振荡器(DCO)10、分频器5、触发器3、相位比较器2、环路滤波器4、作为跟踪变容二极管控制部的OTl6(Oscillator Tuning Integer：振荡器调谐整数)、和OTF7(Oscillator Tuning Fract：振荡器调谐小数)。
变容二极管的电容值如下这样来控制。首先，相位比较器2对参考信号FREF的相位和DCO10的输出CKV的相位进行比较来生成相位误差信号。然后，环路滤波器4对相位误差信号进行滤波，将滤波后的相位误差信号作为DCO控制信号TUNE_T而输出。TUNE_T由整数部(以下，称作TUNE_I)和小数部(以下，称作TUNE_F)构成。然后，TUNE_I被输入到OT16，TUNE-F被输入到OTF7。
OT16将TUNE_I变换为OTW(Oscillator Tuning Word：振荡器调谐字)Integer信号(以下，称作OTW_I。)，并将该OTW_I输出到变容二极管阵列11，由此来调整变容二极管阵列11的电容。另一方面，OTF7将TUNE_F变换为OTW Fract信号(以下，称作OTW_F)。OTF7对输入的TUNE_F实施后述的规定处理，并将OTW_F输出到变容二极管阵列12，由此来调整变容二极管阵列12的电容。
图2是表示带限制功能的OTF7的结构例的框图。在图2中，OTF7由信号生成部71、平均值计算部72、和限制器(limiter)73构成。
信号生成部71与现有的跟踪变容二极管控制部87的输出OTW_F相同地，生成作为平均值与TUNE_F相当的数字信号SD。平均值计算部72将锁定(lock)检测信号以及SD信号作为输入，计算锁定检测后的、即PLL锁定后的规定区间的SD的平均值，并将计算结果作为OTWave输出到限制器73。限制器73将SD以及OTWave作为输入，基于OTWave的值来对SD施加规定的限制，并将该被限制后的SD作为OTW_F而输出。
图3是带限制功能的OTF7所进行的控制处理的流程图。如图3所示，首先开始ADPLL频率合成器101的跟踪动作，直到DCO10的振荡频率收敛(PLL锁定)于希望的频率范围内为止，都将SD直接作为OTW_F而输出(S1、S2)。并且，若DCO10的振荡频率收敛(PLL锁定)于希望的频率范围内，则从该锁定时间点开始计算规定区间(例如CKVD32个周期)的SD的平均值OTWave(S3)。然后，判定OTWave是处于规定的范围1(例如0以上不到1.25)内还是处于规定的范围2(例如1.75以上不到3)内(S4、S7)。在处于规定的范围1内的情况下，将OTW_F的上限例如设为2，在SD超过2的情况下，全部设为OTW_F＝2，在SD为2以下的情况下，将SD的值直接作为OTW_F而输出(S5)。在处于规定的范围2内的情况下，将OTW_F的下限例如设为1，在SD不到1的情况下，全部设为OTW_F＝1，在SD为1以上的情况下，将SD的值直接作为OTW_F而输出(S8)。在OTWave不处于规定的范围1、2的任意一者中的情况下，SD与整数相差较远，判断为不存在产生在现有的课题中说明了的进位或借位的危险，将SD的值直接作为OTW_F而输出(S10)。像这样，在OTF7中计算PLL锁定时的SD的平均值，在平均值像范围1或范围2那样接近整数的情况下，强制性地对OTW_F进行限制，使其不产生进位或借位。另外，S5、S8、S10的处理在锁定检测信号显示出处于锁定状态的期间反复进行，若PLL脱离锁定状态，则再次返回到跟踪动作，直到DCO10的振荡频率收敛(PLL锁定)于希望的频率范围内为止，将SD作为OTW_F而输出(S1、S2)。
这种ADPLL频率合成器101的动作的仿真结果在图4中示出(图4的“本发明”)。另外，在图4中为了比较，还一起显示了图17所示的现有的ADPLL频率合成器105的仿真结果(图4的“现有技术”)。从图4的结果可知，在本实施方式的ADPLL频率合成器101中，即使在TUNE_T的目标值接近整数值的情况下，因为在锁定检测后强制性地对追随TUNE_F的值的SD的值进行限制，输出使之不追随TUNE_F的值的OTW_F，来调整变容二极管阵列12的电容，因此不容易产生进位或借位所导致的误差，相位噪声特性与现有技术相比大幅改善。
另外，在以上的说明中，从锁定时间点开始计算规定区间的SD的平均值OTWave(S3)，但不限于此，也可以与锁定检测的有无无关地计算平时规定区间的平均值OTWave，并紧挨在锁定检测后立即利用紧挨在前面的平均值OTWave的计算结果来对OTW_F施加限制。此外，在锁定检测条件较宽的情况下，还可能存在即使锁定检测信号显示出了锁定状态，SD的平均值也还没有充分收敛的情况。在这种情况下，优选不从锁定时间点开始，而是利用从锁定时间点经过规定时间后的规定区间的SD的平均值计算结果。
此外，在以上的说明中，是将锁定检测信号从外部输入到OTF7来判断锁定状态，但不限于此，也可以在OTF7内部进行锁定状态的判定(图3的S2、S6、S9、S11)。作为在OTF7内部进行PLL锁定状态的判定的方法，例如，以规定的周期多次计算规定区间的SD的平均值(或者OTW_I+SD的平均值)，并在多个计算值的差异为规定范围内的情况下，可以表示处于PLL锁定状态。
此外，在以上的说明中，作为对OTW_F施加限制的判断基准，利用了规定区间的SD的平均值，但判断基准不限于此，例如也可以将规定区间的SD的最大值或最小值、或者在规定区间的SD中存在的SD的可取的值的最大值(或最小值)的个数等、SD的变动模式的某种特征作为判断基准来使用。例如，也可以采用如下方式：在SD的可取的值为0、1、2、3的情况下，在规定区间的SD的值中一次都不包含3的情况下，判断SD的变动稳定在0到2之间，并进行将OTW_F的上限设为2的图3的S5的动作，在规定区间的SD的值中一次都不包含0的情况下，判断SD的变动稳定在1到3之间，并进行将OTW_F的下限设为1的图3的S8的动作。
另外，在以上的说明中，设SD的可取的值为0、1、2、3，并将PLL锁定状态下的OTW_F的输出限制范围限制为从0到2和从1到3这两种，但由于根据OTF7所具备的Δ∑调制器的次数不同而SD的可取的值不同，因此也可以根据Δ∑调制器的次数来变更OTW_F的输出限制范围。
此外，也可以采用如下方式：OTF7在信号生成部71的输入级设置锁存部，来取代图2的限制器73以及平均值计算部72，ADPLL频率合成器101在锁定后经过规定时间为止，将TUNE_F直接提供给信号生成部71，并对锁定后经过规定时间时的TUNE_F的值进行锁存，在锁定后经过规定时间后锁定状态持续的期间，输出平均与该锁存的TUNE_F相当的OTW_F。
第2实施方式
图5是表示本发明的第2实施方式所涉及的ADPLL频率合成器的概略结构的框图。图6是表示带固定功能的OTI的结构例的框图。在图6中，OT116具备锁存电路161。
锁存电路161将锁定检测信号以及TUNE_I作为输入，保持紧挨在锁定检测后的TUNE_I的值，并将该保持的值作为OTW_I而输出。另外，TUNE_F与现有例相同地总是直接用于OTW_F的生成。此外，到锁定检测为止，TUNE_I也直接作为OTW_I而被输出。
这种ADPLL频率合成器102的动作的仿真结果在图7中示出(图7的“本发明”)。另外，在图7中为了比较，还一起显示了图17所示的现有的ADPLL频率合成器105的仿真结果(图7的“现有技术”)。从图7的结果可知，在本实施方式的ADPLL频率合成器102中，即使在TUNE_T的目标值接近整数值的情况下，由于锁定检测后强制性地对追随TUNE_I的值的OTW_I的值进行限制，输出不追随TUNE_I的值的OTW_I，来调整变容二极管阵列11的电容，因此不易产生进位或借位所导致的误差，相位噪声特性与现有技术相比大幅改善。
另外，虽然在以上的说明中，保持紧挨在锁定后的TUNE_I的值，但不限于此，也可以在紧挨在锁定检测后，保持经过了规定时间的时间点上的TUNE_I的值。还可能存在如下情况：在锁定检测条件较宽的情况下，即使锁定检测信号显示出了锁定状态，TUNE_I的值也还没有充分收敛。在这种情况下，优选不从锁定时间点开始，而将从锁定时间点经过规定时间后的TUNE_I的值作为OTW_I来使用。此外，也可以采用如下方式：OTI16生成与TUNE_I相当的数字控制信号，并对紧挨在锁定检测后的数字控制信号进行锁存，在处于锁定状态时将锁存的数字控制信号作为OTW_I而输出。
(变形例)
此外，在本发明的第1实施方式中，利用ADPLL的锁定状态下的SD的规定区间的变动模式的特征(平均值或最大值的个数等)来判断产生进位或借位的危险性，并在判断为危险性较高的情况下，对小数部侧、即SD进行限制，但也可以如图6那样，与本发明的第2实施方式相同地对整数部侧、即OTW_I进行限制。例如，在SD的可取的值为0、1、2、3的情况下，在规定区间的SD的值中一次都不包含3的情况下，SD的变动稳定在0到2之间，即使产生TUNE_I的进位或借位，也不追随TUNE_I的值而将紧挨在锁定后的TUNE_I的值作为OTW_I来使用即可。
第3实施方式
图8是表示本发明的第3实施方式所涉及的ADPLL频率合成器的概略结构的框图。在图8中，ADPLL频率合成器103除了将第1实施方式的带限制功能的OTF7替换为带补偿功能的OTF27之外，是与第1实施方式相同的要素、结构，因为其说明重复，所以省略。
图9是表示带补偿功能的OTF27的结构例的框图。在图9中，带补偿功能的OTF27具备OTW_F补偿部271、和OTW_F控制部272。
OTW_F补偿部271将锁定检测信号、生成TUNE_I、TUNE_T的时钟即CKR信号、生成OTW_F的时钟即CKVD信号作为输入，按照用CKVD敲击CKR而重定时后的CKR周期的内部时钟CLK，来读入锁定检测后的TUNE_I的值，并算出上次读入的TUNE_I和本次读入的TUNE_I之差ΔTUNE_T Integer。然后，根据与TUNE_T的变化对应的OTW_F的输出开始的定时，利用时钟CKVD，开始将与ΔTUNE_T Integer的值相应的OTW校正值OTWadj输出到OTW_F控制部272，并根据与TUNE_T的变化对应的OTW_I的输出开始的定时，利用时钟CKR来结束输出(即，将OTWadj值设为0)。
OTW_F控制部272例如由简单的加法器构成，将在内部生成的信号SD上加上了OTWadj而得到的值作为OTW_F而输出。
另外，与ΔTUNE_T Integer的值相应的OTW校正值OTWadj的值，在TUNE_I的值本次比上次增加了n的情况下+n，反之在减少了n的情况下-n即可。
图10是示出了本发明的第3实施方式的DCO控制信号TUNE_T和电容控制信号OTW的变化的样态的仿真结果。在现有技术的情况下，如同作为现有的课题而说明了的那样，OTW_I和OTW_F按照不同的时钟信号CKR和CKVD而生成，因此由于TUNE_T的进位/借位，从而与TUNE_T的变化对应的OTW_I和OTW_F的变化的定时产生偏差，即使电容控制信号OTW(total)(以下，称作OTW_T。)好不容易收敛到OTW目标值(第5段的图的虚线)附近，与目标值之间的误差也暂时扩大。
另一方面，在本实施方式的ADPLL的情况下，如上所述，从OTW_F补偿部271，根据与TUNE_T的变化对应的SD的输出开始定时，与ΔTUNE_T Integer的值(＝1)相应的OTW校正值OTWadj(第4段的图的虚线)开始被输出(OTWadj值＝1)，并根据与TUNE_I的变化对应的OTW_I的输出开始的定时，输出结束(OTWadj值＝0)。并且，因为OTW_T是将OTW_I、SD、和OTWadj的值进行了合计而得到的值，所以TUNE_T的进位/借位所导致的暂时性的误差扩大不会产生。
这种ADPLL频率合成器103的动作的仿真结果在图11中示出(图11的“本发明”)。另外，在图11中为了比较，还一起显示了图4、图7所示的现有的ADPLL频率合成器105的仿真结果(图11的“现有技术”)。从图11的结果可知，在本实施方式的ADPLL频率合成器103中，因为在TUNE_T的进位/借位时也不产生暂时性的OTW_T的误差扩大，所以相位噪声特性与现有技术相比大幅改善。
另外，在以上的第3实施方式的说明中，根据ΔTUNE_T Integer的值来计算OTW校正值OTWadj，但计算方法不限于此。例如，也可以根据上次读入的TUNE_F和本次读入的TUNE_F的差ΔTUNE_T Fract来计算OTW校正值OTWadj。在此情况下，在TUNE_F的值本次比上次增加了n的情况下，将OTWadj设为-n，反之在减少了n的情况下将OTWadj设为+n即可。
此外，虽然OTWadj的计算、加法从锁定检测后开始进行，但不限于此，也可以与锁定检测无关地一直进行。在此情况下，相位噪声特性与现有技术相比也得到改善。
另外，在以上所有的实施方式的说明中，在锁定检测后进行OTW校正的情况下，将锁定检测信号从外部输入到OTI或OTF中来判断锁定状态，但不限于此，也可以在OTI或OTF的内部进行锁定状态的判定(图3的S2、S6、S9、S11等)。
作为在OTI或OTF的内部进行PLL锁定状态的判定的方法，例如，可以应用如下各种各样的变形：以规定的周期多次计算规定区间的SD的平均值(或者OTW_I+SD的平均值)，在多个计算值的差异为规定范围内的情况下判断为处于PLL锁定状态的方法；检测出规定区间的OTW_I的变化，在没有变化的情况下判定为处于PLL锁定状态的方法等。
第4实施方式
图12是表示本发明的第4实施方式所涉及的ADPLL频率合成器的结构的框图。在图12中，ADPLL频率合成器104将作为第1实施方式而说明了的图1的ADPLL频率合成器101中的OTF7替换为作为第2实施方式而说明了的图5的ADPLL频率合成器102中的OTF17，并将OT16的驱动时钟从CKR变更成了CLK。其他要素、结构与第1实施方式相同，因为其说明重复，所以省略。
图13是表示时钟生成部9的结构例的框图。在图13中，时钟生成部9具备触发器电路(FF)、反相电路(NOT)、逻辑积电路(AND)，并且生成用OTF17的驱动时钟CKVD将用于生成TUNE_T的时钟CKR重定时后的时钟CLK。
像这样，通过按照用OTF17的驱动时钟CKVD重定时后的时钟CLK来驱动OT16，与现有技术相比也能够减小针对TUNE_T的变化的、OT16和OTF17的输出的变化定时的偏差时间。
这种ADPLL频率合成器104的动作的仿真结果在图14中示出(图14的“本发明”)。另外，在图14中为了比较，还一起显示了图4、图7所示的现有的ADPLL频率合成器105的仿真结果(图14的“现有技术”)。从图14的结果可知，在本实施方式的ADPLL频率合成器104中，因为在TUNE_T的进位/借位时也能够使得不易产生暂时性的OTW_T的误差扩大，因此相位噪声特性与现有技术相比大幅改善。
应用例
图15是应用例所涉及的无线通信设备100的结构图。无线通信设备100可以由如下部件构成：ADPLL频率合成器1；和收发装置30，该收发装置30与CKV同步地接受数据信号Din来对Din进行处理，并将处理后的数据作为数据信号Dout而发送到外部。另外，ADPLL频率合成器1是第1至第4实施方式的任意一种所涉及的ADPLL频率合成器。无线通信设备100例如可以作为搭载于图16所示的电视机200等的调谐器100来使用。
工业实用性
本发明的PLL频率合成器作为提高相位噪声特性的装置很有用。
符号说明
2  相位比较器
4  环路滤波器
6、16  OTI(第1频率控制部)
7、17、27  OTF(第2频率控制部)
9  时钟生成部
10  数字控制振荡器
30  收发装置
71  信号生成部
72  平均值计算部
73  限制器
100  无线通信设备
1、101～104 PLL  频率合成器

Claims (9)

1.一种PLL频率合成器，具备：
相位比较器，其检测基准时钟信号与该PLL频率合成器的输出信号之间的相位差；
环路滤波器，其输出由与所述相位差相对应的整数值以及小数值的和形成的控制值；
第1频率控制部，其与第1时钟信号同步地输出与所述整数值相当的第1数字控制信号；
第2频率控制部，其与比所述第1时钟信号频率高的第2时钟信号同步地，输出作为平均值来表示所述小数值的第2数字控制信号，并且在该PLL频率合成器处于锁定状态时，将所述第2数字控制信号的可取的值的范围限制于该锁定时的范围；和
数字控制振荡器，其按照与基于所述第1数字控制信号的频率控制以及基于所述第2数字控制信号的频率控制的组合相对应的频率而进行振荡。
2.根据权利要求1所述的PLL频率合成器，其特征在于，
所述第2频率控制部具有：
信号生成部，其生成作为平均值来表示所述小数值的第3数字控制信号，
平均值计算部，其计算该PLL频率合成器处于锁定状态时的一定时间段中的所述第3数字控制信号的平均值；
限制器，其根据所计算出的平均值，将对所述第3数字控制信号的上限值或下限值进行了限制的数字信号作为所述第2数字控制信号而输出。
3.根据权利要求1所述的PLL频率合成器，其特征在于，
所述第2频率控制部对该PLL频率合成器处于锁定状态时的所述小数值进行锁存，并将作为平均值来表示该锁存的小数值的数字控制信号作为所述第2数字控制信号而输出。
4.一种PLL频率合成器，具备：
相位比较器，其检测基准时钟信号与该PLL频率合成器的输出信号之间的相位差；
环路滤波器，其输出由与所述相位差相对应的整数值以及小数值的和形成的控制值；
第1频率控制部，其与第1时钟信号同步地输出与所述整数值相当的第1数字控制信号，并且在该PLL频率合成器处于锁定状态时，固定地输出该锁定时的所述第1数字控制信号；
第2频率控制部，其与比所述第1时钟信号频率高的第2时钟信号同步地，输出作为平均值来表示所述小数值的第2数字控制信号；和
数字控制振荡器，其按照与基于所述第1数字控制信号的频率控制以及基于所述第2数字控制信号的频率控制的组合相对应的频率而进行振荡。
5.根据权利要求4所述的PLL频率合成器，其特征在于，
所述第1频率控制部对与该PLL频率合成器成为锁定状态时的所述整数值相当的数字控制信号进行锁存，并作为所述第1数字控制信号而输出。
6.根据权利要求4所述的PLL频率合成器，其特征在于，
所述第1频率控制部对该PLL频率合成器成为锁定状态时的所述整数值进行锁存，并将与该锁存的整数值相当的数字控制信号作为所述第1数字控制信号而输出。
7.一种PLL频率合成器，具备：
相位比较器，其检测基准时钟信号与该PLL频率合成器的输出信号之间的相位差；
环路滤波器，其输出由与所述相位差相对应的整数值以及小数值的和形成的控制值；
第1频率控制部，其与第1时钟信号同步地输出与所述整数值相当的第1数字控制信号；
第2频率控制部，其与比所述第1时钟信号频率高的第2时钟信号同步地，输出作为平均值来表示所述小数值的第2数字控制信号，并且在该PLL频率合成器处于锁定状态时，在所述整数值发生变化后到所述第1数字控制信号发生变化为止的期间，对所述整数值的变化量进行补偿；和
数字控制振荡器，其按照与基于所述第1数字控制信号的频率控制以及基于所述第2数字控制信号的频率控制的组合相对应的频率而进行振荡。
8.一种PLL频率合成器，具备：
相位比较器，其检测基准时钟信号与该PLL频率合成器的输出信号之间的相位差；
环路滤波器，其输出由与所述相位差相对应的整数值以及小数值的和形成的控制值；
第1频率控制部，其与第1时钟信号同步地输出与所述整数值相当的第1数字控制信号；
第2频率控制部，其与比所述第1时钟信号频率高的第2时钟信号同步地，输出作为平均值来表示所述小数值的第2数字控制信号；
时钟生成部，其生成对用该PLL频率合成器的输出信号将所述基准时钟信号重定时后的重定时时钟，进一步用所述第2时钟信号进行重定时后的时钟信号，作为所述第1时钟信号；和
数字控制振荡器，其按照与基于所述第1数字控制信号的频率控制以及基于所述第2数字控制信号的频率控制的组合相对应的频率而进行振荡。
9.一种无线通信设备，具备：
权利要求1到8中任意一项所述的PLL频率合成器；和
收发装置，其利用从所述PLL频率合成器输出的信号来发送或接收数据。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111200454A (zh) * 2018-10-31 2020-05-26 三星电子株式会社 无线通信设备和方法
US11722176B2 (en) 2018-10-31 2023-08-08 Samsung Electronics Co., Ltd. Wireless communication apparatus and method

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10436837B2 (en) * 2015-10-19 2019-10-08 Globalfoundries Inc. Auto test grouping/clock sequencing for at-speed test

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5055802A (en) * 1990-04-30 1991-10-08 Motorola, Inc. Multiaccumulator sigma-delta fractional-n synthesis
FR2709624B1 (fr) * 1993-08-31 1995-11-17 Sgs Thomson Microelectronics Synthétiseur de fréquence.
US7817747B2 (en) * 2006-02-15 2010-10-19 Texas Instruments Incorporated Precise delay alignment between amplitude and phase/frequency modulation paths in a digital polar transmitter
US8193866B2 (en) * 2007-10-16 2012-06-05 Mediatek Inc. All-digital phase-locked loop

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111200454A (zh) * 2018-10-31 2020-05-26 三星电子株式会社 无线通信设备和方法
US11722176B2 (en) 2018-10-31 2023-08-08 Samsung Electronics Co., Ltd. Wireless communication apparatus and method

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PB01 Publication
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

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