CN101371439A - 相位比较电路及使用该相位比较电路的pll频率合成器 - Google Patents

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Abstract

本发明提供相位比较电路及使用该相位比较电路的PLL频率合成器。本发明的一个实施方式涉及的相位比较电路包括：分数分频器(31)，其根据来自控制电路(32)的控制信号，生成对时钟进行分数分频得到的分数分频信号(Svn)；第1整数分频器(33)，其生成对分数分频信号(Svn)进行整数分频得到的第1整数分频信号；第2整数分频器(34)，其生成对基准时钟进行整数分频得到的第2整数分频信号；第1选择电路(35)，其根据切换信号选择性地输出分数分频信号(Svn)和第1整数分频信号中的任一方；第2选择电路(36)，其根据来自控制电路(32)的切换信号，选择性地输出基准时钟和第2整数分频信号中的任一方；以及相位比较器(37)，其生成表示来自第1选择电路(35)的输出信号与来自第2选择电路(36)的输出信号的频率差和相位差的比较信号。

Description

相位比较电路及使用该相位比较电路的PLL频率合成器
技术领域
本发明涉及一种相位比较电路和使用该相位比较电路的PLL频率合成器(Frequency Synthesizer)。
背景技术
在移动通信中使用的PLL频率合成器已被公知(例如专利文献1和2)。手机的通信方式采用GSM等的TDMA方式。在TDMA方式中，多个数据通过保护频带(guard band)按照时序排列，各个数据被分配了不同的频率。因此，在手机基站中使用的PLL频率合成器必须在保护频带中快速切换频率。
关于快速切换频率的方法公知有以下两种方法。第一种方法为，具有多个整数分频式PLL频率合成器和开关电路，通过开关电路切换频率。根据第一种方法，频率切换时间取决于开关电路的切换时间，可以实现快速的频率切换。第二种方法为，具有分数分频式PLL频率合成器，可以通过比整数分频1/N更快速的分数分频F/M实现快速的频率切换。例如，作为分数分频式PLL频率合成器的方式已经知道的有∑Δ调制方式。
专利文献1：美国专利第5920233号说明书
专利文献2：国际公开第02/076009号公报
但是，在第一种方法中需要多个整数分频式PLL频率合成器，所以导致电路规模增大。并且，在第二种方法中，在频率导入后进行分频动作，所以导致产生分数杂散(fractional spurious)。
发明内容
本发明的目的在于，提供一种可以快速实现频率切换、而且能够减少杂散的小型相位比较电路和PLL频率合成器。
本发明的相位比较电路包括：(1)控制电路，其生成用于控制分数分频动作的第1控制信号、和用于切换分数分频动作和整数分频动作的切换信号；(2)分数分频器，其根据从控制电路输出的第1控制信号，生成对时钟进行分数分频得到的分数分频信号；(3)第1整数分频器，其生成对从分数分频器输出的分数分频信号进行整数分频得到的第1整数分频信号；(4)第2整数分频器，其生成对基准时钟进行整数分频得到的第2整数分频信号；(5)第1选择电路，其根据从控制电路输出的切换信号，选择性地输出从分数分频器输出的分数分频信号和从第1整数分频器输出的第1整数分频信号中的任一方；(6)第2选择电路，其根据从控制电路输出的切换信号，选择性地输出基准时钟和从第2整数分频器输出的第2整数分频信号中的任一方；以及(7)相位比较器，其生成表示来自第1选择电路的输出信号与来自第2选择电路的输出信号的频率差和相位差的比较信号。
根据该相位比较电路，利用分数分频器、控制电路和相位比较器构成分数分频式的相位比较电路，利用分数分频器、第1整数分频器、第2整数分频器和相位比较器构成整数分频式的相位比较电路。控制电路可以通过第1选择电路和第2选择电路切换分数分频动作和整数分频动作，所以根据该相位比较电路，可以通过分数分频动作实现快速的频率导入，在频率导入后切换为不会产生分数杂散的整数分频动作。
并且，根据该相位比较电路，在分数分频式的相位比较电路的基础上，利用具有第1和第2整数分频器及第1和第2选择电路的小型电路，可以获得上述的较大优点。
优选分数分频用的设定值中的分母常数为奇数，优选控制电路在来自第1选择电路的输出信号与来自第2选择电路的输出信号的频率差和相位差为零时，从分数分频动作切换为整数分频动作。
如果分数分频用的设定值D/F中的分母常数F为奇数，则在分数分频动作中，存在相位比较器的两个输入信号的频率差和相位差为零的状态。根据这种结构，在相位比较器的两个输入信号的频率差和相位差为零的状态时，可以通过控制电路从分数分频动作切换为整数分频动作。因此，不需要进行相对于刚刚切换为整数分频动作后的频率误差和相位误差的再导入，可以减少频率和相位的导入时间延迟。
本发明的PLL频率合成器具有：(1)权利要求1或2所述的相位比较电路，其可以切换分数分频动作和整数分频动作，生成表示将时钟分频的分频信号与基准时钟的频率差和相位差的比较信号；(2)平滑电路，其生成使从相位比较电路输出的比较信号变平滑的第2控制信号；以及(3)频率可变式振荡器，其根据第2控制信号的电压电平，变更要生成的时钟的频率。
根据该PLL频率合成器，由于使用了上述相位比较电路，所以能够通过分数分频动作快速变更频率，能够在频率变更后切换为不会产生分数杂散的整数分频动作。并且，能够利用小型电路获得上述的较大优点。
根据本发明，能够提供一种可以快速实现频率切换、而且能够减少杂散的小型相位比较电路和PLL频率合成器。
附图说明
图1是表示本发明的实施方式涉及的PLL频率合成器的电路框图。
图2是表示控制部的电路框图。
图3是表示分母常数F为偶数、分子常数D为奇数时的相位比较器的输入信号波形的图。
图4是表示分母常数F和分子常数D均为偶数时的相位比较器的输入信号波形的图。
图5是表示分母常数F为奇数时的相位比较器的输入信号波形的图。
图6是表示第2控制信号波形的图。
符号说明
1PLL频率合成器；10TCXO(温度补偿式石英振荡器)；20VCO(电压控制式振荡器)；30相位比较部(相位比较电路)；40LPF；31分数分频器；32控制部(控制电路)；33第1整数分频器；34第2整数分频器；35第1开关(第1选择电路)；36第2开关(第2选择电路)；37相位比较器；38电荷泵电路(charge pump circuit)；321AND电路；322锁定电路；323加法器；324减法器；325第3开关；326第1比较器；327第2比较器；328计数器
具体实施方式
以下，参照附图具体说明本发明的优选实施方式。另外，对各个附图中相同或相应的部分赋予相同符号。
图1是表示本发明的实施方式涉及的PLL频率合成器的电路框图。图1所示的PLL频率合成器1具有温度补偿式石英振荡器(TemperatureCompensated Xtal(Crystal)Oscillator：以下称为TCXO)10、作为频率可变式振荡器的电压控制振荡器(Voltage Controlled Oscillator：以下称为VCO)20、相位比较部(相位比较电路)30、和低通滤波器(以下称为LPF)40。
TCXO10具有包括石英振子和振荡器以及电容元件的石英振荡电路、和温度补偿电路。TCXO10生成不取决于温度变动而具有大致恒定的频率的基准时钟。TCXO10的输出端子连接相位比较部30的第1输入端子PC(IN1)。
VOC20是电压控制式的振荡器。VOC20生成具有与输入到控制端子VC(1)的第2控制信号SCONT2的电压电平对应的频率的VCO时钟CLKVCO。VOC20的输出端子VC(2)连接相位比较部30的第2输入端子PC(IN2)。
相位比较部30生成表示从TCXO10输出的基准时钟Cref、与将从VCO20输出的VCO时钟CLKVCO分频的分频信号的频率差和相位差的比较信号SC。例如，相位比较部30生成具有与基准时钟Cref和将VCO时钟CLKVCO分频的分频信号的频率差和相位差对应的脉冲宽度的比较信号SC。相位比较部30的具体情况将在后面叙述。相位比较部30的输出端子PC(OUT)连接LPF40的输入端子L(IN)。
LPF40生成具有使从相位比较部30输出的比较信号SC的电平变平滑的电压电平的第2控制信号SCONT2。LPF40的输出端子L(OUT)连接VCO20的控制端子VC(1)。
这样，通过由VCO20、相位比较部30和LPF40构成的循环回路，从VCO20输出的VCO时钟CLKVCO的频率，与从TCXO10输出的基准时钟Cref的频率成正比地变更。
下面，具体说明本发明的实施方式涉及的相位比较部(相位比较电路)30。相位比较部30具有分数分频器31、控制部(控制电路)32、第1整数分频器33、第2整数分频器34、第1开关35、第2开关36、相位比较器37和电荷泵电路38。
分数分频器31的输入端子31(IN)通过相位比较部30的输入端子PC(IN2)连接VCO20的输出端子VC(2)，分数分频器31的控制端子31(C)连接控制部32。分数分频器31根据从控制部32输出的第1控制信号Sfc，生成对从VCO20输出的VCO时钟CLKVCO进行分数分频而得到的分数分频信号Svn。例如，分数分频器31在第1控制信号Sfc的电压电平是LOW电平时，生成对VCO时钟CLKVCO进行N分频得到的分数分频信号Svn，在第1控制信号Sfc的电压电平是HIGH电平时，生成对VCO时钟CLKVCO进行(N+1)分频得到的分数分频信号Svn。分数分频器31的输出端子31(OUT)连接控制部32的第1输入端子32(IN1)、第1整数分频器33的输入端子33(IN)、和第1开关35的第1输入端子35(IN1)。
控制部32的第2输入端子32(IN2)通过相位比较部30的输入端子PC(IN1)连接TCXO10的输出端子TC(OUT)。控制部32根据从分数分频器31输出的分数分频信号Svn和从TCXO10输出的基准时钟Cref、以及从外部输入的分数分频D/F用的分子常数D和分母常数F，使第1输出端子32(OUT1)产生第1控制信号Sfc。控制部32的第1输出端子32(OUT1)连接分数分频器31的控制端子31(C)。
控制部32在把基准时钟Cref的频率设为Fref时，按照下述式(1)控制VCO时钟CLKVCO的频率Fvco。
Fvco = Fref × ( N + D F ) · · · ( 1 )
其中，优选分母常数F为奇数。并且，例如优选Fref为F×信道间频率差，在信道间频率差为200kHz时，F的值为65左右。并且，N可以设定为Fvco/Fref＝800MHz/(65×200kHz)。由此，如果使D从0递增，则Fvco从800MHz起每次增加200kHz。
并且，控制部32根据分数分频信号Svn和基准时钟Cref、以及分子常数D和分母常数F，分别使第2输出端子32(OUT2)和第3输出端子32(OUT3)产生开始信号Sstart和切换信号Ssw。控制部32的第2输出端子32(OUT2)连接第1整数分频器33的输出端子33(C)和第2整数分频器34的控制端子34(C)，控制部32的第3输出端子32(OUT3)连接第1开关35的控制端子35(C)和第2开关36的控制端子36(C)。控制部32的具体情况将在后面叙述。
第1整数分频器33根据从控制部32输出的开始信号Sstart，生成对从分数分频器31输出的分数分频信号Svn进行整数分频得到的第1整数分频信号I1(Svn)。例如，第1整数分频器33在开始信号Sstart的电压电平为LOW电平时停止整数分频动作，在开始信号Sstart的电压电平为HIGH电平时，生成对分数分频信号Svn进行F分频得到的第1整数分频信号I1(Svn)。第1整数分频器33的控制端子33(OUT)连接第1开关35的第2输入端子35(IN2)。
从TCXO10输出的基准时钟Cref通过输入端子34(IN)输入到第2整数分频器34，根据从控制部32输出的开始信号Sstart，生成对从TCXO10输出的基准时钟Cref进行整数分频得到的第2整数分频信号I2(Cref)。例如，第2整数分频器34在开始信号Sstart的电压电平为LOW电平时停止整数分频动作，在开始信号Sstart的电压电平为HIGH电平时，生成对基准时钟Cref进行F分频得到的第2整数分频信号I2(Cref)。第2整数分频器34的输出端子34(OUT)连接第2开关36的第1输入端子36(IN1)。
第1开关35根据从控制部32输出的切换信号Ssw，选择性地输出从分数分频器31输出的分数分频信号Svn和从第1整数分频器33输出的第1整数分频信号I1(Svn)中的任一方。例如，第1开关35在切换信号Ssw的电压电平为LOW电平时输出分数分频信号Svn，在切换信号Ssw的电压电平为HIGH电平时输出第1整数分频信号I1(Svn)。即，第1开关35在切换信号Ssw的电压电平为LOW电平时切换为分数分频动作，在切换信号Ssw的电压电平为HIGH电平时切换为整数分频动作。第1开关35的输出端子35(OUT)连接相位比较器37的第1输入端子37(IN1)。
从TCXO10输出的基准时钟Cref输入到第2开关36的第2输入端子36(IN2)。第2开关36根据从控制部32输出的切换信号Ssw，选择性地输出从第2整数分频器34输出的第2整数分频信号I2(Cref)和基准时钟Cref中的任一方。例如，第2开关36在切换信号Ssw的电压电平为LOW电平时输出基准时钟Cref，在切换信号Ssw的电压电平为HIGH电平时输出第2整数分频信号I2(Cref)。即，第2开关36在切换信号Ssw的电压电平为LOW电平时切换为分数分频动作，在切换信号Ssw的电压电平为HIGH电平时切换为整数分频动作。第2开关36的输出端子36(OUT)连接相位比较器37的第2输入端子37(IN2)。
相位比较器37生成比较脉冲信号(电压脉冲)，该比较脉冲信号具有与来自第1开关35的输出信号和来自第2开关36的输出信号的频率差及相位差对应的脉冲宽度。例如，相位比较器37在分数分频动作时，生成具有与从第1开关35输出的分数分频信号Svn和从第2开关36输出的基准时钟Cref的频率差及相位差对应的脉冲宽度的比较脉冲信号，在整数分频动作时，生成具有与从第1开关35输出的第1整数分频信号I1(Svn)和从第2开关36输出的第2整数分频信号I2(Cref)的频率差及相位差对应的脉冲宽度的比较脉冲信号。相位比较器37的输出端子连接电荷泵电路38的输入端子。
电荷泵电路38生成与从相位比较器37输出的比较脉冲信号的脉冲宽度对应的电流脉冲(上述比较信号)。
下面，具体说明控制部(控制电路)32。图2是表示控制部32的电路框图。图2所示的控制部32具有AND电路321、锁定电路322、加法器323、减法器324、第3开关325、第1比较器326、第2比较器327和计数器328。
AND电路321生成将从分数分频器31输出的分数分频信号Svn和从TCXO10输出的基准时钟Cref逻辑“与”运算得到的触发信号Trg。AND电路321的输出端子321(OUT)连接锁定电路322的控制端子322(C)。
锁定电路322把从AND电路321输出的触发信号Trg作为时钟，生成保持从第3开关325输出的信号的值的锁定信号LC。锁定电路322的输出端子322(OUT)连接加法器323的第1输入端子323(IN1)。
从外部对加法器323的第2输入端子323(IN2)输入分数分频D/F用的分子常数D。加法器323生成将从锁定电路323输出的锁定信号LC和分子常数D加算后的和信号。加法器323的输出端子323(OUT)连接减法器324的第1输入端子324(IN1)和第3开关325的第1输入端子325(IN1)。
从外部对减法器324的第2输入端子324(IN2)输入分数分频用的分母常数F。减法器324使第1输出端子324(OUT1)生成差信号(信号LC+常数D—常数F)，该差信号是从由加法器323输出的和信号(信号LC+常数D)中减去分母常数F而得到的。并且，减法器324在从加法器323输出的和信号(信号LC+常数D)的值达到分母常数F的值以上时，使第2输出端子324(OUT2)生成表示溢出(0verflow)的第1控制信号Sfc。例如，减法器324在和信号(信号LC+常数D)的值小于分母常数F的值时，生成LOW电平的第1控制信号Sfc，在和信号(信号LC+常数D)的值达到分母常数F的值以上时，生成HIGH电平的第1控制信号Sfc。减法器324的第1输出端子324(IN1)连接第3开关325的第2输入端子325(IN2)，减法器324的第2输出端子324(OUT2)连接分数分频器31的控制端子31(C)(参照图1)。
第3开关325根据从减法器324输出的第1控制信号Sfc，选择性地输出从加法器323输出的和信号(信号LC+常数D)和从减法器324输出的差信号(信号LC+常数D—常数F)中的任一方。例如，第3开关325在第1控制信号Sfc的电压电平为LOW电平时输出和信号(信号LC+常数D)，在第1控制信号Sfc的电压电平为HIGH电平时输出差信号(信号LC+常数D—常数F)。第3开关325的输出端子连接锁定电路322的输入端子322(IN)、第1比较器326的输入端子326(IN)和第2比较器327的输入端子327(IN)。
第1比较器326将来自第3开关325的输出信号的值与预定的值比较，输出对应于其比较结果的开始信号Sstart。例如，预定的值是(F—1)/2。例如为，第1比较器326在来自第3开关325的输出信号的值小于(F—1)/2时生成LOW电平的开始信号Sstart，在来自第3开关325的输出信号的值达到(F—1)/2时生成HIGH电平的开始信号Sstart。第1比较器326的输出端子326(OUT)连接第1整数分频器33的控制端子33(C)和第2整数分频器34的控制端子34(C)(参照图1)。
第2比较器327将来自第3开关325的输出信号的值与预定的值比较，输出对应于其比较结果的切换触发信号Ctrg。例如，预定的值是零。例如，第2比较器327在来自第3开关325的输出信号的值不是零时生成LOW电平的切换触发信号Ctrg(L)，在来自第3开关325的输出信号的值是零时生成HIGH电平的切换触发信号Ctrg(H)。第2比较器327的输出端子327(OUT)连接计数器328的输入端子328(IN)。
计数器328把从第2比较器327输出的切换触发信号Ctrg作为触发，计数预先存储的分数分频动作期间T，然后输出切换信号Ssw。例如，计数器328在被输入了LOW电平的切换触发信号Ctrg(L)期间内、和从输入HIGH电平的切换触发信号Ctrg(H)到期间T的期间内，输出LOW电平的切换信号Ssw，在从输入HIGH电平的切换触发信号Ctrg(H)起经过期间T时，输出HIGH电平的切换信号Ssw。即，在从开关325输出的差信号(信号LC+常数D—常数F)从有意义的值变为零时，在获取期间T的余量后，输出HIGH电平的切换信号Ssw。第2比较器327的比较基准电平可以完全是零，也可以大致是零。
下面，说明本实施方式的PLL频率合成器1和相位比较电路30的动作。首先，从外部设定分数分频用的分子常数D和分母常数F。并且，通过AND电路321加算从分数分频器31输出的分数分频信号Svn和基准时钟Cref，生成触发信号Trg。在锁定电路322中，把该触发信号Trg作为时钟，输出保持了从第3开关325输出的信号(和信号(信号LC+常数D)或差信号(信号LC+常数D—常数F))的锁定信号LC。该锁定信号通过加法器323被加上分子常数D，并生成新的和信号(信号LC+常数D)。
(a)和信号的值<(F—1)/2时
在从加法器323输出的和信号(信号LC+常数D)的值小于(F—1)/2时，通过减法器324输出LOW电平的第1控制信号Sfc，通过第3开关325向锁定电路322输出和信号(信号LC+常数D)。这样，在从加法器323输出的和信号(信号LC+常数D)的值小于(F—1)/2时，从加法器323和第3开关325输出的新的和信号的值，成为依次向从锁定电路322输出的锁定信号LC(旧的和信号)的值加上了分子常数D的值后的值。
此时，通过第1比较器326输出LOW电平的开始信号Sstart。并且，从第3开关325输出的和信号的值在分子常数D以上、即不是零，所以通过第2比较器327和计数器328输出LOW电平的切换信号Ssw。
在分数分频器31中，根据从控制部32输出的LOW电平的第1控制信号Sfc进行N分频动作，生成N分数分频信号Svn。在第1整数分频器33和第2整数分频器34中，根据从控制部32输出的LOW电平的开始信号Sstart，分频动作停止。通过第1开关35，根据从控制部32输出的LOW电平的切换信号Ssw，选择性地输出N分数分频信号Svn。同样，通过第2开关36，根据从控制部32输出的LOW电平的切换信号Ssw，选择性地输出基准时钟Cref。
其结果，通过相位比较器37生成具有与N分数分频信号Svn和基准时钟Cref的频率差及相位差对应的脉冲宽度的比较脉冲信号，通过电荷泵电路38生成对应于比较脉冲信号的脉冲宽度的电流脉冲。该电流脉冲通过LPF变平滑，生成第2控制信号SCONT2。在该第2控制信号SCONT2的控制下，从VCO20输出的VCO时钟CLKVCO的频率被变更。
(b)(F-1)/2≦和信号的值<F时
然后，在从第3开关325输出的信号的值即和信号(信号LC+常数D)的值成为(F-1)/2时，通过第1比较器326输出HIGH电平的开始信号Sstart。根据该开始信号Sstart，在第1整数分频器33和第2整数分频器34中开始F分频动作。即，第1整数分频器33和第2整数分频器34用于整数分频动作。该开始信号Sstart仅在PLL频率合成器1开始频率导入动作的第一次时有效。
在和信号(信号LC+常数D)的值小于F时，通过减法器324输出LOW电平的第1控制信号Sfc，所以如上所述和信号的值成为依次向锁定信号LC的值加上分子常数D的值后的值。并且，通过分数分频器31、第1开关35、第2开关36、相位比较器37、电荷泵电路38、LPF40和VCO20继续上述动作。
(c)和信号的值>F时
然后，在和信号(信号LC+常数D)的值大于F时，通过减法器324输出HIGH电平的第1控制信号Sfc，通过第3开关325向锁定电路322输出从减法器324输出的差信号(信号LC+常数D—常数F)。此时，在分数分频器31中，根据从控制部32输出的HIGH电平的第1控制信号Sfc进行(N+1)分频动作，生成(N+1)分数分频信号Svn。
此时，差信号的值是大于零且小于D的值，所以根据来自AND电路321的下一个触发信号Trg，使从加法器323输出的和信号(信号LC+常数D)小于F，使第1控制信号Sfc再次恢复为LOW电平。即，在分数分频器31中，在仅进行一次(N+1)分频动作后，重复进行上述(a)～(c)的动作。这样，进行(F—D)次N分频、D次(N+1)分频，直到和信号的值成为F。即，进行基于上述式(1)的分数分频动作。
(d)和信号的值＝F时
如果重复进行上述(a)～(c)的动作，则从加法器323输出的和信号(信号LC+常数D)的值为F，从减法器324输出的差信号(信号LC+常数D—常数F)、即从第3开关325输出的信号为零。于是，通过第2比较器327输出HIGH电平的切换触发信号Ctrg，通过计数器328开始计数，在经过期间T后，输出HIGH电平的切换信号Ssw。
通过第1开关35，根据从控制部32输出的HIGH电平的切换信号Ssw，选择性地输出第1整数分频信号I1(Svn)来取代分数分频信号Svn。同样，通过第2开关36，根据从控制部32输出的HIGH电平的切换信号Ssw，选择性地输出第2整数分频信号I2(Cref)来取代基准时钟Cref。
其结果，通过相位比较器37生成具有与第1整数分频信号I1(Svn)和第2整数分频信号I2(Cref)的频率差及相位差对应的脉冲宽度的比较脉冲信号，通过电荷泵电路38生成对应于比较脉冲信号的脉冲宽度的电流脉冲。该电流脉冲通过LPF变平滑，生成第2控制信号SCONT2。在该第2控制信号SCONT2的控制下，使从VCO20输出的VCO时钟CLKVCO的频率保持恒定。
这样，在(a)～(c)中进行分数分频动作，在(d)中切换为整数分频动作。从分数分频动作向整数分频动作的切换定时为在分数分频器31中进行F—D次N分频动作和D次N+1分频动作之后，即在分数分频器31中进行F次分数分频动作之后。
下面，说明相位比较器37的两个输入信号的相位关系。图3是表示分母常数F为偶数、分子常数D为奇数时的相位比较器37的输入信号波形的图，图4是表示分母常数F和分子常数D均为偶数时的相位比较器37的输入信号波形的图。另外，在本实施方式中记述了优选F＝6左右，但在图3和图4中，为了明确本实施方式的特征，例示出F＝8的情况。
根据图3，在分母常数F为偶数、分子常数D为奇数时，分数分频信号Svn可以取相对于基准时钟Cref的相位提前7t、5t、3t、t的相位和滞后7t、5t、3t、t的相位。并且，根据图4，在分母常数F和分子常数D均为偶数时，分数分频信号Svn可以取相对于基准时钟Cref的相位提前6t、4t、2t的相位和滞后6t、4t、2t的相位。即，在分母常数F为偶数时，即使分数分频信号Svn与基准时钟Cref的频率一致，相位也不一致。
这样，分数分频信号Svn可以以基准时钟Cref为基准，取具有利用下式(2)表示的基准时间的倍数的多个相位误差。
t = ( 1 Fref - N Fref ) / ( D &times; 2 ) &CenterDot; &CenterDot; &CenterDot; ( 2 )
下面，说明分母常数F为奇数时的本实施方式。图5是表示分母常数F为奇数时的相位比较器的输入信号波形的图。在图5中例示出F＝7的情况。根据图5，在分母常数F为奇数时，分数分频信号Svn可以取相对于基准时钟Cref的相位提前6t、4t、2t的相位、滞后6t、4t、2t的相位、以及一致的相位。即，在分母常数F为奇数时，存在分数分频信号Svn和基准时钟Cref的频率及相位一致的定时。该一致的定时在相位比较的周期F次时出现一次，并且出现在控制电路32的加法器323的输出达到(F—1)/2之后，而与分子常数D的值无关。在该定时启动第1和第2整数分频器33、34的动作。由此，第1和第2整数分频器33、34的输出相位始终一致。该一致的定时的重复频率Fch利用下式(3)表示。
Fch＝Fref/F                                   …(3)
根据上述式(1)和式(3)，从VCO20输出的VCO时钟的频率Fvco可以利用下式(4)表示。
Fvco = Fch &times; F &times; ( N + D F ) &CenterDot; &CenterDot; &CenterDot; ( 4 )
在此，Fch是具有分频数F的从第1整数分频器33输出的第1整数分频信号I1(Svn)的频率、和具有分频数F的从第2整数分频器34输出的第2整数分频信号I2(Cref)的频率。并且，上述式(4)表示在相位比较频率Fch下比较相位的整数分频动作。
图6是表示第2控制信号SCONT2的波形的图。在图6中，例示出分母常数F＝7、分子常数D＝1的情况。如上所述，用于从分数分频动作切换为整数分频动作的HIGH电平的切换信号Ssw，是在分数分频器31中进行F次分频动作后马上生成的(图6所示的定时A)。此时，进行从分数分频动作向整数分频动作的切换，如图6所示，第2控制信号SCONT2的电压电平达到第2控制信号的平均电压电平AVR。切换为整数分频动作后的相位比较，按照具有控制电路32的加法器323的输出达到(F—1)/2的周期的定时进行(图6所示的定时B)，此时的相位比较器37的两个输入信号的频率差和相位差一致。
一般，如图6所示，由于第2控制信号SCONT2的电压电平变动，产生分数杂散。即，分数杂散的频率相当于第2控制信号SCONT2的电压电平变动的周期。但是，根据图6所示可知，在切换为整数分频动作后，不会产生第2控制信号SCONT2的电压电平变动，所以不会产生分数杂散。
这样，根据本实施方式的相位比较电路30，可以通过分数分频动作进行快速的频率导入，并可以在频率导入后切换为不产生杂散的整数分频动作。
并且，根据本实施方式的相位比较电路30，分数分频用的设定值D/F中的分母常数F为奇数，所以在分数分频动作中，存在相位比较器37的两个输入信号的频率差和相位差为零的状态。根据本实施方式的相位比较电路30，通过控制电路32，可以在保持相位比较器37的两个输入信号的频率差和相位差为零的状态下从分数分频动作切换为整数分频动作。因此，根据本实施方式的相位比较电路30，不需要进行对于刚刚切换为整数分频动作后的频率误差和相位误差的再导入，可以减少频率和相位的导入时间的延迟。
并且，根据本实施方式的相位比较电路30，不使用普通的电荷泵电路的输出级上的采样电路和Δ∑调制电路，采用在分数分频式相位比较电路的基础上设置第1和第2整数分频器及第1和第2选择电路的小型电路，可以获得上述的较大优点。
并且，根据本实施方式的PLL频率合成器1，由于使用上述的相位比较电路30，所以能够通过分数分频动作快速变更频率，在变更频率后可以切换为不产生杂散的整数分频动作。并且，可以利用小型电路获得上述的较大优点。
另外，本发明不限于上述的本实施方式，可以进行各种变形。

Claims (4)

1.一种相位比较电路，该相位比较电路包括：
控制电路，其生成用于根据分数分频用的设定值控制分数分频动作的第1控制信号以及用于切换分数分频动作和整数分频动作的切换信号；
分数分频器，其根据从所述控制电路输出的所述第1控制信号，生成对时钟进行分数分频得到的分数分频信号；
第1整数分频器，其生成对从所述分数分频器输出的所述分数分频信号进行整数分频得到的第1整数分频信号；
第2整数分频器，其生成对基准时钟进行整数分频得到的第2整数分频信号；
第1选择电路，其根据从所述控制电路输出的所述切换信号，选择性地输出从所述分数分频器输出的所述分数分频信号和从所述第1整数分频器输出的第1整数分频信号中的任一方；
第2选择电路，其根据从所述控制电路输出的所述切换信号，选择性地输出所述基准时钟和从所述第2整数分频器输出的第2整数分频信号中的任一方；以及
相位比较器，其生成表示来自所述第1选择电路的输出信号与来自所述第2选择电路的输出信号的频率差和相位差的比较信号。
2.根据权利要求1所述的相位比较电路，其特征在于，所述分数分频用的设定值中的分母常数为奇数，
所述控制电路在来自所述第1选择电路的输出信号与来自所述第2选择电路的输出信号的频率差和相位差为零时，从所述分数分频动作切换为所述整数分频动作。
3.一种PLL频率合成器，该PLL频率合成器具有：
权利要求1所述的相位比较电路，其可以切换分数分频动作和整数分频动作，生成表示对时钟进行分频得到的分频信号与基准时钟的频率差和相位差的比较信号；
平滑电路，其生成使从所述相位比较电路输出的比较信号变平滑的第2控制信号；以及
频率可变式振荡器，其根据所述第2控制信号的电压电平，变更要生成的所述时钟的频率。
4.一种PLL频率合成器，该PLL频率合成器具有：
权利要求2所述的相位比较电路，其可以切换分数分频动作和整数分频动作，生成表示对时钟进行分频得到的分频信号与基准时钟的频率差和相位差的比较信号；
平滑电路，其生成使从所述相位比较电路输出的比较信号变平滑的第2控制信号；以及
频率可变式振荡器，其根据所述第2控制信号的电压电平，变更要生成的所述时钟的频率。
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