KR20080083625A - 위상 비교 회로 및 이를 이용한 ｐｌｌ주파수 합성기 - Google Patents

위상 비교 회로 및 이를 이용한 ｐｌｌ주파수 합성기 Download PDF

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Abstract

본 발명의 하나의 실시 형태와 관련되는 위상 비교 회로는, 제어 회로(32)로부터의 제어 신호에 기초하여 클록을 분수 분주한 분수 분주 신호 Svn를 생성하는 분수 분주기(31)와, 분수 분주 신호 Svn를 정수 분주한 제1의 정수 분주 신호를 생성하는 제1의 정수 분주기(33)와, 기준 클록을 정수 분주한 제2의 정수 분주 신호를 생성하는 제2의 정수 분주기(34)와, 전환 신호에 기초하여 분수 분주 신호 Svn와 제1의 정수 분주 신호의 어느 한쪽을 선택적으로 출력하는 제1의 선택 회로(35)와, 제어 회로(32)로부터의 전환 신호에 기초하여 기준 클록과 제2의 정수 분주 신호의 어느 한쪽을 선택적으로 출력하는 제2의 선택 회로(36)과, 제1의 선택 회로(35)로부터의 출력 신호와 제2의 선택 회로(36)로부터의 출력 신호와의 주파수차 및 위상차를 나타내는 비교 신호를 생성하는 위상 비교기(37)를 구비하고 있다.
Figure P1020087011469
위상 비교 회로, 제어 회로, 분수 분주기, 정수 분주기, 기준 클록, 선택 회로, 전환 신호, 주파수차, 위상차

Description

위상 비교 회로 및 이를 이용한 ＰＬＬ주파수 합성기{PHASE COMPARISON CIRCUIT AND PLL SYNTHESIZER USING THE SAME}
본 발명은 위상 비교 회로 및 이 위상 비교 회로를 이용한 PLL 주파수 합성기에 관한 것이다.
이동 통신에 이용되는 PLL 주파수 합성기가 알려져 있다(예를 들면, 특허 문헌 1 및 2). 휴대전화에서는 통신 방식으로서 GSM 등의 TDMA 방식이 채용되어 있다. TDMA 방식에서는 복수의 데이터가 가드밴드(guard band)를 통해 시계열로 배열되어 있고, 각 데이터에는 다른 주파수가 할당되어 진다. 따라서, 휴대전화 기지국에 이용되는 PLL 주파수 합성기는, 가드밴드 중에, 고속으로 주파수를 전환할 수 있지 않으면 안 된다.
고속으로 주파수를 전환하는 수법으로서는 이하의 2개의 수법이 알려져 있다. 제1의 수법에서는 복수의 정수 분주형 PLL 주파수 합성기와 스위치 회로를 구비하여 스위치 회로에 의해 주파수를 전환한다. 제1의 수법에 의하면 주파수 전환 시간은 스위치 회로의 전환 시간에 의존하여 고속의 주파수 전환이 가능하다. 제2의 수법에서는 분수 분주형 PLL 주파수 합성기를 구비하고, 정수 분주 1/N보다 고속의 분수 분주 F/M에 의해 고속의 주파수 전환이 가능하다. 예를 들면, 분수 분주 형 PLL 주파수 합성기의 방식으로서는 ΣΔ변조 방식이 알려져 있다.
　　 <특허 문헌 1> 미국특허 제5920233호 명세서
　　 <특허 문헌 2> 국제공개 제02/076009호 팜플렛
<발명이 해결하고자 하는 과제>
그렇지만, 제1의 수법에서는 복수의 정수 분주형 PLL 주파수 합성기가 필요하므로 회로 규모가 커져 버린다. 또, 제2의 수법에서는 주파수 인입 후도 분주 동작을 하므로 프랙쇼날스프리아스(fractional spurious)가 발생해 버린다.
그래서, 본 발명은 고속으로 주파수 전환이 가능하고, 한편 소형이고 스프리아스를 저감하는 것이 가능한 위상 비교 회로 및 PLL 주파수 합성기를 제공하는 것을 목적으로 하고 있다.
<과제를 해결하기 위한 수단>
본 발명의 위상 비교 회로는, (1)분수 분주 동작을 제어하기 위한 제1의 제어 신호와 분수 분주 동작과 정수 분주 동작을 전환하기 위한 전환 신호를 생성하는 제어 회로와, (2) 제어 회로로부터 출력된 제1의 제어 신호에 기초하여 클록을 분수 분주한 분수 분주 신호를 생성하는 분수 분주기와, (3)분수 분주기로부터 출력된 분수 분주 신호를 정수 분주한 제1의 정수 분주 신호를 생성하는 제1의 정수 분주기와, (4) 기준 클록을 정수 분주한 제2의 정수 분주 신호를 생성하는 제2의 정수 분주기와, (5) 제어 회로로부터 출력된 전환 신호에 기초하여 분수 분주기로부터 출력된 분수 분주 신호와 제1의 정수 분주기로부터 출력된 제1의 정수 분주 신호의 어느 한쪽을 선택적으로 출력하는 제1의 선택 회로와, (6) 제어 회로로부터 출력된 전환 신호에 기초하여 기준 클록과 제2의 정수 분주기로부터 출력된 제2의 정수 분주 신호의 어느 한쪽을 선택적으로 출력하는 제2의 선택 회로와, (7) 제1의 선택 회로로부터의 출력 신호와 제2의 선택 회로로부터의 출력 신호와의 주파수차 및 위상차를 나타내는 비교 신호를 생성하는 위상 비교기를 구비하고 있다.
이 위상 비교 회로에 의하면, 분수 분주기, 제어 회로, 및 위상 비교기에 의해 분수 분주형의 위상 비교 회로가 구성되고, 분수 분주기, 제1의 정수 분주기, 제2의 정수 분주기, 및 위상 비교기에 의해 정수 분주형의 위상 비교 회로가 구성된다. 제어 회로는, 제1의 선택 회로 및 제2의 선택 회로에 의해 분수 분주 동작과 정수 분주 동작을 전환할 수가 있으므로, 이 위상 비교 회로에 의하면, 분수 분주 동작에 의해 고속의 주파수 인입을 가능하게 하고, 주파수 인입 후에는, 프랙쇼날스프리아스(fractional spurious)를 발생하는 일이 없는 정수 분주 동작으로 전환할 수가 있다.
또, 이 위상 비교 회로에 의하면, 분수 분주형의 위상 비교 회로뿐만 아니라, 제1의 정수 분주기 및 제2의 정수 분주기와, 제1의 선택 회로 및 제2의 선택 회로를 구비하는 소형인 회로로 상기한 큰 이점을 얻을 수 있다.
분수 분주를 위한 설정값에 있어서의 분모 정수는 홀수인 것이 바람직하고, 제어 회로는, 제1의 선택 회로로부터의 출력 신호와 제2의 선택 회로로부터의 출력 신호와의 주파수차 및 위상차가 제로(zero)일 때에, 분수 분주 동작으로부터 정수 분주 동작으로 전환하는 것이 바람직하다.
분수 분주를 위한 설정값 D/F에 있어서의 분모 정수 F가 홀수이면, 분수 분주 동작에 있어서, 위상 비교기의 2개의 입력 신호의 주파수차 및 위상차가 제로의 상태가 존재한다. 이 구성에 의하면, 제어 회로에 의해, 위상 비교기의 2개의 입력 신호의 주파수차 및 위상차가 제로(zero)의 상태일 때에 분수 분주 동작으로부터 정수 분주 동작으로 전환할 수가 있다. 따라서, 정수 분주 동작으로 전환한 직후의 주파수 오차 및 위상 오차에 대한 재인입을 할 필요가 없어 주파수 및 위상의 인입 시간의 지연을 저감할 수가 있다.
본 발명의 PLL 주파수 합성기는, (1)분수 분주 동작과 정수 분주 동작을 전환 가능하고, 클록을 분주한 분주 신호와 기준 클록과의 주파수차 및 위상차를 나타내는 비교 신호를 생성하는 청구항 1 또는 청구항 2에 기재의 위상 비교 회로와, (2) 위상 비교 회로로부터 출력된 비교 신호를 평활화한 제2의 제어 신호를 생성하는 평활화 회로와, (3) 제2의 제어 신호의 전압 레벨에 기초하여 생성하는 클록의 주파수를 변경하는 주파수 가변형 발진기를 구비하고 있다.
이 PLL 주파수 합성기에 의하면, 상기의 위상 비교 회로를 이용하고 있으므로, 분수 분주 동작에 의해 고속으로 주파수를 변경하는 것이 가능하고, 주파수 변경 후에는, 프랙쇼날스프리아스(fractional spurious)를 발생하는 일이 없는 정수 분주 동작으로 전환할 수가 있다. 또, 소형인 회로로 상기한 큰 이점을 얻을 수 있다.
<발명의 효과>
본 발명에 의하면, 고속으로 주파수 전환이 가능하고, 한편 소형이고 스프리아스를 저감하는 것이 가능한 위상 비교 회로 및 PLL 주파수 합성기가 제공된다.
도 1은 본 발명의 실시 형태와 관련되는 PLL 주파수 합성기를 나타내는 회로 블록도이다.
도 2는 제어부를 나타내는 회로 블록도이다.
도 3은 분모 정수 F가 짝수이고, 분자 정수 D가 홀수인 경우의 위상 비교기의 입력 신호 파형을 나타내는 도이다.
도 4는 분모 정수 F 및 분자 정수 D가 모두 짝수인 경우의 위상 비교기의 입력 신호 파형을 나타내는 도이다.
도 5는 분모 정수 F가 홀수인 경우의 위상 비교기의 입력 신호 파형을 나타내는 도이다.
도 6은 제2의 제어 신호 파형을 나타내는 도이다.
<부호의 설명>
1　 PLL(Phase Locked Loop) 주파수 합성기
10　 TCXO(온도 보상형 수정 발진기)
20 VCO(전압 제어형 발진기)
30 위상 비교부(위상 비교 회로)
40 LPF(Low Pass Filter)
31 분수 분주기
32 제어부(제어 회로)
33 제1의 정수 분주기 34 제2의 정수 분주기
35 제1의 스위치(제1의 선택 회로)
36 제2의 스위치(제2의 선택 회로)
37 위상 비교기
38 차지 펌프 회로(charge pump circuit)
321 AND 회로
322 랫치 회로(latch circuit)
323 가산기 324 감산기
325 제3의 스위치
326 제1의 콤퍼레이터(comparator)
327 제2의 콤퍼레이터(comparator)
328 카운터(counter)
이하, 도면을 참조하여 본 발명의 매우 적합한 실시 형태에 대해서 상세하게 설명한다. 또, 각 도면에 있어서 동일 또는 상당한 부분에 대해서는 동일한 부호를 부여하는 것으로 한다.
도 1은 본 발명의 실시 형태와 관련되는 PLL 주파수 합성기를 나타내는 회로 블록도이다. 도 1에 나타내는 PLL 주파수 합성기(1)는 온도 보상형 수정 발진기(Temperature Compensated Xtal(Crystal) Oscillator：이하 TCXO라고 한다)(10), 주파수 가변형 발진기인 전압 제어 발진기(Voltage Controlled Oscillator：이하 VCO라고 한다)(20), 위상 비교부(위상 비교 회로)(30), 저역통과필터(lowpass filter)(이하 LPF라고 한다)(40)를 구비하고 있다.
TCXO(10)는 수정 진동자, 발진기, 및 용량 소자를 포함한 수정 발진 회로와 온도 보상 회로를 가지고 있다. TCXO(10)는 온도 변동에 의존하는 일 없이 거의 일정한 주파수를 가지는 기준 클록을 생성한다. TCXO(10)의 출력 단자는 위상 비교부(30)의 제1의 입력 단자 PC(IN1)에 접속되어 있다.
VCO(20)는 전압 제어형의 발진기이다. VCO(20)는 제어 단자 VC(1)에 입력되는 제2의 제어 신호 SCONT2의 전압 레벨에 따른 주파수를 가지는 VCO 클록 CLKVCO를 생성한다. VCO(20)의 출력 단자 VC(2)는 위상 비교부(30)의 제2의 입력 단자 PC(IN2)에 접속되어 있다.
위상 비교부(30)는 TCXO(10)로부터 출력된 기준 클록 Cref와 VCO(20)로부터 출력된 VCO 클록 CLKVCO를 분주한 분주 신호와의 주파수차 및 위상차를 나타내는 비교 신호 SC를 생성한다. 예를 들면, 위상 비교부(30)는 기준 클록 Cref와 VCO 클록 CLKVCO를 분주한 분주 신호와의 주파수차 및 위상차에 따른 펄스폭(pulse width)을 가지는 비교 신호 SC를 생성한다. 위상 비교부(30)의 상세한 것은 후술한다. 위상 비교부(30)의 출력 단자 PC(OUT)는 LPF(40)의 입력 단자 L(IN)에 접속되어 있다.
LPF(40)는 위상 비교부(30)로부터 출력된 비교 신호 SC의 레벨을 평활화한 전압 레벨을 가지는 제2의 제어 신호 SCONT2를 생성한다. LPF(40)의 출력 단자 L(OUT) 은 VCO(20)의 제어 단자 VC(1)에 접속되어 있다.
이와 같이, VCO(20), 위상 비교부(30), 및 LPF(40)로부터 구성된 피드백 루프(feedback loop)에 의해 VCO(20)로부터 출력된 VCO 클록 CLKVCO의 주파수는 TCXO(10)로부터 출력되는 기준 클록 Cref의 주파수에 비례하여 변경된다.
다음에, 본 발명의 실시 형태와 관련되는 위상 비교부(위상 비교 회로)(30)에 대해서 상세하게 설명한다. 위상 비교부(30)는 분수 분주기(31), 제어부(제어 회로)(32), 제1의 정수 분주기(33), 제2의 정수 분주기(34), 제1의 스위치(35), 제2의 스위치(36), 위상 비교기(37), 및 차지 펌프 회로(charge pump circuit)(38)를 구비하고 있다.
분수 분주기(31)의 입력 단자(31)(IN)은 위상 비교부(30)의 입력 단자 PC(IN2)를 통해 VCO(20)의 출력 단자 VC(2)에 접속되어 있어 분수 분주기(31)의 제어 단자(31)(C)은 제어부(32)에 접속되어 있다. 분수 분주기(31)는 제어부(32)로부터 출력된 제1의 제어 신호 Sfc에 기초하여 VCO(20)로부터 출력된 VCO 클록 CLKVCO를 분수 분주한 분수 분주 신호 Svn를 생성한다. 예를 들면, 분수 분주기(31)는 제1의 제어 신호 Sfc의 전압 레벨이 로우(LOW) 레벨인 경우에 VCO 클록 CLKVCO를 N분주한 분수 분주 신호 Svn를 생성하고, 제1의 제어 신호 Sfc의 전압 레벨이 하이(HIGH) 레벨인 경우에 VCO 클록 CLKVCO를 (N＋1)분주한 분수 분주 신호 Svn를 생성한다. 분수 분주기(31)의 출력 단자(31)(OUT)는 제어부(32)의 제1의 입력 단자(32)(IN1), 제1 의 정수 분주기(33)의 입력 단자(33)(IN), 및 제1의 스위치(35)의 제1의 입력 단자(35)(IN1)에 접속되어 있다.
제어부(32)의 제2의 입력 단자(32)(IN2)는 위상 비교부(30)의 입력 단자 PC(IN1)를 통해 TCXO(10)의 출력 단자 TC(OUT)에 접속되어 있다. 제어부(32)는 분수 분주기(31)로부터 출력된 분수 분주 신호 Svn 및 TCXO(10)로부터 출력된 기준 클록 Cref, 및 외부로부터 입력되는 분수 분주 D/F를 위한 분자 정수 D와 분모 정수 F에 기초하여 제1의 제어 신호 Sfc를 제1의 출력 단자(32)(OUT1)에 발생한다. 제어부(32)의 제1의 출력 단자(32)(OUT1)는 분수 분주기(31)의 제어 단자(31)(C)에 접속되어 있다.
제어부(32)는 기준 클록 Cref의 주파수를 Fref라고 하면, VCO 클록 CLKVCO의 주파수 FVCO를 아래와 같이 수학식 (1)과 같이 제어한다.
FVCO = Fref × (N + D/F) (1)
여기서, 분모 정수 F는 홀수인 것이 바람직하다. 또, 예를 들면, Fref는 F×채널간 주파수차이고, 채널간 주파수차가 200㎑일 때 F의 값은 65 정도가 바람직하다. 또, N은 FVCO/Fref=800㎒/(65×200㎑)로 설정하면 좋다. 이에 의해 D를 0으로부터 1씩 상승하면, FVCO가 800㎒로부터 200㎑씩 상승한다.
또, 제어부(32)는 분수 분주 신호 Svn 및 기준 클록 Cref, 및 분자 정수 D와 분모 정수 F에 기초하여 스타트 신호 Sstart 및 전환 신호 Ssw를 각각 제2의 출력 단자(32)(OUT2) 및 제3의 출력 단자(32)(OUT3)에 발생한다. 제어부(32)의 제2의 출력 단자(32)(OUT2)는 제1의 정수 분주기(33)의 제어 단자(33)(C) 및 제2의 정수 분주기(34)의 제어 단자(34)(C)에 접속되어 있고, 제어부(32)의 제3의 출력 단자(32)(OUT3)는 제1의 스위치(35)의 제어 단자(35)(C) 및 제2의 스위치(36)의 제어 단자(36)(C)에 접속되어 있다. 제어부(32)의 상세한 것은 후술한다.
제1의 정수 분주기(33)는 제어부(32)로부터 출력된 스타트(start) 신호 Sstart에 기초하여 분수 분주기(31)로부터 출력된 분수 분주 신호 Svn를 정수 분주한 제1의 정수 분주 신호 I1(Svn)을 생성한다. 예를 들면, 제1의 정수 분주기(33)는 스타트 신호 Sstart의 전압 레벨이 로우(LOW) 레벨인 경우에 정수 분주 동작을 정지하고, 스타트 신호 Sstart의 전압 레벨이 하이(HIGH) 레벨인 경우에는 분수 분주 신호 Svn를 F분주한 제1의 정수 분주 신호 I1(Svn)를 생성한다. 제1의 정수 분주기(33)의 출력 단자(33)(OUT)는 제1의 스위치(35)의 제2의 입력 단자(35)(IN2)에 접속되어 있다.
제2의 정수 분주기(34)에는 TCXO(10)로부터 출력된 기준 클록 Cref가 입력 단자(34)(IN)를 통해 입력되어 있고, 제어부(32)로부터 출력된 스타트 신호 Sstart에 기초하여 TCXO(10)로부터 출력된 기준 클록 Cref를 정수 분주한 제2의 정수 분주 신 호 I2(Cref)를 생성한다. 예를 들면, 제2의 정수 분주기(34)는 스타트 신호 Sstart의 전압 레벨이 로우(LOW) 레벨인 경우에 정수 분주 동작을 정지해, 스타트 신호 Sstart의 전압 레벨이 하이(HIGH) 레벨인 경우에는 기준 클록 Cref를 F분주한 제2의 정수 분주 신호 I2(Cref)를 생성한다. 제2의 정수 분주기(34)의 출력 단자(34)(OUT)는 제2의 스위치(36)의 제1의 입력 단자(36)(IN1)에 접속되어 있다.
제1의 스위치(35)는 제어부(32)로부터 출력된 전환 신호 Ssw에 기초하여 분수 분주기(31)로부터 출력된 분수 분주 신호 Svn와 제1의 정수 분주기(33)로부터 출력된 제1의 정수 분주 신호 I1(Svn)의 어느 한쪽을 선택적으로 출력한다. 예를 들면, 제1의 스위치(35)는 전환 신호 Ssw의 전압 레벨이 로우(LOW) 레벨인 경우에 분수 분주 신호 Svn를 출력하고, 전환 신호 Ssw의 전압 레벨이 하이(HIGH) 레벨인 경우에는 제1의 정수 분주 신호 I1(Svn)을 출력한다. 즉, 제1의 스위치(35)는 전환 신호 Ssw의 전압 레벨이 로우(LOW) 레벨인 경우에 분수 분주 동작으로 전환하고, 전환 신호 Ssw의 전압 레벨이 하이(HIGH) 레벨인 경우에 정수 분주 동작으로 전환한다. 제1의 스위치(35)의 출력 단자(35)(OUT)는 위상 비교기(37)의 제1의 입력 단자 37(IN1)에 접속되어 있다.
제2의 스위치(36)의 제2의 입력 단자(36)(IN2)에는 TCXO(10)로부터 출력된 기준 클록 Cref가 입력되고 있다. 제2의 스위치(36)는 제어부(32)로부터 출력된 전환 신호 Ssw에 기초하여 제2의 정수 분주기(34)로부터 출력된 제2의 정수 분주 신호 I2(Cref)와 기준 클록 Cref의 어느 한쪽을 선택적으로 출력한다. 예를 들면, 제2의 스위치(36)는 전환 신호 Ssw의 전압 레벨이 로우(LOW) 레벨인 경우에 기준 클록 Cref를 출력하고, 전환 신호 Ssw의 전압 레벨이 하이(HIGH) 레벨인 경우에는 제2의 정수 분주 신호 I2(Cref)를 출력한다. 즉, 제2의 스위치(36)는 전환 신호 Ssw의 전압 레벨이 로우(LOW) 레벨인 경우에 분수 분주 동작으로 전환하고, 전환 신호 Ssw의 전압 레벨이 하이(HIGH) 레벨인 경우에 정수 분주 동작으로 전환한다. 제2의 스위치(36)의 출력 단자(36)(OUT)는 위상 비교기(37)의 제2의 입력 단자 37(IN2)에 접속되어 있다.
위상 비교기(37)는 제1의 스위치(35)로부터의 출력 신호와 제2의 스위치(36)로부터의 출력 신호와의 주파수차 및 위상차에 따른 펄스폭을 가지는 비교 펄스 신호(전압 펄스)를 생성한다. 예를 들면, 위상 비교기(37)는 분수 분주 동작일 때에는 제1의 스위치(35)로부터 출력된 분수 분주 신호 Svn와 제2의 스위치(36)로부터 출력된 기준 클록 Cref와의 주파수차 및 위상차에 따른 펄스폭을 가지는 비교 펄스 신호를 생성하고, 정수 분주 동작일 때에는 제1의 스위치(35)로부터 출력된 제1의 정수 분주 신호 I1(Svn)과 제2의 스위치(36)로부터 출력된 제2의 정수 분주 신호 I2(Cref)와의 주파수차 및 위상차에 따른 펄스폭을 가지는 비교 펄스 신호를 생성한다. 위상 비교기(37)의 출력 단자는 차지 펌프 회로(38)의 입력 단자에 접속되어 있다.
차지 펌프 회로(38)는 위상 비교기(37)로부터 출력된 비교 펄스 신호의 펄스폭에 따른 전류 펄스(상기한 비교 신호)를 생성한다.
다음에, 제어부(제어 회로)(32)에 대해서 상세하게 설명한다. 도 2는 제어부를 나타내는 회로 블록도이다. 도 2에 나타내는 제어부(32)는 AND 회로(321), 랫치 회로(322), 가산기(323), 감산기(324), 제3의 스위치(325), 제1의 콤퍼레이터(326), 제2의 콤퍼레이터(327), 및 카운터(328)를 구비하고 있다.
AND 회로(321)는 분수 분주기(31)로부터 출력된 분수 분주 신호 Svn와 TCXO(10)로부터 출력된 기준 클록 Cref를 논리합 연산한 트리거(trigger) 신호 Trg를 생성한다. AND 회로(321)의 출력 단자(321)(OUT)는 랫치 회로(latch circuit)(322)의 제어 단자(322)(C)에 접속되어 있다.
랫치 회로(322)는 AND 회로(321)로부터 출력된 트리거 신호 Trg를 클록으로 하여, 제3의 스위치(325)로부터 출력된 신호의 값을 보유하는 랫치 신호 LC를 생성한다. 랫치 회로(322)의 출력 단자(322)(OUT)는 가산기(323)의 제1의 입력 단자(323)(IN1)에 접속되어 있다.
가산기(323)의 제2의 입력 단자(323)(IN2)에는 외부로부터 분수 분주 D/F를 위한 분자 정수 D가 입력된다. 가산기(323)는 랫치 회로(322)로부터 출력된 랫치 신호 LC와 분자 정수 D를 가산한 합신호를 생성한다. 가산기(323)의 출력 단자(323)(OUT)는 감산기(324)의 제1의 입력 단자(324)(IN1) 및 제3의 스위치(325)의 제1의 입력 단자(325)(IN1)에 접속되어 있다.
감산기(324)의 제2의 입력 단자(324)(IN2)에는 외부로부터 분수 분주를 위한 분모 정수 F가 입력된다. 감산기(324)는 가산기(323)로부터 출력된 합신호(신호 LC＋정수 D)로부터 분모 정수 F를 감산한 차신호(신호 LC＋정수 D-정수 F)를 제1의 출력 단자(324)(OUT1)에 생성한다. 또, 감산기(324)는 가산기(323)로부터 출력된 합신호(신호 LC＋정수 D)의 값이 분모 정수 F의 값 이상으로 되는 경우에, 오버플로우(overflow)를 나타내는 제1의 제어 신호 Sfc를 제2의 출력 단자(324)(OUT2)에 생성한다. 예를 들면, 감산기(324)는 합신호(신호 LC＋정수 D)의 값이 분모 정수 F의 값 미만인 경우에는 로우(LOW) 레벨의 제1의 제어 신호 Sfc를 생성하고, 합신호(신호 LC＋정수 D)의 값이 분모 정수 F의 값 이상으로 되는 경우에는 하이(HIGH) 레벨의 제1의 제어 신호 Sfc를 생성한다. 감산기(324)의 제1의 출력 단자(324)(IN1)는 제3의 스위치(325)의 제2의 입력 단자(325)(IN2)에 접속되어 있고, 감산기(324)의 제2의 출력 단자(324)(OUT2)는 분수 분주기(31)의 제어 단자(31)(C)(도 1 참조)에 접속되어 있다.
제3의 스위치(325)는 감산기(324)로부터 출력된 제1의 제어 신호 Sfc에 기초하여 가산기(323)로부터 출력된 합신호(신호 LC＋정수 D)와 감산기(324)로부터 출력된 차신호(신호 LC＋정수 D-정수 F)의 어느 한쪽을 선택적으로 출력한다. 예를 들면, 제3의 스위치(325)는 제1의 제어 신호 Sfc의 전압 레벨이 로우(LOW) 레벨인 경우에 합신호(신호 LC＋정수 D)를 출력하고, 제1의 제어 신호 Sfc의 전압 레벨이 하이(HIGH) 레벨인 경우에는 차신호(신호 LC＋정수 D-정수 F)를 출력한다. 제3의 스위치(325)의 출력 단자는 랫치 회로(322)의 입력 단자(322)(IN), 제1의 콤퍼레이터(326)의 입력 단자(326)(IN) 및 제2의 콤퍼레이터(327)의 입력 단자(327)(IN)에 접속되어 있다.
제1의 콤퍼레이터(326)는 제3의 스위치(325)로부터의 출력 신호의 값을 소정의 값과 비교하여 그 비교 결과에 따른 스타트 신호 Sstart를 출력한다. 예를 들면, 소정의 값은 (F-1)/2이다. 예를 들면, 제1의 콤퍼레이터(326)는 제3의 스위치(325)로부터의 출력 신호의 값이 (F-1)/2 미만인 경우에 로우(LOW) 레벨의 스타트 신호 Sstart를 생성하고, 제3의 스위치(325)로부터의 출력 신호의 값이 (F-1)/2로 된 경우에는 하이(HIGH) 레벨의 스타트 신호 Sstart를 생성한다. 제1의 콤퍼레이터(326)의 출력 단자(326)(OUT)는 제1의 정수 분주기(33)의 제어 단자(33)(C) 및 제2의 정수 분주기(34)의 제어 단자(34)(C)에 접속되어 있다(도 1 참조).
제2의 콤퍼레이터(327)는 제3의 스위치(325)로부터의 출력 신호의 값을 소정의 값과 비교하여 그 비교 결과에 따른 전환 트리거 신호 Ctrg를 출력한다. 예를 들면, 소정의 값은 제로(zero)이다. 예를 들면, 제2의 콤퍼레이터(327)는 제3의 스위치(325)로부터의 출력 신호의 값이 제로 이외인 경우에 로우(LOW) 레벨의 전환 트 리거 신호 Ctrg(L)를 생성하고, 제3의 스위치(325)로부터의 출력 신호의 값이 제로로 된 경우에는 하이(HIGH) 레벨의 전환 트리거(trigger) 신호 Ctrg(H)를 생성한다. 제2의 콤퍼레이터(327)의 출력 단자(327)(OUT)는 카운터(counter)(328)의 입력 단자(32)8(IN)에 접속되어 있다.
카운터(328)는 제2의 콤퍼레이터(327)로부터 출력된 전환 트리거 신호 Ctrg를 트리거로 하여 미리 기억된 분수 분주 동작 기간 T를 카운트 한 후에, 전환 신호 Ssw를 출력한다. 예를 들면, 카운터(328)는 로우(LOW) 레벨의 전환 트리거 신호 Ctrg(L)가 입력되고 있는 동안 및 하이(HIGH) 레벨의 전환 트리거 신호 Ctrg(H)가 입력되고 나서 기간 T까지의 사이에서는 로우(LOW) 레벨의 전환 신호 Ssw를 출력하고, 하이(HIGH) 레벨의 전환 트리거 신호 Ctrg(H)가 입력되고 나서 기간 T경과하면 하이(HIGH) 레벨의 전환 신호 Ssw를 출력한다. 즉, 스위치(325)로부터 출력된 차신호(신호 LC＋정수 D-정수 F)가 유의인 값으로부터 제로로 된 경우에는, 기간 T의 마진(margin)을 잡은 후, 하이(HIGH) 레벨의 전환 신호 Ssw가 출력된다. 제2의 콤퍼레이터(327)의 비교 기준 레벨은 제로에 완전하게 일치하여도 좋지만, 대략 제로로 하는 것도 가능하다.
다음에, 본 실시 형태의 PLL 주파수 합성기(1) 및 위상 비교 회로(30)의 동작을 설명한다. 우선, 분수 분주를 위한 분자 정수 D와 분모 정수 F가 외부로부터 설정된다. 또, 분수 분주기(31)로부터 출력된 분수 분주 신호 Svn와 기준 클록 Cref가 AND 회로(321)에 의해 가산되고 트리거 신호 Trg가 생성된다. 랫치 회로(322)에서는 이 트리거 신호 Trg를 클록으로 하여 제3의 스위치(325)로부터 출력된 신호(합신호(신호 LC＋정수 D) 또는 차신호(신호 LC＋정수 D-정수 F))가 보유된 랫치 신호 LC가 출력된다. 이 랫치 신호는 가산기(323)에 의해 분자 정수 D가 가산되어 새로운 합신호(신호 LC＋정수 D)가 생성된다.
(a) 합신호의 값＜(F-1)/2의 경우
가산기(323)로부터 출력된 합신호(신호 LC＋정수 D)의 값이 (F-1)/2보다 작으면 감산기(324)에 의해 로우(LOW) 레벨의 제1의 제어 신호 Sfc가 출력되고, 제3의 스위치(325)에 의해 합신호(신호 LC＋정수 D)가 랫치 회로(322)에 출력된다. 이와 같이, 가산기(323)로부터 출력된 합신호(신호 LC＋정수 D)의 값이 (F-1)/2보다 작을 때에는, 가산기(323) 및 제3의 스위치(325)로부터 출력된 신·합신호의 값은 랫치 회로(322)로부터 출력된 랫치 신호 LC(구·합신호)의 값에 분자 정수 D의 값을 순차 가산한 값으로 된다.
이때 제1의 콤퍼레이터(326)에 의해 로우(LOW) 레벨의 스타트 신호 Sstart가 출력된다. 또, 제3의 스위치(325)로부터 출력된 합신호의 값은 분자 정수 D이상, 즉 제로가 아니기 때문에, 제2의 콤퍼레이터(327) 및 카운터(328)에 의해 로우(LOW) 레벨의 전환 신호 Ssw가 출력된다.
분수 분주기(31)에서는 제어부(32)로부터 출력된 로우(LOW) 레벨의 제1의 제어 신호 Sfc에 기초하여 N분주 동작이 행해지고, N분수 분주 신호 Svn가 생성된다. 제1의 정수 분주기(33) 및 제2의 정수 분주기(34)에서는 제어부(32)로부터 출력된 로우(LOW) 레벨의 스타트 신호 Sstart에 기초하여 분주 동작이 정지되어 있다. 제1의 스위치(35)에서는 제어부(32)로부터 출력된 로우(LOW) 레벨의 전환 신호 Ssw에 기초하여 N분수 분주 신호 Svn가 선택적으로 출력된다. 마찬가지로 제2의 스위치(36)에서는 제어부(32)로부터 출력된 로우(LOW) 레벨의 전환 신호 Ssw에 기초하여 기준 클록 Cref가 선택적으로 출력된다.
그 결과, 위상 비교기(37)에 의해 N분수 분주 신호 Svn와 기준 클록 Cref와의 주파수차 및 위상차에 따른 펄스폭을 가지는 비교 펄스 신호가 생성되고, 차지 펌프 회로(38)에 의해 비교 펄스 신호의 펄스폭에 따른 전류 펄스가 생성된다. 이 전류 펄스는 LPF에 의해 평활화되어 제2의 제어 신호 SCONT2가 생성된다. 이 제2의 제어 신호 SCONT2에 제어되어 VCO(20)로부터 출력된 VCO 클록 CLKVCO의 주파수가 변경된다.
(b) (F-1)/2≤합신호의 값＜F의 경우
그 후, 제3의 스위치(325)로부터 출력된 신호의 값, 즉 합신호(신호 LC＋정수 D)의 값이 (F-1)/2로 되면, 제1의 콤퍼레이터(326)에 의해 하이(HIGH) 레벨의 스타트 신호 Sstart가 출력된다. 이 스타트 신호 Sstart에 따라 제1의 정수 분주기(33) 및 제2의 정수 분주기(34)에서는 F분주 동작이 개시된다. 즉, 제1의 정수 분주기(33) 및 제2의 정수 분주기(34)는 정수 분주 동작에 구비한다. 이 스타트 신호 Sstart는 PLL 주파수 합성기(1)가 주파수 인입 동작을 개시하여 최초의 1회만 유효로 된다.
합신호(신호 LC＋정수 D)의 값이 F보다 작을 때에는 감산기(324)에 의해 로우(LOW) 레벨의 제1의 제어 신호 Sfc가 출력되므로, 상기와 같이 합신호의 값은 랫치 신호 LC의 값에 분자 정수 D의 값을 순차 가산한 값으로 된다. 또, 분수 분주기(31), 제1의 스위치(35), 제2의 스위치(36), 위상 비교기(37), 차지 펌프 회로(38), LPF(40), 및 VCO(20)에 의해 상기의 동작이 계속된다.
(c) 합신호의 값＞F의 경우
그 후, 합신호(신호 LC＋정수 D)의 값이 F보다 커지면, 감산기(324)에 의해 하이(HIGH) 레벨의 제1의 제어 신호 Sfc가 출력되고, 제3의 스위치(325)에 의해 감산기(324)로부터 출력된 차신호(신호 LC＋정수 D-정수 F)가 랫치 회로(322)에 출력된다. 이렇게 하면, 분수 분주기(31)에서는 제어부(32)로부터 출력된 하이(HIGH) 레벨의 제1의 제어 신호 Sfc에 기초하여 (N＋1)분주 동작이 행해지고, (N＋1)분수 분주 신호 Svn가 생성된다.
이때 차신호의 값은 제로부터 크게 D보다 작은 값이므로, AND 회로(321)로부 터의 다음의 트리거 신호 Trg에 의해 가산기(323)로부터 출력된 합신호(신호 LC＋정수 D)가 F보다 작아지게 되어 제1의 제어 신호 Sfc는 다시 로우(LOW) 레벨로 돌아온다. 즉, 분수 분주기(31)에서는 (N＋1)분주 동작이 1회만 행해진 후, 상기한 (a)∼(c)의 동작이 반복된다. 이와 같이, 합신호의 값이 F로 되기까지, N분주가 (F-D)회, (N＋1)분주가 D회 행해진다. 즉, 상기 수학식 (1)에 기초하는 분수 분주 동작을 한다.
(d) 합신호의 값=F의 경우
상기한 (a)∼(c)의 동작이 반복되면, 가산기(323)로부터 출력된 합신호(신호 LC＋정수 D)의 값이 F가 되어 감산기(324)로부터 출력된 차신호(신호 LC＋정수 D-정수 F), 즉 제3의 스위치(325)로부터 출력된 신호가 제로로 된다. 이렇게 하면, 제2의 콤퍼레이터(327)에 의해 하이(HIGH) 레벨의 전환 트리거 신호 Ctrg가 출력되고, 카운터(328)에 의해 카운트가 개시되어 기간 T경과 후에 하이(HIGH) 레벨의 전환 신호 Ssw가 출력된다.
제1의 스위치(35)에서는 제어부(32)로부터 출력되는 하이(HIGH) 레벨의 전환 신호 Ssw에 기초하여 분수 분주 신호 Svn를 대신하여 제1의 정수 분주 신호 I1(Svn)이 선택적으로 출력된다. 마찬가지로 제2의 스위치(36)에서는 제어부(32)로부터 출력되는 하이(HIGH) 레벨의 전환 신호 Ssw에 기초하여 기준 클록 Cref를 대신하여 제2의 정수 분주 신호 I2(Cref)가 선택적으로 출력된다.
그 결과, 위상 비교기(37)에 의해 제1의 정수 분주 신호 I1(Svn)과 제2의 정수 분주 신호 I2(Cref)와의 주파수차 및 위상차에 따른 펄스폭을 가지는 비교 펄스 신호가 생성되고, 차지 펌프 회로(38)에 의해 비교 펄스 신호의 펄스폭에 따른 전류 펄스가 생성된다. 이 전류 펄스는 LPF에 의해 평활화되고, 제2의 제어 신호 SCONT2가 생성된다. 이 제2의 제어 신호 SCONT2에 제어되어 VCO(20)로부터 출력된 VCO 클록 CLKVCO의 주파수가 일정하게 보유된다.
이와 같이, (a)∼(c)에 있어서 분수 분주 동작이 행해지고, (d)에 있어서 정수 분주 동작으로 전환된다. 분수 분주 동작으로부터 정수 분주 동작으로의 전환의 타이밍은 분수 분주기(31)에 있어서 N분주 동작을 (F-D)회 및 (N＋1)분주 동작을 D회 행한 직후, 즉 분수 분주기(31)에 있어서의 분수 분주 동작을 F회 행한 직후로 된다.
다음에, 위상 비교기(37)의 2개의 입력 신호의 위상 관계에 대해서 설명한다. 도 3은 분모 정수 F가 짝수이고, 분자 정수 D가 홀수인 경우의 위상 비교기(37)의 입력 신호 파형을 나타내는 도이고, 도 4는 분모 정수 F 및 분자 정수 D가 모두 짝수인 경우의 위상 비교기(37)의 입력 신호 파형을 나타내는 도이다. 또, 본 실시 형태에서는 F=65 정도가 바람직한지를 상기하였지만, 도 3 및 도 4에서는 본 실시 형태의 특징을 명확하게 하기 위해서 F=8의 경우를 예시한다.
도 3에 의하면 분모 정수 F가 짝수이고, 분자 정수 D가 홀수인 경우, 분수 분주 신호 Svn는 기준 클록 Cref의 위상에 대해서, 7t, 5t, 3t, t 진행된 위상 및 7t, 5t, 3t, t 지연된 위상을 취할 수 있다. 또, 도 4에 의하면 분모 정수 F 및 분자 정수 D가 모두 짝수인 경우, 분수 분주 신호 Svn는 기준 클록 Cref의 위상에 대해서 6t, 4t, 2t 진행된 위상 및 6t, 4t, 2t 지연된 위상을 취할 수 있다. 즉, 분모 정수 F가 짝수인 경우, 분수 분주 신호 Svn와 기준 클록 Cref와의 주파수가 일치해도 위상이 일치하는 일이 없다.
이와 같이, 분수 분주 신호 Svn는 기준 클록 Cref를 기준으로 하여 아래와 같이 수학식 (2)에 의해 나타나는 기준 시간의 배수를 가지는 복수의 위상 오차를 취할 수 있다.
t = (1/Fref - N/Fref)/(D × 2) (2)
다음에, 분모 정수 F가 홀수인 본 실시 형태에 대해서 설명한다. 도 5는 분모 정수 F가 홀수인 경우의 위상 비교기의 입력 신호 파형을 나타내는 도이다. 도 5에서는 F=7의 경우를 예시한다. 도 5에 의하면, 분모 정수 F가 홀수인 경우, 분수 분주 신호 Svn는 기준 클록 Cref의 위상에 대해서, 6t, 4t, 2t 진행된 위상, 6t, 4t, 2t 지연된 위상, 및 일치한 위상을 취할 수 있다. 즉, 분모 정수 F가 홀수인 경우, 분수 분주 신호 Svn와 기준 클록 Cref와의 주파수 및 위상이 일치하는 타이밍이 존재한다. 이 일치하는 타이밍은 위상 비교의 주기의 F회에 1회 발생하고, 분자 정수 D 의 값에 의하지 않고 제어 회로(32)에 있어서의 가산기(323)의 출력이 (F-1)/2가 된 직후에 발생한다. 이 타이밍에 제1의 정수 분주기 및 제2의 정수 분주기(33, 34)의 동작을 개시한다. 이에 의해 제1의 정수 분주기 및 제2의 정수 분주기(33, 34)의 출력의 위상은 항상 일치 하도록 된다. 이 일치하는 타이밍의 반복 주파수 Fch는 아래와 같이 수학식 (3)에 의해 나타난다.
Fch = Fref /F (3)
상기 수학식 (1) 및 수학식 (3)에 의해 VCO(20)로부터 출력되는 VCO 클록의 주파수 FVCO는 아래와 같이 수학식 (4)에 의해 표현할 수가 있다.
FVCO = Fch × F × (N + D/F) (4)
여기서, Fch는 분주 수 F를 가지는 제1의 정수 분주기(33)로부터 출력된 제1의 정수 분주 신호 I1(Svn)의 주파수, 및 분주 수 F를 가지는 제2의 정수 분주기(34)로부터 출력된 제2의 정수 분주 신호 I2(Cref)의 주파수이다. 또, 상기 수학식 (4)는 위상 비교 주파수 Fch로 위상 비교된 정수 분주 동작을 나타낸다.
도 6은 제2의 제어 신호 SCONT2의 파형을 나타내는 도이다. 도 6에서는 분모 정수 F=7, 분자 정수 D=1의 경우를 예시한다. 상술한 것처럼 분수 분주 동작으로부 터 정수 분주 동작으로 전환하기 위한 하이(HIGH) 레벨의 전환 신호 Ssw는 분수 분주기(31)에 있어서 F회 분주 동작을 한 직후에 생성된다(도 6에 나타내는 타이밍 A). 이때 분수 분주 동작으로부터 정수 분주 동작으로 전환이 행해지고, 도 6에 나타내듯이 제2의 제어 신호 SCONT2의 전압 레벨은 제2의 제어 신호의 평균 전압 레벨 AVR로 된다. 정수 분주 동작으로 전환 후의 위상 비교는, 제어 회로(32)에 있어서의 가산기(323)의 출력이 (F-1)/2가 되는 주기를 가지는 타이밍에 행해지고(도 6에 나타내는 타이밍 B), 이때의 위상 비교기(37)의 2개의 입력 신호의 주파수차 및 위상차는 일치한다.
일반적으로, 도 6에 나타내듯이 제2의 제어 신호 SCONT2의 전압 레벨 변동에 기인하여 프랙쇼날스프리아스(fractional spurious)가 발생한다. 즉, 프랙쇼날스프리아스(fractional spurious)의 주파수는 제2의 제어 신호 SCONT2의 전압 레벨 변동의 주기에 상당한다. 그렇지만, 도 6에 나타내듯이 정수 분주 동작으로 전환하면 제2의 제어 신호 SCONT2의 전압 레벨 변동이 생기지 않기 때문에 프랙쇼날스프리아스(fractional spurious)가 발생하지 않는 것을 알 수 있다.
이와 같이, 본 실시 형태의 위상 비교 회로(30)에 의하면, 분수 분주 동작에 의해 고속의 주파수 인입을 가능하게 하고, 주파수 인입 후에는, 스프리아스를 발생하는 일이 없는 정수 분주 동작으로 전환할 수가 있다.
또, 본 실시 형태의 위상 비교 회로(30)에 의하면, 분수 분주를 위한 설정값 D/F에 있어서의 분모 정수 F가 홀수이므로, 분수 분주 동작에 있어서, 위상 비교기(37)의 2개의 입력 신호의 주파수차 및 위상차가 제로의 상태가 존재한다. 본 실시 형태의 위상 비교 회로(30)에 의하면, 제어 회로(32)에 의해 위상 비교기(37)의 2개의 입력 신호의 주파수차 및 위상차가 제로의 상태를 유지한 채로 분수 분주 동작으로부터 정수 분주 동작으로 전환할 수가 있다. 따라서, 본 실시 형태의 위상 비교 회로(30)에 의하면, 정수 분주 동작으로 전환한 직후의 주파수 오차 및 위상 오차에 대한 재인입을 할 필요가 없어 주파수 및 위상의 인입 시간의 지연을 저감할 수가 있다.
또, 본 실시 형태의 위상 비교 회로(30)에 의하면, 일반적인 차지 펌프 회로의 출력단에 있어서의 샘플링 회로(sampling circuit)나 ΔΣ변조 회로를 이용하지 않고 분수 분주형의 위상 비교 회로뿐만 아니라 제1의 정수 분주기 및 제2의 정수 분주기와, 제1의 선택 회로 및 제2의 선택 회로를 구비하는 소형인 회로로 상기한 큰 이점을 얻을 수 있다.
또, 본 실시 형태의 PLL 주파수 합성기(1)에 의하면, 상기의 위상 비교 회로(30)를 이용하고 있으므로, 분수 분주 동작에 의해 고속으로 주파수를 변경하는 것이 가능하고, 주파수 변경 후에는, 스프리아스를 발생하는 일이 없는 정수 분주 동작으로 전환할 수가 있다. 또, 소형인 회로로 상기한 큰 이점을 얻을 수 있다.
또, 본 발명은 상기한 본 실시 형태에 한정되는 일 없이 여러 가지의 변형이 가능하다.

Claims (4)

  1. 분수 분주를 위한 설정값에 기초하여 분수 분주 동작을 제어하기 위한 제1의 제어 신호와,
    분수 분주 동작과 정수 분주 동작을 전환하기 위한 전환 신호를 생성하는 제어 회로와,
    상기 제어 회로로부터 출력된 상기 제1의 제어 신호에 기초하여 클록을 분수 분주한 분수 분주 신호를 생성하는 분수 분주기와,
    상기 분수 분주기로부터 출력된 상기 분수 분주 신호를 정수 분주한 제1의 정수 분주 신호를 생성하는 제1의 정수 분주기와,
    기준 클록을 정수 분주한 제2의 정수 분주 신호를 생성하는 제2의 정수 분주기와,
    상기 제어 회로로부터 출력된 상기 전환 신호에 기초하여 상기 분수 분주기로부터 출력된 상기 분수 분주 신호와 상기 제1의 정수 분주기로부터 출력된 제1의 정수 분주 신호의 어느 한쪽을 선택적으로 출력하는 제1의 선택 회로와,
    상기 제어 회로로부터 출력된 상기 전환 신호에 기초하여 상기 기준 클록과 상기 제2의 정수 분주기로부터 출력된 제2의 정수 분주 신호의 어느 한쪽을 선택적으로 출력하는 제2의 선택 회로와,
    상기 제1의 선택 회로로부터의 출력 신호와 상기 제2의 선택 회로로부터의 출력 신호와의 주파수차 및 위상차를 나타내는 비교 신호를 생성하는 위상 비교기 를 구비하는 위상 비교 회로.
  2. 제1항에 있어서,
    상기 분수 분주를 위한 설정값에 있어서의 분모 정수는 홀수이고,
    상기 제어 회로는, 상기 제1의 선택 회로로부터의 출력 신호와 상기 제2의 선택 회로로부터의 출력 신호와의 주파수차 및 위상차가 제로일 때에, 상기 분수 분주 동작으로부터 상기 정수 분주 동작으로 전환하는 것을 특징으로 하는 위상 비교 회로.
  3. 분수 분주 동작과 정수 분주 동작을 전환 가능하고, 클록을 분주한 분주 신호와 기준 클록과의 주파수차 및 위상차를 나타내는 비교 신호를 생성하는 청구항 1에 기재의 위상 비교 회로와,
    상기 위상 비교 회로로부터 출력된 비교 신호를 평활화한 제2의 제어 신호를 생성하는 평활화 회로와,
    상기 제2의 제어 신호의 전압 레벨에 기초하여 생성하는 상기 클록의 주파수를 변경하는 주파수 가변형 발진기를 구비하는 PLL 주파수 합성기.
  4. 분수 분주 동작과 정수 분주 동작을 전환 가능하고, 클록을 분주한 분주 신호와 기준 클록과의 주파수차 및 위상차를 나타내는 비교 신호를 생성하는 청구항 2에 기재의 위상 비교 회로와,
    상기 위상 비교 회로로부터 출력된 비교 신호를 평활화한 제2의 제어 신호를 생성하는 평활화 회로와,
    상기 제2의 제어 신호의 전압 레벨에 기초하여 생성하는 상기 클록의 주파수를 변경하는 주파수 가변형 발진기를 구비하는, PLL 주파수 합성기.
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