JPH05152946A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPH05152946A JPH05152946A JP3314716A JP31471691A JPH05152946A JP H05152946 A JPH05152946 A JP H05152946A JP 3314716 A JP3314716 A JP 3314716A JP 31471691 A JP31471691 A JP 31471691A JP H05152946 A JPH05152946 A JP H05152946A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- frequency
- output
- voltage
- frequency division
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 本発明は、ＰＬＬ回路の電源投入時あるいは
分周データ変更時におけるロックアップ時間を短縮し、
消費電力を減少することを目的とする。 【構成】 制御信号ＣＥによって分周データを供給した
場合、分周データに基づく電圧をＤ／Ａ変換回路１１が
発生し、同時に、タイミング発生回路１３がスイッチ１
２を閉じるため、ＶＣＯ２はＤ／Ａ変換回路１１の出力
電圧によってその発振周波数が制御され、速やかに分周
データによって設定される周波数に制御される。その
後、所定時間後タイミング発生回路１３の出力によって
スイッチ１２が開かれると、ＬＰＦ４の出力によってＶ
ＣＯ２が制御され、分周出力ｆPとｆRの位相差の一致が
行われる。
分周データ変更時におけるロックアップ時間を短縮し、
消費電力を減少することを目的とする。 【構成】 制御信号ＣＥによって分周データを供給した
場合、分周データに基づく電圧をＤ／Ａ変換回路１１が
発生し、同時に、タイミング発生回路１３がスイッチ１
２を閉じるため、ＶＣＯ２はＤ／Ａ変換回路１１の出力
電圧によってその発振周波数が制御され、速やかに分周
データによって設定される周波数に制御される。その
後、所定時間後タイミング発生回路１３の出力によって
スイッチ１２が開かれると、ＬＰＦ４の出力によってＶ
ＣＯ２が制御され、分周出力ｆPとｆRの位相差の一致が
行われる。
Description
【０００１】
【産業上の利用分野】本発明は、コードレス電話や携帯
電話等の移動体無線通信機器分野あるいは放送受信機器
分野に使用されるＰＬＬ周波数シンセサイザ回路に関す
る。
電話等の移動体無線通信機器分野あるいは放送受信機器
分野に使用されるＰＬＬ周波数シンセサイザ回路に関す
る。
【０００２】
【従来の技術】一般に、無線通信機器あるいは放送受信
機器に使用されるＰＬＬ周波数シンセサイザ集積回路
は、外部接続された水晶振動子によって基準発振信号を
発生する水晶発振回路と、水晶発振回路の発振出力を分
周して基準信号を生成する基準分周回路と、外部に設け
られた電圧制御発振回路（ＶＣＯ）の発振出力を分周す
る可変分周回路と、基準分周回路の分周出力周波数ｆR
と可変分周回路の分周出力周波数ｆPの位相比較を行い
その位相差に応じた電圧を出力する位相比較回路と、位
相比較回路の出力を積分するローパスフィルタ（ＬＰ
Ｆ）と、基準分周回路の分周数及び可変分周回路の分周
数を設定する分周データ保持回路とから構成されてい
る。
機器に使用されるＰＬＬ周波数シンセサイザ集積回路
は、外部接続された水晶振動子によって基準発振信号を
発生する水晶発振回路と、水晶発振回路の発振出力を分
周して基準信号を生成する基準分周回路と、外部に設け
られた電圧制御発振回路（ＶＣＯ）の発振出力を分周す
る可変分周回路と、基準分周回路の分周出力周波数ｆR
と可変分周回路の分周出力周波数ｆPの位相比較を行い
その位相差に応じた電圧を出力する位相比較回路と、位
相比較回路の出力を積分するローパスフィルタ（ＬＰ
Ｆ）と、基準分周回路の分周数及び可変分周回路の分周
数を設定する分周データ保持回路とから構成されてい
る。
【０００３】このようなＰＬＬ周波数シンセサイザ集積
回路を使用したシステムでは、電源の投入時及び周波数
の切り替え時にマイクロコンピュータから受信あるいは
送信周波数に応じた分周数データをシフトレジスタに転
送していた。
回路を使用したシステムでは、電源の投入時及び周波数
の切り替え時にマイクロコンピュータから受信あるいは
送信周波数に応じた分周数データをシフトレジスタに転
送していた。
【０００４】
【発明が解決しようとする課題】従来のＰＬＬ周波数シ
ンセサイザ集積回路を用いて無線電話機のＰＬＬ回路を
構成した場合、消費電力を極力減少するために、定期的
に、例えば１秒間隔でＰＬＬ回路の電源を投入して受信
動作を行っている。この電源を投入したときには、ＶＣ
Ｏは、ＬＰＦの出力電圧によって制御された状態にな
く、ＶＣＯの最も高い周波数かあるいは最も低い周波数
で発振する。この状態からＬＰＦで制御され、設定され
た周波数になるまでの時間、即ち、ロックアップ時間が
長くなるため、間欠受信時の動作時間が長くなり、消費
電力低減の障害になっていた。
ンセサイザ集積回路を用いて無線電話機のＰＬＬ回路を
構成した場合、消費電力を極力減少するために、定期的
に、例えば１秒間隔でＰＬＬ回路の電源を投入して受信
動作を行っている。この電源を投入したときには、ＶＣ
Ｏは、ＬＰＦの出力電圧によって制御された状態にな
く、ＶＣＯの最も高い周波数かあるいは最も低い周波数
で発振する。この状態からＬＰＦで制御され、設定され
た周波数になるまでの時間、即ち、ロックアップ時間が
長くなるため、間欠受信時の動作時間が長くなり、消費
電力低減の障害になっていた。
【０００５】
【課題を解決するための手段】本発明は、上述した点に
鑑みて創作されたものであり、基準発信信号を発生する
水晶発振回路と、該水晶発振回路の出力を分周しＰＬＬ
の基準周波数を生成する基準分周回路と、印加される電
圧によって発振周波数が制御される電圧制御発振回路
（ＶＣＯ）と、該電圧制御発振回路の出力を分周する可
変分周回路と、該可変分周回路の分周出力と前記基準分
周回路の分周出力の位相を比較する位相比較回路と、該
位相比較回路の出力が印加され前記電圧制御発振回路の
制御電圧を発生するローパスフィルタ（ＬＰＦ）と、前
記可変分周回路に設定される分周データに応じた電圧を
発生するＤ／Ａ変換回路と、該Ｄ／Ａ変換回路の出力電
圧と前記ＬＰＦの出力電圧を切り替えて前記ＶＣＯに印
加する切り替え回路と、前記可変分周回路の分周データ
の変更時に動作し前記切り替え回路を制御するタイミン
グ発生回路とを備え、前記可変分周回路の分周データの
変更時点から所定期間前記前記Ｄ／Ａ変換回路の出力電
圧を前記ＶＣＯに印加することにより、ＰＬＬ回路のロ
ックアップ時間を短縮するものである。
鑑みて創作されたものであり、基準発信信号を発生する
水晶発振回路と、該水晶発振回路の出力を分周しＰＬＬ
の基準周波数を生成する基準分周回路と、印加される電
圧によって発振周波数が制御される電圧制御発振回路
（ＶＣＯ）と、該電圧制御発振回路の出力を分周する可
変分周回路と、該可変分周回路の分周出力と前記基準分
周回路の分周出力の位相を比較する位相比較回路と、該
位相比較回路の出力が印加され前記電圧制御発振回路の
制御電圧を発生するローパスフィルタ（ＬＰＦ）と、前
記可変分周回路に設定される分周データに応じた電圧を
発生するＤ／Ａ変換回路と、該Ｄ／Ａ変換回路の出力電
圧と前記ＬＰＦの出力電圧を切り替えて前記ＶＣＯに印
加する切り替え回路と、前記可変分周回路の分周データ
の変更時に動作し前記切り替え回路を制御するタイミン
グ発生回路とを備え、前記可変分周回路の分周データの
変更時点から所定期間前記前記Ｄ／Ａ変換回路の出力電
圧を前記ＶＣＯに印加することにより、ＰＬＬ回路のロ
ックアップ時間を短縮するものである。
【０００６】
【作用】上述の手段によれば、電源投入時にデータ保持
回路に入力された分周データが可変分周回路に設定され
ると、Ｄ／Ａ変換回路は、設定された分周データに応じ
たアナログ電圧を出力し、この電圧は切り替え回路によ
ってＶＣＯに印加される。従って、ＶＣＯは、Ｄ／Ａ変
換回路によって直接制御されるため、設定された周波数
に短時間で近付くことになる。そして、所定時間後は、
切り替え回路によってＬＰＦの出力がＶＣＯに印加され
るため、ＰＬＬによる周波数制御がなされる。
回路に入力された分周データが可変分周回路に設定され
ると、Ｄ／Ａ変換回路は、設定された分周データに応じ
たアナログ電圧を出力し、この電圧は切り替え回路によ
ってＶＣＯに印加される。従って、ＶＣＯは、Ｄ／Ａ変
換回路によって直接制御されるため、設定された周波数
に短時間で近付くことになる。そして、所定時間後は、
切り替え回路によってＬＰＦの出力がＶＣＯに印加され
るため、ＰＬＬによる周波数制御がなされる。
【０００７】
【実施例】図１は、本発明の実施例を示すブロック図で
ある。破線で示される部分はＰＬＬ周波数シンセサイザ
集積回路１であり、ＰＬＬ周波数シンセサイザ集積回路
１には、電圧制御発振回路（ＶＣＯ）２、水晶振動子
３、及び、ＬＰＦ４が接続されて、通信機器あるいは放
送受信機器のＰＬＬ周波数シンセサイザ回路が構成され
る。ＰＬＬ周波数シンセサイザ集積回路１は、ＶＣＯ２
の発信信号ｆVを増幅する高感度な増幅回路５と、増幅
回路５によって増幅されたＶＣＯ２の発信信号ｆVを設
定された分周数で分周する可変分周回路６と、接続され
た水晶振動子３によって発振周波数が決定される水晶発
振回路７と、水晶発振回路７の発振出力を設定された分
周数で分周する基準分周回路８と、可変分周回路６の分
周出力ｆ Pと基準分周回路８の分周出力である基準周波
数信号ｆRの位相差を検出しその位相差に応じた信号を
ＬＰＦ４に印加する位相比較回路９と、可変分周回路６
及び基準分周回路８の分周数を保持するデータ保持回路
１０と、可変分周回路６にプリセットされたデータを入
力しアナログ電圧に変換するＤ／Ａ変換回路１１と、Ｄ
／Ａ変換回路１１の出力をＶＣＯ２に印加するためのス
イッチ１２と、スイッチ１２を制御するタイミング発生
回路１３とから構成される。
ある。破線で示される部分はＰＬＬ周波数シンセサイザ
集積回路１であり、ＰＬＬ周波数シンセサイザ集積回路
１には、電圧制御発振回路（ＶＣＯ）２、水晶振動子
３、及び、ＬＰＦ４が接続されて、通信機器あるいは放
送受信機器のＰＬＬ周波数シンセサイザ回路が構成され
る。ＰＬＬ周波数シンセサイザ集積回路１は、ＶＣＯ２
の発信信号ｆVを増幅する高感度な増幅回路５と、増幅
回路５によって増幅されたＶＣＯ２の発信信号ｆVを設
定された分周数で分周する可変分周回路６と、接続され
た水晶振動子３によって発振周波数が決定される水晶発
振回路７と、水晶発振回路７の発振出力を設定された分
周数で分周する基準分周回路８と、可変分周回路６の分
周出力ｆ Pと基準分周回路８の分周出力である基準周波
数信号ｆRの位相差を検出しその位相差に応じた信号を
ＬＰＦ４に印加する位相比較回路９と、可変分周回路６
及び基準分周回路８の分周数を保持するデータ保持回路
１０と、可変分周回路６にプリセットされたデータを入
力しアナログ電圧に変換するＤ／Ａ変換回路１１と、Ｄ
／Ａ変換回路１１の出力をＶＣＯ２に印加するためのス
イッチ１２と、スイッチ１２を制御するタイミング発生
回路１３とから構成される。
【０００８】ＰＬＬ周波数シンセサイザ集積回路１にお
いて、データ保持回路１０は、図示はしないが、シフト
レジスタとラッチ回路によって構成され、外部に接続さ
れるマイクロコンピュータ（図示せず）から制御信号Ｃ
ＥをＨレベルにした後、データＤＩと同期クロックＣＬ
によってシフトレジスタに分周数データを転送し、その
後、制御信号ＣＥをＬレベルにすることによってシフト
レジスタに転送された分周数データがラッチ回路に保持
される。データ保持回路１０に保持された分周数を決定
するデータは、各々基準分周回路８と可変分周回路６に
供給される。ここで、可変分周回路６では、分周出力ｆ
Pはプリセット制御端子ＰＥにも印加されているため、
分周出力ｆPが出力されるたびに、データ保持回路１０
に保持されている分周数データが可変分周回路６にセッ
トされ、基準分周回路８では、データ保持回路１０に保
持されているデータに基づき基準分周回路８の複数の分
周段の出力から１つを選択出力している。
いて、データ保持回路１０は、図示はしないが、シフト
レジスタとラッチ回路によって構成され、外部に接続さ
れるマイクロコンピュータ（図示せず）から制御信号Ｃ
ＥをＨレベルにした後、データＤＩと同期クロックＣＬ
によってシフトレジスタに分周数データを転送し、その
後、制御信号ＣＥをＬレベルにすることによってシフト
レジスタに転送された分周数データがラッチ回路に保持
される。データ保持回路１０に保持された分周数を決定
するデータは、各々基準分周回路８と可変分周回路６に
供給される。ここで、可変分周回路６では、分周出力ｆ
Pはプリセット制御端子ＰＥにも印加されているため、
分周出力ｆPが出力されるたびに、データ保持回路１０
に保持されている分周数データが可変分周回路６にセッ
トされ、基準分周回路８では、データ保持回路１０に保
持されているデータに基づき基準分周回路８の複数の分
周段の出力から１つを選択出力している。
【０００９】一方、制御信号ＣＥは、タイミング発生回
路１３にも印加され、データ保持回路１０にデータの転
送が終了した時点で制御信号ＣＥがＬレベルに立ち下が
ると、タイミング発生回路１３は、スイッチ１２を閉
じ、Ｄ／Ａ変換回路１１の出力電圧をＶＣＯ２に出力す
る。図１において、電源電圧が投入されると、ＶＣＯ２
の発振が開始するが、このときの発振周波数は制御電圧
による制御状態にはなっていない。マイクロコンピュー
タによって分周データがデータ保持回路１０に転送さ
れ、制御信号ＣＥがＬレベルになると、分周データが可
変分周回路６及びＤ／Ａ変換回路１１に印加される。こ
の時Ｄ／Ａ変換回路１１は、分周データに基づき、分周
データによって設定される周波数になるようなＶＣＯ２
の制御電圧を発生する。一方、タイミング発生回路１３
は、制御信号ＣＥがＬレベルになったときから所定時間
スイッチ１２を閉じる。これにより、Ｄ／Ａ変換回路１
１の出力電圧がスイッチ１２を会してＶＣＯ２に印加さ
れる。よって、ＶＣＯ２はＤ／Ａ変換回路１１の出力電
圧によって制御され、分周データによって設定される発
振周波数に制御される。所定時間後、即ち、ＶＣＯ２の
発振が設定された発振周波数に達するのに必要な時間経
過すると、タイミング発振回路１３の出力によりスイッ
チ１２は開かれ、ＶＣＯ２はＬＰＦ４の出力電圧によっ
て制御される。この状態になると、ＶＣＯ２の周波数は
すでにデータによって設定された周波数になっているた
め、位相比較回路９とその出力を積分するＬＰＦ４の作
用によって、分周出力ｆPと分周出力ｆRの位相差が一致
する動作する。
路１３にも印加され、データ保持回路１０にデータの転
送が終了した時点で制御信号ＣＥがＬレベルに立ち下が
ると、タイミング発生回路１３は、スイッチ１２を閉
じ、Ｄ／Ａ変換回路１１の出力電圧をＶＣＯ２に出力す
る。図１において、電源電圧が投入されると、ＶＣＯ２
の発振が開始するが、このときの発振周波数は制御電圧
による制御状態にはなっていない。マイクロコンピュー
タによって分周データがデータ保持回路１０に転送さ
れ、制御信号ＣＥがＬレベルになると、分周データが可
変分周回路６及びＤ／Ａ変換回路１１に印加される。こ
の時Ｄ／Ａ変換回路１１は、分周データに基づき、分周
データによって設定される周波数になるようなＶＣＯ２
の制御電圧を発生する。一方、タイミング発生回路１３
は、制御信号ＣＥがＬレベルになったときから所定時間
スイッチ１２を閉じる。これにより、Ｄ／Ａ変換回路１
１の出力電圧がスイッチ１２を会してＶＣＯ２に印加さ
れる。よって、ＶＣＯ２はＤ／Ａ変換回路１１の出力電
圧によって制御され、分周データによって設定される発
振周波数に制御される。所定時間後、即ち、ＶＣＯ２の
発振が設定された発振周波数に達するのに必要な時間経
過すると、タイミング発振回路１３の出力によりスイッ
チ１２は開かれ、ＶＣＯ２はＬＰＦ４の出力電圧によっ
て制御される。この状態になると、ＶＣＯ２の周波数は
すでにデータによって設定された周波数になっているた
め、位相比較回路９とその出力を積分するＬＰＦ４の作
用によって、分周出力ｆPと分周出力ｆRの位相差が一致
する動作する。
【００１０】このようにして、電源投入からＰＬＬ回路
がロックアップ状態になるまでの時間が短縮されるので
ある。
がロックアップ状態になるまでの時間が短縮されるので
ある。
【００１１】
【発明の効果】上述の如く本発明によれば、電源投入時
あるいは分周データの変更時に、ＰＬＬ回路が設定され
た周波数にロックするまでの時間が短くなるために、間
欠受信を行う場合の消費電力が減少し、特に、無線電話
における電池の消耗を極力減少することが可能となる利
点を有する。
あるいは分周データの変更時に、ＰＬＬ回路が設定され
た周波数にロックするまでの時間が短くなるために、間
欠受信を行う場合の消費電力が減少し、特に、無線電話
における電池の消耗を極力減少することが可能となる利
点を有する。
【図１】本発明の実施例を示すブロック図である。
１ ＰＬＬ周波数シンセサイザ集積回路 ２ 電圧制御発振回路 ３ 水晶振動子 ４ ローパスフィルタ ５ 増幅回路 ６ 可変分周回路 ７ 水晶発振回路 ８ 基準分周回路 ９ 位相比較回路 １０ データ保持回路 １１ Ｄ／Ａ変換回路 １２ スイッチ １３ タイミング発生回路
Claims (2)
- 【請求項１】 基準発信信号を発生する水晶発振回路
と、該水晶発振回路の出力を分周しＰＬＬの基準周波数
を生成する基準分周回路と、印加される電圧によって発
振周波数が制御される電圧制御発振回路（ＶＣＯ）と、
該電圧制御発振回路の出力を分周する可変分周回路と、
該可変分周回路の分周出力と前記基準分周回路の分周出
力の位相を比較する位相比較回路と、該位相比較回路の
出力が印加され前記電圧制御発振回路の制御電圧を発生
するローパスフィルタ（ＬＰＦ）と、前記可変分周回路
に設定される分周データに応じた電圧を発生するＤ／Ａ
変換回路と、該Ｄ／Ａ変換回路の出力電圧と前記ＬＰＦ
の出力電圧を切り替えて前記ＶＣＯに印加する切り替え
回路と、前記可変分周回路の分周データの変更時に動作
し前記切り替え回路を制御するタイミング発生回路とを
備え、前記可変分周回路の分周データの変更時点から所
定期間前記前記Ｄ／Ａ変換回路の出力電圧を前記ＶＣＯ
に印加することを特徴とするＰＬＬ回路。 - 【請求項２】 基準発信信号を発生する水晶発振回路
と、該水晶発振回路の出力を分周しＰＬＬの基準周波数
を生成する基準分周回路と、印加される電圧によって発
振周波数が制御される電圧制御発振回路（ＶＣＯ）と、
該電圧制御発振回路の出力を分周する可変分周回路と、
該可変分周回路の分周出力と前記基準分周回路の分周出
力の位相を比較する位相比較回路と、該位相比較回路の
出力が印加され前記電圧制御発振回路の制御電圧を発生
するローパスフィルタ（ＬＰＦ）と、前記基準分周回路
及び可変分周回路の分周数を決定する分周データを制御
信号に基づいて保持する分周データ保持回路と、前記可
変分周回路に設定される分周データに応じた電圧を発生
するＤ／Ａ変換回路と、該Ｄ／Ａ変換回路の出力電圧と
前記ＬＰＦの出力電圧を切り替えて前記ＶＣＯに印加す
る切り替え回路と、前記分周データ保持回路の制御信号
に応じて前記切り替え回路を制御するタイミング発生回
路とを備え、前記可変分周回路の分周データの変更時点
から所定期間前記前記Ｄ／Ａ変換回路の出力電圧を前記
ＶＣＯに印加することを特徴とするＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3314716A JPH05152946A (ja) | 1991-11-28 | 1991-11-28 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3314716A JPH05152946A (ja) | 1991-11-28 | 1991-11-28 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05152946A true JPH05152946A (ja) | 1993-06-18 |
Family
ID=18056707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3314716A Pending JPH05152946A (ja) | 1991-11-28 | 1991-11-28 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05152946A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007080918A1 (ja) * | 2006-01-12 | 2007-07-19 | Thine Electronics, Inc. | 位相比較回路およびそれを用いたｐｌｌ周波数シンセサイザ |
-
1991
- 1991-11-28 JP JP3314716A patent/JPH05152946A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007080918A1 (ja) * | 2006-01-12 | 2007-07-19 | Thine Electronics, Inc. | 位相比較回路およびそれを用いたｐｌｌ周波数シンセサイザ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5943613A (en) | Method and apparatus for reducing standby current in communications equipment | |
| JPS61157028A (ja) | 周波数シンセサイザ | |
| JP2004159207A (ja) | 無線通信装置 | |
| JPS625492B2 (ja) | ||
| JPH05152946A (ja) | Ｐｌｌ回路 | |
| US7103132B1 (en) | Phase comparator and method of controlling power saving operation of the same, and semiconductor integrated circuit | |
| JPH05122064A (ja) | Ｐｌｌ周波数シンセサイザ回路 | |
| US6965271B2 (en) | Phase-locked loop | |
| DK174133B1 (da) | Oscillationskredsløb og PLL-IC til en sender-modtager | |
| JPH05304469A (ja) | Ｐｌｌ周波数シンセサイザ回路 | |
| JP2001127599A (ja) | 基準クロック生成回路および携帯機 | |
| JP3270268B2 (ja) | Ｐｌｌシンセサイザ装置及びこれを用いた無線装置 | |
| JPH11168405A (ja) | 無線回路とそれを用いた移動無線機 | |
| JPH0818448A (ja) | 位相同期式周波数シンセサイザ用制御回路 | |
| JP2828807B2 (ja) | Ｐｌｌ回路のデッドロック防止回路 | |
| KR19990049646A (ko) | 알에프-모듈의 동작전원 인가장치 | |
| JP2004193901A (ja) | Ｐｌｌ回路 | |
| JPS5866427A (ja) | 無線通信装置 | |
| JPH05129945A (ja) | Ｐｌｌ回路 | |
| JPH08321774A (ja) | 位相同期式周波数シンセサイザ | |
| JPS62128211A (ja) | 周波数シンセサイザ | |
| JPH02206223A (ja) | 周波数シンセサイザ | |
| JPH0252465B2 (ja) | ||
| JPH0532929B2 (ja) | ||
| JPS60120618A (ja) | 位相同期発振器 |