WO2007080918A1 - 位相比較回路およびそれを用いたｐｌｌ周波数シンセサイザ - Google Patents

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WO2007080918A1
WO2007080918A1 PCT/JP2007/050230 JP2007050230W WO2007080918A1 WO 2007080918 A1 WO2007080918 A1 WO 2007080918A1 JP 2007050230 W JP2007050230 W JP 2007050230W WO 2007080918 A1 WO2007080918 A1 WO 2007080918A1
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frequency
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integer
circuit
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PCT/JP2007/050230
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Inventor
Shigeki Ohtsuka
Original Assignee
Thine Electronics, Inc.
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Publication date
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Definitions

  • the present invention relates to a phase comparison circuit and a PLL frequency synthesizer using the phase comparison circuit.
  • PLL frequency synthesizers used for mobile communication are known (for example, Patent Documents 1 and 2).
  • Cellular phones employ TDMA systems such as GSM as the communication system.
  • TDMA systems such as GSM
  • multiple data are arranged in time series via guard bands, and different frequencies are assigned to each data. Therefore, the PLL frequency synthesizer used in mobile phone base stations must be able to switch frequencies at high speed during the guard band.
  • the following two methods are known as methods for switching frequencies at high speed.
  • a plurality of integer frequency division type PLL frequency synthesizers and a switch circuit are provided, and the frequency is switched by the switch circuit.
  • the frequency switching time depends on the switching time of the switch circuit, and high-speed frequency switching is possible.
  • a fractional frequency division type PLL frequency synthesizer is provided, and high-speed frequency switching is possible by the fractional frequency division FZM faster than the integer frequency division 1ZN.
  • the ⁇ modulation method is known as a fractional frequency division type PLL frequency synthesizer method!
  • Patent Document 1 U.S. Pat.No. 5,920,233
  • Patent Document 2 Pamphlet of International Publication No. 02Z076009
  • the first method requires a plurality of integer frequency division type PLL frequency synthesizers, which increases the circuit scale.
  • the frequency division operation is performed even after the frequency is pulled in, so that fractional spurious is generated.
  • the present invention is capable of frequency switching at high speed, and is small in size and spurious.
  • the purpose is to provide a phase comparison circuit and a PLL frequency synthesizer that can be reduced.
  • the phase comparison circuit of the present invention includes (1) a control for generating a first control signal for controlling the fractional frequency division operation and a switching signal for switching between the fractional frequency division operation and the integer frequency division operation.
  • a circuit (2) a control circuit power, and a fractional frequency divider that generates a fractional frequency divided signal based on the first control signal output, and (3) a fractional frequency divider that outputs A first integer frequency divider that generates a first integer frequency-divided signal that is an integer frequency-divided signal, and (4) a second integer frequency-divided signal that generates an integer frequency-divided reference clock.
  • the fractional frequency signal output from the fractional frequency divider and the first integer frequency divider force output A first selection circuit that selectively outputs one of the first integer frequency division signal and (6) a switching signal output from the control circuit.
  • a second selection circuit that selectively outputs either the reference clock or the second integer frequency division signal output from the second integer frequency divider, and (7) from the first selection circuit And a phase comparator for generating a comparison signal representing a frequency difference and a phase difference between the output signal of the second selection circuit and the output signal of the second selection circuit power.
  • the fractional frequency divider, the control circuit, and the phase comparator constitute a fractional frequency division type phase comparison circuit, and the fractional frequency divider, the first integer frequency divider, the first frequency divider, An integer division type phase comparison circuit is composed of the integer divider 2 and the phase comparator. Since the control circuit can switch between the fractional frequency division operation and the integer frequency division operation by the first selection circuit and the second selection circuit, according to this phase comparison circuit, high-speed frequency acquisition is achieved by the fractional frequency division operation. It is possible to switch to an integer frequency division operation that does not generate a fractional spurious after the frequency is pulled in.
  • the first and second integer frequency dividers and the first and second selection circuits are compact. With a simple circuit, the above-mentioned great advantages can be obtained.
  • the control circuit in which the denominator constant in the setting value for fractional division is preferably an odd number is the frequency between the output signal of the first selection circuit power and the output signal from the second selection circuit.
  • the difference and the phase difference are zero, it is preferable to switch to a fractional frequency dividing force and an integer frequency dividing operation.
  • the PLL frequency synthesizer of the present invention can switch between (1) fractional frequency division operation and integer frequency division operation, and the frequency difference and phase difference between the frequency-divided signal obtained by dividing the clock and the reference clock are obtained.
  • the phase comparison circuit according to claim 1 or 2 that generates a comparison signal to be expressed, and (2) a smoothing circuit that generates a second control signal obtained by smoothing the comparison signal output from the phase comparison circuit; (3) A variable frequency oscillator that changes the frequency of the generated clock based on the voltage level of the second control signal.
  • the frequency can be changed at high speed by a fractional frequency division operation, and a fractional spurious can be generated after the frequency change. It is possible to switch to integer division operation. In addition, the above-described great advantages can be obtained with a small circuit.
  • a phase comparison circuit and a PLL frequency synthesizer that can switch frequencies at high speed and can be reduced in size and reduce spurious.
  • FIG. 1 is a circuit block diagram showing a PLL frequency synthesizer according to an embodiment of the present invention.
  • FIG. 2 is a circuit block diagram showing a control unit.
  • FIG. 3 shows the input signal waveform of the phase comparator when the denominator constant F is an even number and the numerator constant D is an odd number.
  • FIG. 4 is a diagram showing input signal waveforms of the phase comparator when the denominator constant F and the numerator constant D are both even numbers.
  • FIG. 5 is a diagram showing an input signal waveform of the phase comparator when the denominator constant F is an odd number.
  • FIG. 6 is a diagram showing a second control signal waveform.
  • VCO voltage controlled oscillator
  • FIG. 1 is a circuit block diagram showing a PLL frequency synthesizer according to an embodiment of the present invention.
  • the PLL frequency synthesizer 1 shown in Figure 1 is a temperature-compensated crystal oscillator (Temperature Compensated Xtal (Crystal) Oscillator: TCXO) 10, a voltage-controlled oscillator (Voltage Controlled Oscillator: VCO) 20, a phase comparison unit (phase comparison circuit) 30, and a low-pass filter (hereinafter referred to as LPF) 40.
  • TCXO Temperaturet Controlled Oscillator
  • VCO Voltage Controlled Oscillator
  • LPF low-pass filter
  • the TCXO 10 includes a crystal oscillation circuit including a crystal resonator, an oscillator, and a capacitive element, and a temperature compensation circuit.
  • the TCXO 10 generates a reference clock having a substantially constant frequency that does not depend on temperature fluctuations.
  • the output terminal of the TCXO10 is connected to the first input terminal PC (INl) of the phase comparison unit 30.
  • the VCO 20 is a voltage controlled oscillator.
  • the VCO 20 is a VCO clock CLK having a frequency corresponding to the voltage level of the second control signal S input to the control terminal VC (1).
  • CONT2 VC is generated.
  • the output terminal VC (2) of VCO20 is connected to the second input terminal PC (o
  • the phase comparator 30 represents a frequency difference and a phase difference between the reference clock Cref output from the TCXO10 and the divided signal obtained by dividing the VCO clock CLK output from the VCO20.
  • the phase comparison unit 30 uses the reference clock Cref and the VCO clock.
  • the comparison signal S is generated. Details of the phase comparator 30 will be described later. Output of phase comparator 30
  • the power terminal PC (OUT) is connected to the LPF40 input terminal L (IN).
  • LPF 40 is a voltage obtained by smoothing the level of comparison signal S output from phase comparator 30.
  • a second control signal S having a level is generated.
  • LPF40 output terminal L (OUT) is
  • the frequency of the VCO clock CLK output from the VCO 20 is output from the TCXO 10 by the feedback loop including the VCO 20, the phase comparison unit 30, and the LPF 40.
  • the phase comparison unit 30 includes a fractional frequency divider 31, a control unit (control circuit) 32, a first integer frequency divider 33, a second integer frequency divider 34, a first switch 35, a second switch 36, A phase comparator 37 and a charge pump circuit 38 are provided.
  • the input terminal 31 (IN) of the fractional frequency divider 31 is connected to the output terminal VC (2) of the VCO 20 via the input terminal PC (IN2) of the phase comparison unit 30, and the fractional frequency divider 31
  • the control terminal 31 (C) of 31 is connected to the control unit 32. Based on the first control signal Sfc output from the control unit 32, the fractional frequency divider 31 converts the VCO clock CLK output from the VCO 20 into fractional minutes.
  • the fractional divider 31 is a fraction obtained by dividing the VCO clock CLK by N when the voltage level of the first control signal Sfc is LOW.
  • a frequency-divided signal Svn is generated, and when the voltage level of the first control signal Sfc is HIGH, a fractional frequency-divided signal Svn is generated by dividing the VCO clock CLK by (N + 1).
  • the output terminal 31 (OUT) of the divider 31 is connected to the first input terminal 32 (IN1) of the control unit 32, the input terminal 33 (IN) of the first integer divider 33, and the first switch 35. Connected to the first input terminal 35 (IN1).
  • the second input terminal 32 (IN2) of the control unit 32 is connected to the output terminal TC (OUT) of the TCXOlO via the input terminal PC (INI) of the phase comparison unit 30.
  • the control unit 32 includes a fractional frequency dividing signal Svn output from the fractional frequency divider 31 and a reference clock Cref output from the TCXO 10, a numerator constant D and a denominator constant F for the fractional frequency division DZF input from the outside. Based on the above, the first control signal Sfc is generated at the first output terminal 32 (OUT1).
  • the first output terminal 32 (OUT1) of the control unit 32 is connected to the control terminal 31 (C) of the fractional frequency divider 31.
  • the control unit 32 sets the VCO clock CLK
  • the frequency Fvco is controlled as shown in the following equation (1).
  • the denominator constant F is preferably an odd number.
  • Fref is FX channel
  • the value of F is preferably about 65.
  • control unit 32 generates a start signal Sstart and a switching signal Ssw based on the fractional frequency division signal Svn and the reference clock Cref, and the numerator constant D and the denominator constant F, respectively, on the second output terminal 32 ( Occurs at OUT2) and third output terminal 32 (OUT3).
  • the second output terminal 32 (OUT2) of the control unit 32 is connected to the control terminal 33 (C) of the first integer divider 33 and the control terminal 34 (C) of the second integer divider 34.
  • the third output terminal 32 (OUT3) of the control unit 32 is connected to the control terminal 35 (C) of the first switch 35 and the control terminal 36 (C) of the second switch 36. Details of the control unit 32 will be described later.
  • the first integer frequency divider 33 is a first integer obtained by integer-dividing the fractional frequency divided signal Svn output from the fractional frequency divider 31 based on the start signal Sstart output from the control unit 32.
  • Divide signal II (Svn) is generated.
  • the first integer divider 33 stops the integer dividing operation when the voltage level of the start signal Sstart is LOW level, and fractional minutes when the voltage level of the start signal Sstart is HIGH level.
  • the first integer frequency division signal ⁇ (Svn) is generated by dividing the frequency signal Svn by F.
  • the output terminal 33 (OUT) of the first integer frequency divider 33 is connected to the second input terminal 35 (IN2) of the first switch 35.
  • the reference clock Cref output from the TCXO 10 is input to the second integer frequency divider 34 via the input terminal 34 (IN), and based on the start signal Sstart output from the control unit 32. Then, the second integer division signal 12 (Cref) is generated by dividing the reference clock Cref output from the TCXO10 by an integer. For example, the second integer divider 34 stops the integer dividing operation when the voltage level of the start signal Sstart is LOW, and the reference clock when the voltage level of the start signal Sstart is HIGH. Generates the second integer division signal 12 (Cref) that is C divided by F.
  • the output terminal 34 (OUT) of the second integer frequency divider 34 is connected to the first input terminal 36 (IN1) of the second switch 36.
  • the first switch 35 is output from the fractional frequency division signal Svn output from the fractional frequency divider 31 and the first integer frequency divider 33 based on the switching signal Ssw output from the control unit 32. First Any one of the integer division signal II (Svn) is selectively output. For example, the first switch 35 outputs a fractional frequency dividing signal Svn when the voltage level force SLOW level of the switching signal Ssw, and the first switch 35 when the voltage level of the switching signal Ssw is HIGH level. Outputs integer division signal II (Svn).
  • the first switch 35 switches to a fractional frequency dividing operation when the voltage level force SLOW level of the switching signal Ssw is switched, and switches to an integer frequency dividing operation when the voltage level of the switching signal Ssw is HIGH level.
  • the output terminal 35 (OUT) of the first switch 35 is connected to the first input terminal 37 (INI) of the phase comparator 37.
  • the reference clock Cref output from the TCXO 10 is input to the second input terminal 36 (IN2) of the second switch 36.
  • the second switch 36 Based on the switching signal Ssw output from the control unit 32, the second switch 36 generates a signal between the second integer divided signal 12 (Cref) output from the second integer divider 34 and the reference clock Cref. Either one is selectively output.
  • the second switch 36 outputs the reference clock “Cref” when the voltage level of the switching signal Ssw is LOW level, and the second integer 36 when the voltage level of the switching signal “Ssw” is HIGH level.
  • the second switch 36 switches to the fractional frequency dividing operation when the voltage level force SLOW level of the switching signal Ssw is switched to the integer frequency dividing operation when the voltage level of the switching signal Ssw is HIGH level.
  • the output terminal 36 (OUT) of the second switch 36 is connected to the second input terminal 37 (IN2) of the phase comparator 37.
  • the phase comparator 37 is a comparison pulse signal (voltage pulse) having a pulse width corresponding to the frequency difference and the phase difference between the output signal from the first switch 35 and the output signal from the second switch 36. Is generated. For example, during the fractional frequency division operation, the phase comparator 37 has a frequency difference between the fractional frequency division signal Svn output from the first switch 35 and the reference clock Cref output from the second switch 36. A comparison pulse signal having a pulse width corresponding to the phase difference is generated, and in the case of integer division operation, the first integer division signal II (Svn) output from the first switch 35 and the second switch are output.
  • Svn fractional frequency division signal
  • a comparison pulse signal having a pulse width corresponding to the frequency difference and phase difference from the second integer frequency division signal 12 (Cref) output from 36 is generated.
  • the output terminal of the phase comparator 37 is connected to the input terminal of the charge pump circuit 38.
  • the charge pump circuit 38 generates a current pulse (the above-described comparison signal) corresponding to the pulse width of the comparison pulse signal output from the phase comparator 37.
  • FIG. 2 is a circuit block diagram showing the control unit.
  • the control unit 32 shown in FIG. 2 includes an AND circuit 321, a latch circuit 322, and an adder
  • the AND circuit 321 generates a trigger signal Trg obtained by performing an OR operation on the fractional frequency divided signal Svn outputted from the fractional frequency divider 31 and the reference clock Cref also outputted from the TCXO10 output.
  • the output terminal 321 (OUT) of the D circuit 321 is connected to the control terminal 322 (C) of the latch circuit 322.
  • the latch circuit 322 generates a latch signal LC that holds the value of the signal output from the third switch 325 using the trigger signal Trg output from the AND circuit 321 as a clock.
  • the output terminal 322 (OUT) of the latch circuit 322 is connected to the first input terminal 323 (IN1) of the adder 323.
  • a numerator constant D for external force fractional division DZF is input to the second input terminal 323 (IN2) of the Karo arithmetic unit 323.
  • the adder 323 generates a sum signal obtained by adding the latch signal LC output from the latch circuit 322 and the numerator constant D.
  • the output terminal 323 (OU T) of the adder 323 is connected to the first input terminal 324 (IN1) of the subtractor 324 and the first input terminal 325 (IN1) of the third switch 325! .
  • the second input terminal 324 (IN2) of the subtractor 324 receives a denominator constant F for fractional frequency division as an external force.
  • the subtractor 324 outputs the difference signal (signal LC + constant D—constant F) obtained by subtracting the denominator constant F from the sum signal (signal LC + constant D) output from the adder 323 to the first output terminal.
  • Generated at 324 (OUTl) The subtractor 324 outputs the first control signal Sfc representing the overflow to the second value when the value of the sum signal (signal LC + constant D) output from the adder 323 is equal to or greater than the value of the denominator constant F.
  • OUT2 the first control signal Sfc representing the overflow to the second value when the value of the sum signal (signal LC + constant D) output from the adder 323 is equal to or greater than the value of the denominator constant F.
  • the subtractor 324 when the value of the sum signal (signal LC + constant D) is less than the value of the denominator constant F, the subtractor 324 generates the first control signal Sfc at the LOW level and generates the sum signal (signal LC + When the value of constant D) is greater than the value of denominator constant F, the first control signal Sfc at HIGH level is generated. Decrease The first output terminal 324 (INI) of the calculator 324 is connected to the second input terminal 325 (IN2) of the third switch 325, and the second output terminal 324 (OUT2) of the subtractor 324 is a fractional number. It is connected to the control terminal 31 (C) of the frequency divider 31 (see Fig. 1).
  • the third switch 325 Based on the first control signal Sfc output from the subtractor 324, the third switch 325 outputs the sum signal (signal LC + constant D) output from the adder 323 and the subtractor 324.
  • One of the difference signals (signal LC + constant D—constant F) is selectively output.
  • the third switch 325 outputs a sum signal (signal LC + constant D) when the voltage level of the first control signal Sfc is LOW, and the voltage level of the first control signal Sfc is HIGH. If it is, the difference signal (signal LC + constant D—constant F) is output.
  • the output terminal of the third switch 325 is connected to the input terminal 322 (IN) of the latch circuit 322, the input terminal 326 (IN) of the first comparator 326, and the input terminal 327 (IN) of the second comparator 327. It has been.
  • the first comparator 326 compares the value of the output signal from the third switch 325 with a predetermined value, and outputs a start signal Sstart according to the comparison result.
  • the predetermined value is (F-1) / 2.
  • the first comparator 326 generates a low-level start signal Sstart when the value of the output signal from the third switch 325 is less than (F-1) Z2, and from the third switch 325, When the output signal value becomes (F—1) Z2, a HIGH level start signal Sstart is generated.
  • the output terminal 326 (OUT) of the first comparator 326 is connected to the control terminal 33 (C) of the first integer divider 33 and the control terminal 34 (C) of the second integer divider 34. ! Speak (see Figure 1).
  • the second comparator 327 compares the value of the output signal from the third switch 325 with a predetermined value, and outputs a switching trigger signal Ctrg according to the comparison result.
  • the predetermined value is zero.
  • the second comparator 327 generates a low-level switching trigger signal Ctrg (L) when the value of the output signal from the third switch 325 is non-zero, and outputs the output signal from the third switch 325.
  • a HIGH level switching trigger signal Ctrg (H) is generated.
  • the output terminal 327 (OUT) of the second comparator 327 is connected to the input terminal 328 (IN) of the force counter 328.
  • the counter 328 triggers the switching trigger signal Ctrg output from the second comparator 327. After the fractional frequency dividing operation period T stored in advance is counted, the switching signal Ssw is output. For example, counter 328 receives a low-level switching trigger signal Ctrg (L)! During this period, and when the HIGH level switching trigger signal Ctrg (H) is input and the force is until period T, the LOW level switching signal Ssw is output and the HIGH level switching trigger signal C trg (H) is input. When the force period T elapses, the HIGH level switching signal Ssw is output.
  • the comparison reference level of the second comparator 327 can be exactly zero, but can be substantially zero.
  • a numerator constant D and a denominator constant F for fractional division are set from the outside.
  • the fractional frequency signal Svn output from the fractional frequency divider 31 and the reference clock Cref are added by the AND circuit 321 to generate a trigger signal Trg.
  • the signal (sum signal (signal LC + constant D) or difference signal (signal LC + constant D-constant F)) output from the third switch 325 is generated using this trigger signal Trg as a clock.
  • the held latch signal LC is output.
  • This latch signal is added with the numerator constant D by the adder 323 to generate a new sum signal (signal LC + constant D).
  • the value of the sum signal (signal LC + constant D) output from the adder 323 is smaller than (F—1) Z2, the first control signal Sfc at the LOW level is output by the subtractor 324, and the first control signal Sfc is output.
  • the sum signal (signal LC + constant D) is output to the latch circuit 322 by the switch 325 in FIG.
  • the value of the signal (signal LC + constant D) output from the adder 323 is smaller than (F-1) Z2
  • the new sum output from the adder 323 and the third switch 325 is output.
  • the value of the signal is a value obtained by sequentially adding the value of the numerator constant D to the value of the latch signal LC (old “sum signal”) output from the latch circuit 322.
  • the first comparator 326 outputs a low-level start signal Sstart. Also, the value of the sum signal output from the third switch 325 is not less than the numerator constant D, that is, not zero. Level switching signal Ssw is output.
  • the fractional frequency divider 31 performs an N frequency division operation based on the low-level first control signal Sfc output from the control unit 32, and generates an N fraction frequency division signal Svn.
  • the frequency dividing operation is stopped based on the low level start signal Sstart output from the control unit 32.
  • the N fractional frequency division signal Svn is selectively output based on the LOW level switching signal Ssw output from the control unit 32.
  • the reference clock Cref is selectively output based on the low level switching signal Ssw output from the control unit 32.
  • the phase comparator 37 generates a comparison pulse signal having a pulse width corresponding to the frequency difference and the phase difference between the N fractional frequency signal Svn and the reference clock Cref, and the comparison is performed by the charge pump circuit 38.
  • a current pulse corresponding to the pulse width of the pulse signal is generated. This current pulse is smoothed by the LPF, and the second control signal S is generated.
  • VCO clock CL output from VCO20 under the control of this second control signal S
  • VCO frequency is changed.
  • the first comparator 326 causes the high level switch.
  • the start signal Sstart is output.
  • the first integer frequency divider 33 and the second integer frequency divider 34 start the F frequency dividing operation. That is, the first integer frequency divider 33 and the second integer frequency divider 34 are provided for the integer frequency dividing operation.
  • This start signal Sstart is valid only once for the first time after the PLL frequency synthesizer 1 starts the frequency pull-in operation.
  • the fractional frequency divider 31 performs (N + 1) frequency division operation based on the HIGH level first control signal Sfc output from the control unit 32, and (N + 1) fractional frequency division signal Svn. Is generated.
  • the first integer frequency division signal II (Svn) is selectively output instead of the fractional frequency division signal Svn based on the HIGH level switching signal Ssw output from the control unit 32. It is powered.
  • the second switch 36 selectively outputs the second integer divided signal 12 (Cref) instead of the reference clock Cref based on the HIGH level switching signal Ssw output from the control unit 32. Is done.
  • the comparison pulse having a pulse width corresponding to the frequency difference and the phase difference between the first integer frequency division signal II (Svn) and the second integer frequency division signal 12 (Cref) is output by the phase comparator 37.
  • Trust The charge pump circuit 38 generates a current pulse corresponding to the pulse width of the comparison pulse signal. This current pulse is smoothed by the LPF, and the second control signal S is generated. Controlled by this second control signal S and output from VCO20
  • the frequency of the VCO clock CLK is kept constant.
  • fractional frequency division operation is performed in (a) to (c), and switching to integer frequency division operation is performed in (d).
  • the timing of switching from the fractional frequency division operation to the integer frequency division operation is as follows: the fractional frequency divider 31 performs N frequency division operation F ⁇ D times and N + 1 frequency division operation D times, that is, fractional frequency division. Immediately after the fractional frequency dividing operation in unit 31 is performed F times.
  • FIG. 3 shows the input signal waveform of the phase comparator 37 when the denominator constant F is an even number and the numerator constant D is an odd number.
  • Figure 4 shows that the denominator constant F and the numerator constant D are both even.
  • the fractional divided signal Svn advances 7t, 5t, 3t, and t with respect to the phase of the reference clock Cref. It can take the phase and 7t, 5t, 3t, t delayed phase.
  • the fractional frequency division signal Svn is 6t, 4t, 2t ahead of the phase of the reference clock Cref and 6t, 4t
  • the phase delayed by 2t can be taken. That is, when the denominator constant F is an even number, even if the frequencies of the fractional frequency division signal Svn and the reference clock Cref match, the phases do not match.
  • the fractionally divided signal Svn can take a plurality of phase errors having multiples of the reference time represented by the following equation (2) with reference to the reference clock Cref.
  • Figure 5 shows the denominator constant F It is a figure which shows the input signal waveform of a phase comparator in case where is odd.
  • the fractional divided signal Sv n is 6t, 4t, 2t advanced phase, 6t, 4t, 2t delayed phase with respect to the phase of the reference clock Cref.
  • the denominator constant F is an odd number, there is a timing at which the frequency and phase of the fractional frequency division signal Svn and the reference clock Cref match.
  • This coincidence occurs once every F times in the phase comparison period, and occurs immediately after the output of the adder 323 in the control circuit 32 becomes (F-1) Z2 regardless of the value of the numerator constant D.
  • the operations of the first and second integer frequency dividers 33 and 34 are started.
  • the repetition frequency Fch at the coincidence timing is expressed by the following equation (3).
  • the frequency Fvco of the VCO clock output from the VCO 20 can be expressed by the following equation (4).
  • Fch is the frequency of the first integer frequency division signal II (Svn) output from the first integer frequency divider 33 having the frequency division number F, and the second frequency having the frequency division number F.
  • This is the frequency of the second integer division signal 12 (Cref) output from the integer divider 34.
  • the above equation (4) represents an integer frequency division operation in which phase comparison is performed at the phase comparison frequency Fch.
  • FIG. 6 is a diagram showing a waveform of the second control signal S.
  • the denominator constant F 7
  • phase comparison after switching to the CONT2 VR operation is performed at a timing with a cycle in which the output of the adder 323 in the control circuit 32 becomes (F-1) Z2 (timing B shown in FIG. 6).
  • the frequency difference and phase difference of the two input signals of the comparator 37 coincide.
  • the voltage is caused by the voltage level fluctuation of the second control signal S.
  • the frequency of the fractional spurious corresponds to the cycle of the voltage level fluctuation of the second control signal S. As shown in Fig. 6,
  • phase comparison circuit 30 of the present embodiment high-speed frequency pull-in is possible by fractional frequency division operation, and spurious is not generated after frequency pull-in, and integer frequency division operation is performed. Can be switched.
  • phase comparison circuit 30 of the present embodiment since the denominator constant F in the setting value DZF for fractional division is an odd number, two fractions of the phase comparator 37 are used in the fractional division operation. There exists a state where the frequency difference and phase difference of the input signal are zero.
  • the control circuit 32 causes the frequency division and the phase difference between the two input signals of the phase comparator 37 to remain in the zero state while the integer division is performed. It is possible to switch to circumferential operation. Therefore, according to the phase comparison circuit 30 of the present embodiment, it is possible to reduce the delay of the frequency and phase acquisition time that does not require re-entry for the frequency error and the phase error immediately after switching to the integer frequency division operation.
  • phase comparison circuit 30 of the present embodiment a fractional frequency division type phase comparison circuit can be used without using a sampling circuit or a ⁇ modulation circuit in the output stage of a general charge pump circuit.
  • the above-described great advantages can be obtained with a small circuit including the first and second integer frequency dividers and the first and second selection circuits.
  • the frequency can be changed at high speed by a fractional frequency division operation. Switch to integer division operation without spurious. You can. In addition, the above-described great advantages can be obtained with a small circuit.

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Abstract

　本発明の一実施形態に係る位相比較回路は、制御回路３２からの制御信号に基づいて、クロックを分数分周した分数分周信号Ｓｖｎを生成する分数分周器３１と、分数分周信号Ｓｖｎを整数分周した第１の整数分周信号を生成する第１の整数分周器３３と、基準クロックを整数分周した第２の整数分周信号を生成する第２の整数分周器３４と、切換信号に基づいて、分数分周信号Ｓｖｎと第１の整数分周信号とのいずれか一方を選択的に出力する第１の選択回路３５と、制御回路３２からの切換信号に基づいて、基準クロックと第２の整数分周信号とのいずれか一方を選択的に出力する第２の選択回路３６と、第１の選択回路３５からの出力信号と第２の選択回路３６からの出力信号との周波数差および位相差を表す比較信号を生成する位相比較器３７とを備えている。

Description

明 細 書
位相比較回路およびそれを用レ、た PLL周波数シンセサイザ
技術分野
[0001] 本発明は、位相比較回路、および、この位相比較回路を用いた PLL周波数シンセ サイザに関するものである。
背景技術
[0002] 移動体通信に用いられる PLL周波数シンセサイザが知られて 、る（例えば、特許文 献 1および 2)。携帯電話では、通信方式として GSMなどの TDMA方式が採用され ている。 TDMA方式では、複数のデータがガードバンドを介して時系列に配列され ており、各データには異なる周波数が割り振られる。したがって、携帯電話基地局に 用いられる PLL周波数シンセサイザは、ガードバンド中に、高速に周波数を切り換え られなければならない。
[0003] 高速に周波数を切り換える手法としては、以下の 2つの手法が知られている。第 1の 手法では、複数の整数分周型 PLL周波数シンセサイザとスィッチ回路とを備え、スィ ツチ回路によって周波数を切り換える。第 1の手法によれば、周波数切り換え時間は スィッチ回路の切り換え時間に依存し、高速な周波数切り換えが可能である。第 2の 手法では、分数分周型 PLL周波数シンセサイザを備え、整数分周 1ZNより高速な 分数分周 FZMによって高速な周波数切り換えが可能である。例えば、分数分周型 PLL周波数シンセサイザの方式としては∑ Δ変調方式が知られて!/、る。
特許文献 1 :米国特許第 5920233号明細書
特許文献 2：国際公開第 02Z076009号パンフレット
発明の開示
発明が解決しょうとする課題
[0004] し力しながら、第 1の手法では、複数の整数分周型 PLL周波数シンセサイザが必要 であるので、回路規模が大きくなつてしまう。また、第 2の手法では、周波数引き込み 後も分周動作が行われるので、フラクショナルスプリアスが発生してしまう。
[0005] そこで、本発明は、高速に周波数切り換えが可能であり、且つ小型でスプリアスを 低減することが可能な位相比較回路および PLL周波数シンセサイザを提供すること を目的としている。
課題を解決するための手段
[0006] 本発明の位相比較回路は、（1)分数分周動作を制御するための第 1の制御信号と 分数分周動作と整数分周動作とを切り換えるための切換信号とを生成する制御回路 と、（2)制御回路力 出力された第 1の制御信号に基づいて、クロックを分数分周した 分数分周信号を生成する分数分周器と、 (3)分数分周器から出力された分数分周 信号を整数分周した第 1の整数分周信号を生成する第 1の整数分周器と、（4)基準 クロックを整数分周した第 2の整数分周信号を生成する第 2の整数分周器と、 (5)制 御回路カゝら出力された切換信号に基づいて、分数分周器カゝら出力された分数分周 信号と第 1の整数分周器力 出力された第 1の整数分周信号とのいずれか一方を選 択的に出力する第 1の選択回路と、（6)制御回路から出力された切換信号に基づい て、基準クロックと第 2の整数分周器力 出力された第 2の整数分周信号とのいずれ か一方を選択的に出力する第 2の選択回路と、（7)第 1の選択回路からの出力信号 と第 2の選択回路力 の出力信号との周波数差および位相差を表す比較信号を生 成する位相比較器と、を備えている。
[0007] この位相比較回路によれば、分数分周器、制御回路、および位相比較器によって 分数分周型の位相比較回路が構成され、分数分周器、第 1の整数分周器、第 2の整 数分周器、および位相比較器によって整数分周型の位相比較回路が構成される。 制御回路は、第 1の選択回路および第 2の選択回路によって分数分周動作と整数分 周動作とを切り換えることができるので、この位相比較回路によれば、分数分周動作 によって高速な周波数引き込みを可能とし、周波数引き込み後には、フラクショナル スプリアスを発生することがない整数分周動作に切り換えることができる。
[0008] また、この位相比較回路によれば、分数分周型の位相比較回路に加えて、第 1およ び第 2の整数分周器と第 1および第 2の選択回路とを備える小型な回路で、上記した 大きな利点を得ることができる。
[0009] 分数分周のための設定値における分母定数は奇数であることが好ましぐ制御回 路は、第 1の選択回路力 の出力信号と第 2の選択回路からの出力信号との周波数 差および位相差がゼロのときに、分数分周動作力 整数分周動作へ切り換えること が好ましい。
[0010] 分数分周のための設定値 D,Fにおける分母定数 Fが奇数であると、分数分周動 作にぉ 、て、位相比較器の二つの入力信号の周波数差および位相差がゼロの状態 が存在する。この構成によれば、制御回路によって、位相比較器の二つの入力信号 の周波数差および位相差がゼロの状態のときに分数分周動作力 整数分周動作へ 切り換えることができる。したがって、整数分周動作へ切り換えた直後の周波数誤差 および位相誤差に対する再引き込みを行う必要がなぐ周波数および位相の引き込 み時間の遅延を低減することができる。
[0011] 本発明の PLL周波数シンセサイザは、（1)分数分周動作と整数分周動作とを切り 替え可能であり、クロックを分周した分周信号と基準クロックとの周波数差および位相 差を表す比較信号を生成する、請求項 1または 2に記載の位相比較回路と、（2)位 相比較回路から出力された比較信号を平滑化した第 2の制御信号を生成する平滑 化回路と、（3)第 2の制御信号の電圧レベルに基づいて、生成するクロックの周波数 を変更する周波数可変型発振器と、を備えている。
[0012] この PLL周波数シンセサイザによれば、上記の位相比較回路を用いているので、 分数分周動作によって高速に周波数を変更することが可能であり、周波数変更後に は、フラクショナルスプリアスを発生することがな 、整数分周動作に切り換えることが できる。また、小型な回路で、上記した大きな利点を得ることができる。
発明の効果
[0013] 本発明によれば、高速に周波数切り換えが可能であり、且つ小型でスプリアスを低 減することが可能な位相比較回路および PLL周波数シンセサイザが提供される。 図面の簡単な説明
[0014] [図 1]図 1は本発明の実施形態に係る PLL周波数シンセサイザを示す回路ブロック図 である。
[図 2]図 2は制御部を示す回路ブロック図である。
[図 3]図 3は分母定数 Fが偶数であり、分子定数 Dが奇数である場合の位相比較器の 入力信号波形を示す図である。 [図 4]図 4は分母定数 Fおよび分子定数 Dが共に偶数である場合の位相比較器の入 力信号波形を示す図である。
[図 5]図 5は分母定数 Fが奇数である場合の位相比較器の入力信号波形を示す図で ある。
[図 6]図 6は第 2の制御信号波形を示す図である。
符号の説明
1 PLL周波数シンセサイザ
10 TCXO (温度補償型水晶発振器）
20 VCO (電圧制御型発振器）
30 位相比較部 (位相比較回路）
40 LPF
31 分数分周器
32 制御部 (制御回路）
33 第 1の整数分周器
34 第 2の整数分周器
35 第 1のスィッチ (第 1の選択回路）
36 第 2のスィッチ (第 2の選択回路）
37 位相比較器
38 チャージポンプ回路
321 AND回路
322 ラッチ回路
323 加算器
324 減算器
325 第 3のスィッチ
326 第 1のコンパレータ
327 第 2のコンパレータ
328 カウンタ
発明を実施するための最良の形態 [0016] 以下、図面を参照して本発明の好適な実施形態について詳細に説明する。なお、 各図面において同一又は相当の部分に対しては同一の符号を附すこととする。
[0017] 図 1は、本発明の実施形態に係る PLL周波数シンセサイザを示す回路ブロック図 である。図 1に示す PLL周波数シンセサイザ 1は、温度補償型水晶発振器 (Temperat ure Compensated Xtal(Crystal) Oscillator:以下 TCXOという） 10、周波数可変型発 振器である電圧制御発振器 (VoltageControlled Oscillator:以下 VCOという） 20、位 相比較部 (位相比較回路） 30、ローパスフィルタ（以下 LPFと 、う） 40を備えて 、る。
[0018] TCXO10は、水晶振動子、発振器、および容量素子を含む水晶発振回路と温度 補償回路とを有している。 TCXO10は、温度変動に依存することなぐほぼ一定な周 波数を有する基準クロックを生成する。 TCXO10の出力端子は、位相比較部 30の 第 1の入力端子 PC (INl)に接続されている。
[0019] VCO20は電圧制御型の発振器である。 VCO20は、制御端子 VC (1)に入力され る第 2の制御信号 S の電圧レベルに応じた周波数を有する VCOクロック CLK
CONT2 VC を生成する。 VCO20の出力端子 VC (2)は、位相比較部 30の第 2の入力端子 PC ( o
IN2)に接続されている。
[0020] 位相比較部 30は、 TCXO10から出力された基準クロック Crefと VCO20から出力 された VCOクロック CLK を分周した分周信号との周波数差および位相差を表す
VCO
比較信号 Sを生成する。例えば、位相比較部 30は、基準クロック Crefと VCOクロッ
C
ク CLK を分周した分周信号との周波数差および位相差に応じたパルス幅を有す
VCO
る比較信号 Sを生成する。位相比較部 30の詳細は後述する。位相比較部 30の出
C
力端子 PC (OUT)は、 LPF40の入力端子 L (IN)に接続されて!、る。
[0021] LPF40は、位相比較部 30から出力された比較信号 S のレベルを平滑ィ匕した電圧
C
レベルを有する第 2の制御信号 S を生成する。 LPF40の出力端子 L (OUT)は
CONT2
、 VCO20の制御端子 VC (1)に接続されている。
[0022] このように、 VCO20、位相比較部 30、および LPF40から構成された帰還ループに よって、 VCO20から出力された VCOクロック CLK の周波数は、 TCXO10から出
VCO
力される基準クロック Crefの周波数に比例して変更される。
[0023] 次に、本発明の実施形態に係る位相比較部 (位相比較回路） 30について詳細に 説明する。位相比較部 30は、分数分周器 31、制御部 (制御回路) 32、第 1の整数分 周器 33、第 2の整数分周器 34、第 1のスィッチ 35、第 2のスィッチ 36、位相比較器 3 7、およびチャージポンプ回路 38を備えている。
[0024] 分数分周器 31の入力端子 31 (IN)は、位相比較部 30の入力端子 PC (IN2)を介 して VCO20の出力端子 VC (2)に接続されており、分数分周器 31の制御端子 31 ( C)は制御部 32に接続されている。分数分周器 31は、制御部 32から出力された第 1 の制御信号 Sfcに基づいて、 VCO20から出力された VCOクロック CLK を分数分
VCO
周した分数分周信号 Svnを生成する。例えば、分数分周器 31は、第 1の制御信号 Sf cの電圧レベルが LOWレベルである場合に VCOクロック CLK を N分周した分数
VCO
分周信号 Svnを生成し、第 1の制御信号 Sfcの電圧レベルが HIGHレベルである場 合に VCOクロック CLK を (N+ 1)分周した分数分周信号 Svnを生成する。分数
VCO
分周器 31の出力端子 31 (OUT)は、制御部 32の第 1の入力端子 32 (IN1)、第 1の 整数分周器 33の入力端子 33 (IN)、および第 1のスィッチ 35の第 1の入力端子 35 (I N1)に接続されている。
[0025] 制御部 32の第 2の入力端子 32 (IN2)は、位相比較部 30の入力端子 PC (INI)を 介して TCXOlOの出力端子 TC (OUT)に接続されている。制御部 32は、分数分周 器 31から出力された分数分周信号 Svnおよび TCXO10から出力された基準クロック Cref、並びに外部から入力される分数分周 DZFのための分子定数 Dと分母定数 F とに基づいて、第 1の制御信号 Sfcを第 1の出力端子 32 (OUT1)に発生する。制御 部 32の第 1の出力端子 32 (OUT1)は分数分周器 31の制御端子 31 (C)に接続され ている。
[0026] 制御部 32は、基準クロック Crefの周波数を Frefとすると、 VCOクロック CLK の
VCO
周波数 Fvcoを下記（1)式のように制御する。
[数 1] vco = rej x ( N -\—— )
F (1)
[0027] ここで、分母定数 Fは奇数であることが好まし 、。また、例えば、 Frefは F Xチャンネ ル間周波数差であり、チャンネル間周波数差が 200kHzであるとき Fの値は 65程度 が好ましい。また、 Nは FvcoZFref=800MHzZ (65 X 200kHz)と設定すればよ い。これにより、 Dを 0から 1ずつ上昇すれば、 Fvco力 ΟΟΜΗζ力ら 200kHzずつ上 昇する。
[0028] また、制御部 32は、分数分周信号 Svnおよび基準クロック Cref、並びに分子定数 Dと分母定数 Fとに基づいて、スタート信号 Sstartおよび切換信号 Sswを、それぞれ 第 2の出力端子 32 (OUT2)および第 3の出力端子 32 (OUT3)に発生する。制御部 32の第 2の出力端子 32 (OUT2)は第 1の整数分周器 33の制御端子 33 (C)および 第 2の整数分周器 34の制御端子 34 (C)に接続されており、制御部 32の第 3の出力 端子 32 (OUT3)は第 1のスィッチ 35の制御端子 35 (C)および第 2のスィッチ 36の 制御端子 36 (C)に接続されている。制御部 32の詳細は後述する。
[0029] 第 1の整数分周器 33は、制御部 32から出力されたスタート信号 Sstartに基づいて 、分数分周器 31から出力された分数分周信号 Svnを整数分周した第 1の整数分周 信号 II (Svn)を生成する。例えば、第 1の整数分周器 33は、スタート信号 Sstartの 電圧レベルが LOWレベルである場合に整数分周動作を停止し、スタート信号 Sstar tの電圧レベルが HIGHレベルである場合には分数分周信号 Svnを F分周した第 1 の整数分周信号 Π (Svn)を生成する。第 1の整数分周器 33の出力端子 33 (OUT) は、第 1のスィッチ 35の第 2の入力端子 35 (IN2)に接続されている。
[0030] 第 2の整数分周器 34には、 TCXO10から出力された基準クロック Crefが入力端子 34 (IN)を介して入力されており、制御部 32から出力されたスタート信号 Sstartに基 づいて、 TCXO10から出力された基準クロック Crefを整数分周した第 2の整数分周 信号 12 (Cref)を生成する。例えば、第 2の整数分周器 34は、スタート信号 Sstartの 電圧レベルが LOWレベルである場合に整数分周動作を停止し、スタート信号 Sstar tの電圧レベルが HIGHレベルである場合には基準クロック Crefを F分周した第 2の 整数分周信号 12 (Cref)を生成する。第 2の整数分周器 34の出力端子 34 (OUT)は 、第 2のスィッチ 36の第 1の入力端子 36 (IN1)に接続されている。
[0031] 第 1のスィッチ 35は、制御部 32から出力された切換信号 Sswに基づいて、分数分 周器 31から出力された分数分周信号 Svnと第 1の整数分周器 33から出力された第 1 の整数分周信号 II (Svn)とのいずれか一方を選択的に出力する。例えば、第 1のス イッチ 35は、切換信号 Sswの電圧レベル力 SLOWレベルである場合に分数分周信号 Svnを出力し、切換信号 S swの電圧レベルが HIGHレベルである場合には第 1の整 数分周信号 II (Svn)を出力する。すなわち、第 1のスィッチ 35は、切換信号 Sswの 電圧レベル力 SLOWレベルである場合に分数分周動作に切り換え、切換信号 Sswの 電圧レベルが HIGHレベルである場合に整数分周動作に切り換える。第 1のスィッチ 35の出力端子 35 (OUT)は、位相比較器 37の第 1の入力端子 37 (INI)に接続さ れている。
[0032] 第 2のスィッチ 36の第 2の入力端子 36 (IN2)には、 TCXO10から出力された基準 クロック Crefが入力されている。第 2のスィッチ 36は、制御部 32から出力された切換 信号 Sswに基づいて、第 2の整数分周器 34から出力された第 2の整数分周信号 12 ( Cref)と基準クロック Crefとのいずれか一方を選択的に出力する。例えば、第 2のスィ ツチ 36は、切換信号 Sswの電圧レベル力 LOWレベルである場合に基準クロック Cre fを出力し、切換信号 Sswの電圧レベルが HIGHレベルである場合には第 2の整数 分周信号 12 (Cref)を出力する。すなわち、第 2のスィッチ 36は、切換信号 Sswの電 圧レベル力 SLOWレベルである場合に分数分周動作に切り換え、切換信号 Sswの電 圧レベルが HIGHレベルである場合に整数分周動作に切り換える。第 2のスィッチ 3 6の出力端子 36 (OUT)は、位相比較器 37の第 2の入力端子 37 (IN2)に接続され ている。
[0033] 位相比較器 37は、第 1のスィッチ 35からの出力信号と第 2のスィッチ 36からの出力 信号との周波数差および位相差に応じたパルス幅を有する比較パルス信号 (電圧パ ルス）を生成する。例えば、位相比較器 37は、分数分周動作のときには、第 1のスィ ツチ 35から出力された分数分周信号 Svnと第 2のスィッチ 36から出力された基準クロ ック Crefとの周波数差および位相差に応じたパルス幅を有する比較パルス信号を生 成し、整数分周動作のときには、第 1のスィッチ 35から出力された第 1の整数分周信 号 II (Svn)と第 2のスィッチ 36から出力された第 2の整数分周信号 12 (Cref)との周 波数差および位相差に応じたパルス幅を有する比較パルス信号を生成する。位相比 較器 37の出力端子は、チャージポンプ回路 38の入力端子に接続されている。 [0034] チャージポンプ回路 38は、位相比較器 37から出力された比較パルス信号のパル ス幅に応じた電流パルス（上記した比較信号)を生成する。
[0035] 次に、制御部（制御回路） 32について詳細に説明する。図 2は、制御部を示す回路 ブロック図である。図 2に示す制御部 32は、 AND回路 321、ラッチ回路 322、加算器
323、減算器 324、第 3のスィッチ 325、第 1のコンパレータ 326、第 2のコンパレータ
327、およびカウンタ 328を備えている。
[0036] AND回路 321は、分数分周器 31から出力された分数分周信号 Svnと TCXO10 力も出力された基準クロック Crefとを論理和演算したトリガ信号 Trgを生成する。 AN
D回路 321の出力端子 321 (OUT)は、ラッチ回路 322の制御端子 322 (C)に接続 されている。
[0037] ラッチ回路 322は、 AND回路 321から出力されたトリガ信号 Trgをクロックとして、 第 3のスィッチ 325から出力された信号の値を保持したラッチ信号 LCを生成する。ラ ツチ回路 322の出力端子 322 (OUT)は、加算器 323の第 1の入力端子 323 (IN1) に接続されている。
[0038] カロ算器 323の第 2の入力端子 323 (IN2)には、外部力 分数分周 DZFのための 分子定数 Dが入力される。加算器 323は、ラッチ回路 322から出力されたラッチ信号 LCと分子定数 Dとを加算した和信号を生成する。加算器 323の出力端子 323 (OU T)は、減算器 324の第 1の入力端子 324 (IN1)および第 3のスィッチ 325の第 1の入 力端子 325 (IN1)に接続されて!、る。
[0039] 減算器 324の第 2の入力端子 324 (IN2)には、外部力も分数分周のための分母定 数 Fが入力される。減算器 324は、加算器 323から出力された和信号 (信号 LC +定 数 D)カゝら分母定数 Fを減算した差信号 (信号 LC +定数 D—定数 F)を第 1の出力端 子 324 (OUTl)に生成する。また、減算器 324は、加算器 323から出力された和信 号 (信号 LC +定数 D)の値が分母定数 Fの値以上となる場合に、オーバーフローを 表す第 1の制御信号 Sfcを第 2の出力端子 324 (OUT2)に生成する。例えば、減算 器 324は、和信号 (信号 LC +定数 D)の値が分母定数 Fの値未満である場合には L OWレベルの第 1の制御信号 Sfcを生成し、和信号 (信号 LC +定数 D)の値が分母 定数 Fの値以上となる場合には HIGHレベルの第 1の制御信号 Sfcを生成する。減 算器 324の第 1の出力端子 324 (INI)は第 3のスィッチ 325の第 2の入力端子 325 ( IN2)に接続されており、減算器 324の第 2の出力端子 324 (OUT2)は分数分周器 31の制御端子 31 (C) (図 1参照）に接続されている。
[0040] 第 3のスィッチ 325は、減算器 324から出力された第 1の制御信号 Sfcに基づいて、 加算器 323から出力された和信号 (信号 LC +定数 D)と減算器 324から出力された 差信号 (信号 LC +定数 D—定数 F)とのいずれか一方を選択的に出力する。例えば 、第 3のスィッチ 325は、第 1の制御信号 Sfcの電圧レベル力 LOWレベルである場合 に和信号 (信号 LC +定数 D)を出力し、第 1の制御信号 Sfcの電圧レベルが HIGH レベルである場合には差信号 (信号 LC +定数 D—定数 F)を出力する。第 3のスイツ チ 325の出力端子は、ラッチ回路 322の入力端子 322 (IN)、第 1のコンパレータ 32 6の入力端子 326 (IN)および第 2のコンパレータ 327の入力端子 327 (IN)に接続さ れている。
[0041] 第 1のコンパレータ 326は、第 3のスィッチ 325からの出力信号の値を所定の値と比 較して、その比較結果に応じたスタート信号 Sstartを出力する。例えば、所定の値は (F— 1) /2である。例えば、第 1のコンパレータ 326は、第 3のスィッチ 325からの出 力信号の値が（F— 1) Z2未満である場合に LOWレベルのスタート信号 Sstartを生 成し、第 3のスィッチ 325からの出力信号の値が (F—1)Z2となった場合には HIGH レベルのスタート信号 Sstartを生成する。第 1のコンパレータ 326の出力端子 326 ( OUT)は、第 1の整数分周器 33の制御端子 33 (C)および第 2の整数分周器 34の制 御端子 34 (C)に接続されて!ヽる（図 1参照)。
[0042] 第 2のコンパレータ 327は、第 3のスィッチ 325からの出力信号の値を所定の値と比 較して、その比較結果に応じた切換トリガ信号 Ctrgを出力する。例えば、所定の値は ゼロである。例えば、第 2のコンパレータ 327は、第 3のスィッチ 325からの出力信号 の値がゼロ以外である場合に LOWレベルの切換トリガ信号 Ctrg (L)を生成し、第 3 のスィッチ 325からの出力信号の値がゼロとなった場合には HIGHレベルの切換トリ ガ信号 Ctrg (H)を生成する。第 2のコンパレータ 327の出力端子 327 (OUT)は、力 ゥンタ 328の入力端子 328 (IN)に接続されている。
[0043] カウンタ 328は、第 2のコンパレータ 327から出力された切換トリガ信号 Ctrgをトリガ として、予め記憶された分数分周動作期間 Tをカウントした後に、切換信号 Sswを出 力する。例えば、カウンタ 328は、 LOWレベルの切換トリガ信号 Ctrg (L)が入力され て！、る間および HIGHレベルの切換トリガ信号 Ctrg (H)が入力されて力も期間 Tま での間では LOWレベルの切換信号 Sswを出力し、 HIGHレベルの切換トリガ信号 C trg (H)が入力されて力も期間 T経過すると HIGHレベルの切換信号 Sswを出力す る。すなわち、スィッチ 325から出力された差信号 (信号 LC +定数 D—定数 F)が、有 意な値力もゼロになった場合には、期間 Tのマージンをとつた後、 HIGHレベルの切 換信号 Sswが出力される。第 2のコンパレータ 327の比較基準レベルは、ゼロに完全 に一致して 、てもよ 、が、略ゼロとすることも可能である。
[0044] 次に、本実施形態の PLL周波数シンセサイザ 1および位相比較回路 30の動作を 説明する。まず、分数分周のための分子定数 Dと分母定数 Fとが外部から設定される 。また、分数分周器 31から出力された分数分周信号 Svnと基準クロック Crefとが AN D回路 321によって加算され、トリガ信号 Trgが生成される。ラッチ回路 322では、こ のトリガ信号 Trgをクロックとして、第 3のスィッチ 325から出力された信号 (和信号 (信 号 LC +定数 D)又は差信号 (信号 LC +定数 D -定数 F) )が保持されたラッチ信号 L Cが出力される。このラッチ信号は加算器 323によって分子定数 Dを加算され、新た な和信号 (信号 LC +定数 D)が生成される。
[0045] (a)和信号の値 < (F— 1) Z2の場合
[0046] 加算器 323から出力された和信号 (信号 LC +定数 D)の値が (F— 1) Z2より小さ いと、減算器 324によって LOWレベルの第 1の制御信号 Sfcが出力され、第 3のスィ ツチ 325によって和信号 (信号 LC +定数 D)がラッチ回路 322へ出力される。このよう に、加算器 323から出力された和信号 (信号 LC +定数 D)の値が (F— 1) Z2より小 さいときには、加算器 323および第 3のスィッチ 325から出力された新 ·和信号の値は 、ラッチ回路 322から出力されたラッチ信号 LC (旧'和信号)の値に分子定数 Dの値 を順次加算した値となる。
[0047] このとき、第 1のコンパレータ 326によって LOWレベルのスタート信号 Sstartが出 力される。また、第 3のスィッチ 325から出力された和信号の値は分子定数 D以上、 すなわちゼロでないので、第 2のコンパレータ 327およびカウンタ 328によって LOW レベルの切換信号 Sswが出力される。
[0048] 分数分周器 31では、制御部 32から出力された LOWレベルの第 1の制御信号 Sfc に基づいて N分周動作が行われ、 N分数分周信号 Svnが生成される。第 1の整数分 周器 33および第 2の整数分周器 34では、制御部 32から出力された LOWレベルの スタート信号 Sstartに基づいて分周動作が停止されている。第 1のスィッチ 35では、 制御部 32から出力された LOWレベルの切換信号 Sswに基づいて N分数分周信号 Svnが選択的に出力される。同様に、第 2のスィッチ 36では、制御部 32から出力され た LOWレベルの切換信号 Sswに基づいて基準クロック Crefが選択的に出力される
[0049] その結果、位相比較器 37によって N分数分周信号 Svnと基準クロック Crefとの周 波数差および位相差に応じたパルス幅を有する比較パルス信号が生成され、チヤ一 ジポンプ回路 38によって比較パルス信号のパルス幅に応じた電流パルスが生成され る。この電流パルスは LPFによって平滑ィ匕され、第 2の制御信号 S が生成される
CONT2
。この第 2の制御信号 S に制御されて VCO20から出力された VCOクロック CL
CONT2
κ の
VCO 周波数が変更される。
[0050] (b) (F— 1)Z2≤和信号の値 <Fの場合
[0051] その後、第 3のスィッチ 325から出力された信号の値すなわち和信号 (信号 LC +定 数 D)の値が（F— 1) Z2になると、第 1のコンパレータ 326によって HIGHレベルのス タート信号 Sstartが出力される。このスタート信号 Sstartに応じて、第 1の整数分周 器 33および第 2の整数分周器 34では F分周動作が開始される。すなわち、第 1の整 数分周器 33および第 2の整数分周器 34は整数分周動作に備える。このスタート信 号 Sstartは、 PLL周波数シンセサイザ 1が周波数引き込み動作を開始して最初の 1 回だけ有効となる。
[0052] 和信号 (信号 LC +定数 D)の値力 より小さいときには、減算器 324によって LOW レベルの第丄の制御信号 Sfcが出力されるので、上記のように和信号の値はラッチ信 号 LCの値に分子定数 Dの値を順次加算した値となる。また、分数分周器 31、第 1の スィッチ 35、第 2のスィッチ 36、位相比較器 37、チャージポンプ回路 38、 LPF40、 および VCO20によって上記の動作が継続される。 [0053] (c)和信号の値 > Fの場合
[0054] その後、和信号 (信号 LC +定数 D)の値力^より大きくなると、減算器 324によって HIGHレベルの第 1の制御信号 Sfcが出力され、第 3のスィッチ 325によって減算器 324から出力された差信号 (信号 LC +定数 D—定数 F)がラッチ回路 322へ出力さ れる。すると、分数分周器 31では、制御部 32から出力された HIGHレベルの第 1の 制御信号 Sfcに基づ 、て (N+ 1)分周動作が行われ、 (N+ 1)分数分周信号 Svnが 生成される。
[0055] このとき、差信号の値はゼロより大きく Dより小さい値であるので、 AND回路 321力 らの次のトリガ信号 Trgによって加算器 323から出力された和信号 (信号 LC +定数 D )が より小さくなり、第 1の制御信号 Sfcは再び LOWレベルに戻る。すなわち、分数 分周器 31では、（N+ 1)分周動作が 1回だけ行われた後、上記した (a)〜(c)の動作 が繰り返される。このように、和信号の値力もとなるまでに、 N分周が (F— D)回、（N + 1)分周が D回行われる。すなわち、上記（1)式に基づく分数分周動作が行われる
[0056] (d)和信号の値 = Fの場合
[0057] 上記した (a)〜(c)の動作が繰り返されると、加算器 323から出力された和信号 (信 号 LC +定数 D)の値が Fとなり、減算器 324から出力された差信号 (信号 LC +定数 D—定数 F)すなわち第 3のスィッチ 325から出力された信号がゼロとなる。すると、第 2のコンパレータ 327によって HIGHレベルの切換トリガ信号 Ctrgが出力され、カウ ンタ 328によってカウントが開始されて、期間 T経過後に HIGHレベルの切換信号 Ss wが出力される。
[0058] 第 1のスィッチ 35では、制御部 32から出力される HIGHレベルの切換信号 Sswに 基づいて、分数分周信号 Svnに代わり第 1の整数分周信号 II (Svn)が選択的に出 力される。同様に、第 2のスィッチ 36では、制御部 32から出力される HIGHレベルの 切換信号 Sswに基づ 、て、基準クロック Crefに代わり第 2の整数分周信号 12 (Cref) が選択的に出力される。
[0059] その結果、位相比較器 37によって第 1の整数分周信号 II (Svn)と第 2の整数分周 信号 12 (Cref)との周波数差および位相差に応じたパルス幅を有する比較パルス信 号が生成され、チャージポンプ回路 38によって比較パルス信号のパルス幅に応じた 電流パルスが生成される。この電流パルスは LPFによって平滑ィ匕され、第 2の制御信 号 S が生成される。この第 2の制御信号 S に制御されて VCO20から出力さ
CONT2 CONT2
れた VCOクロック CLK の周波数が一定に保持される。
VCO
[0060] このように、 (a)〜（c)にお 、て分数分周動作が行われ、 (d)にお 、て整数分周動 作へ切り換えられる。分数分周動作カゝら整数分周動作への切換のタイミングは、分数 分周器 31において N分周動作を F— D回および N+ 1分周動作を D回行った直後、 すなわち分数分周器 31における分数分周動作を F回行った直後となる。
[0061] 次に、位相比較器 37の二つの入力信号の位相関係について説明する。図 3は、分 母定数 Fが偶数であり、分子定数 Dが奇数である場合の位相比較器 37の入力信号 波形を示す図であり、図 4は、分母定数 Fおよび分子定数 Dが共に偶数である場合 の位相比較器 37の入力信号波形を示す図である。なお、本実施形態では F = 65程 度が好ましい旨を上記したが、図 3および図 4では、本実施形態の特徴を明確にする ために、 F= 8の場合を例示する。
[0062] 図 3によれば、分母定数 Fが偶数であり、分子定数 Dが奇数である場合、分数分周 信号 Svnは、基準クロック Crefの位相に対して、 7t、 5t、 3t、 t進んだ位相および 7t、 5t、 3t、 t遅れた位相をとりうる。また、図 4によれば、分母定数 Fおよび分子定数 Dが 共に偶数である場合、分数分周信号 Svnは、基準クロック Crefの位相に対して、 6t、 4t、 2t進んだ位相および 6t、 4t、 2t遅れた位相をとりうる。すなわち、分母定数 Fが 偶数である場合、分数分周信号 Svnと基準クロック Crefとの周波数が一致しても、位 相が一致することがない。
[0063] このように、分数分周信号 Svnは、基準クロック Crefを基準にして、下式（2)によつ て表される基準時間の倍数を有する複数の位相誤差を取りうる。
[数 2]
Figure imgf000016_0001
rej ref
[0064] 次に、分母定数 Fが奇数である本実施形態について説明する。図 5は、分母定数 F が奇数である場合の位相比較器の入力信号波形を示す図である。図 5では、 F = 7 の場合を例示する。図 5によれば、分母定数 Fが奇数である場合、分数分周信号 Sv nは、基準クロック Crefの位相に対して、 6t、 4t、 2t進んだ位相、 6t、 4t、 2t遅れた位 相、および一致した位相をとりうる。すなわち、分母定数 Fが奇数である場合、分数分 周信号 Svnと基準クロック Crefとの周波数および位相が一致するタイミングが存在す る。この一致するタイミングは位相比較の周期の F回に 1回発生し、分子定数 Dの値 によらず制御回路 32における加算器 323の出力が (F— 1) Z2になった直後に発生 する。このタイミングで第 1および第 2の整数分周器 33, 34の動作を開始する。これ により、第 1および第 2の整数分周器 33, 34の出力の位相は常に一致するようになる 。この一致するタイミングの繰り返し周波数 Fchは、下式（3)によって表される。
[数 3]
Fch = Fref I F …（3)
[0065] 上記（1)式および（3)式より、 VCO20から出力される VCOクロックの周波数 Fvco は、下式 (4)によって表すことができる。
画
Fvco 二 Fch x F x ( N + 一、 … (4)
t
[0066] ここで、 Fchは、分周数 Fを有する第 1の整数分周器 33から出力された第 1の整数 分周信号 II (Svn)の周波数、および分周数 Fを有する第 2の整数分周器 34から出 力された第 2の整数分周信号 12 (Cref)の周波数である。また、上記 (4)式は、位相 比較周波数 Fchで位相比較された整数分周動作を示す。
[0067] 図 6は、第 2の制御信号 S の波形を示す図である。図 6では、分母定数 F= 7、
CONT2
分子定数 D= lの場合を例示する。上述したように、分数分周動作から整数分周動 作へ切り換えるための HIGHレベルの切換信号 Sswは、分数分周器 31において F 回分周動作が行われた直後に生成される（図 6に示すタイミング A)。このとき、分数 分周動作力 整数分周動作へ切り換えがおこなわれ、図 6に示すように、第 2の制御 信号 S の電圧レベルは第 2の制御信号の平均電圧レベル A となる。整数分周
CONT2 VR 動作へ切り換え後の位相比較は、制御回路 32における加算器 323の出力が（F— 1 ) Z2になる周期を持つタイミングで行われ（図 6に示すタイミング B)、この時の位相比 較器 37の二つの入力信号の周波数差および位相差は一致する。
[0068] 一般に、図 6に示すように、第 2の制御信号 S の電圧レベル変動に起因してフ
CONT2
ラタショナルスプリアスが発生する。すなわち、フラクショナルスプリアスの周波数は、 第 2の制御信号 S の電圧レベル変動の周期に相当する。し力しながら、図 6に示
CONT2
すように、整数分周動作に切り換えると、第 2の制御信号 S の電圧レベル変動が
CONT2
生じな ヽので、フラクショナルスプリアスが発生しな 、ことがわかる。
[0069] このように、本実施形態の位相比較回路 30によれば、分数分周動作によって高速 な周波数引き込みを可能とし、周波数引き込み後には、スプリアスを発生することが な 、整数分周動作に切り換えることができる。
[0070] また、本実施形態の位相比較回路 30によれば、分数分周のための設定値 DZFに おける分母定数 Fが奇数であるので、分数分周動作において、位相比較器 37の二 つの入力信号の周波数差および位相差がゼロの状態が存在する。本実施形態の位 相比較回路 30によれば、制御回路 32によって、位相比較器 37の二つの入力信号 の周波数差および位相差がゼロの状態を保ったまま分数分周動作カゝら整数分周動 作へ切り換えることができる。したがって、本実施形態の位相比較回路 30によれば、 整数分周動作へ切り換えた直後の周波数誤差および位相誤差に対する再引き込み を行う必要がなぐ周波数および位相の引き込み時間の遅延を低減することができる
[0071] また、本実施形態の位相比較回路 30によれば、一般的なチャージポンプ回路の出 力段におけるサンプリング回路や Δ∑変調回路を用いずに、分数分周型の位相比 較回路に加えて、第 1および第 2の整数分周器と第 1および第 2の選択回路とを備え る小型な回路で、上記した大きな利点を得ることができる。
[0072] また、本実施形態の PLL周波数シンセサイザ 1によれば、上記の位相比較回路 30 を用いているので、分数分周動作によって高速に周波数を変更することが可能であ り、周波数変更後には、スプリアスを発生することがない整数分周動作に切り換えるこ とができる。また、小型な回路で、上記した大きな利点を得ることができる。
なお、本発明は上記した本実施形態に限定されることなく種々の変形が可能である

Claims

請求の範囲
[1] 分数分周のための設定値に基づいて分数分周動作を制御するための第 1の制御 信号と、
分数分周動作と整数分周動作とを切り換えるための切換信号とを生成する制御回 路と、
前記制御回路力 出力された前記第 1の制御信号に基づいて、クロックを分数分周 した分数分周信号を生成する分数分周器と、
前記分数分周器から出力された前記分数分周信号を整数分周した第 1の整数分 周信号を生成する第 1の整数分周器と、
基準クロックを整数分周した第 2の整数分周信号を生成する第 2の整数分周器と、 前記制御回路から出力された前記切換信号に基づいて、前記分数分周器から出 力された前記分数分周信号と前記第 1の整数分周器カゝら出力された第 1の整数分周 信号とのいずれか一方を選択的に出力する第 1の選択回路と、
前記制御回路から出力された前記切換信号に基づいて、前記基準クロックと前記 第 2の整数分周器力 出力された第 2の整数分周信号とのいずれか一方を選択的に 出力する第 2の選択回路と、
前記第 1の選択回路力 の出力信号と前記第 2の選択回路力 の出力信号との周 波数差および位相差を表す比較信号を生成する位相比較器と、
を備える、
位相比較回路。
[2] 前記分数分周のための設定値における分母定数は奇数であり、
前記制御回路は、前記第 1の選択回路からの出力信号と前記第 2の選択回路から の出力信号との周波数差および位相差がゼロのときに、前記分数分周動作力 前記 整数分周動作へ切り換える、
ことを特徴とする、請求項 1に記載の位相比較回路。
[3] 分数分周動作と整数分周動作とを切り替え可能であり、クロックを分周した分周信 号と基準クロックとの周波数差および位相差を表す比較信号を生成する、請求項 1に 記載の位相比較回路と、 前記位相比較回路から出力された比較信号を平滑化した第 2の制御信号を生成 する平滑化回路と、
前記第 2の制御信号の電圧レベルに基づ ヽて、生成する前記クロックの周波数を 変更する周波数可変型発振器と、
を備える、 PLL周波数シンセサイザ。
分数分周動作と整数分周動作とを切り替え可能であり、クロックを分周した分周信 号と基準クロックとの周波数差および位相差を表す比較信号を生成する、請求項 2に 記載の位相比較回路と、
前記位相比較回路から出力された比較信号を平滑化した第 2の制御信号を生成 する平滑化回路と、
前記第 2の制御信号の電圧レベルに基づ ヽて、生成する前記クロックの周波数を 変更する周波数可変型発振器と、
を備える、 PLL周波数シンセサイザ。
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