JP4649362B2 - 発振器制御装置 - Google Patents

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Description

本発明は、所望の発振周波数の発振信号を出力する電圧制御発振器を備えた発振器制御装置に関する。
近年、例えば、急速に市場が拡大している移動体通信端末においては、個々の端末にそれぞれ電圧制御発振器(ＶＣＯ：Voltage Controlled Oscillator)を搭載することが必要とされる（例えば、特許文献１参照）。
この、電圧制御発振器は、発振周波数制御電圧により発振周波数を変化させることができる。
しかしながら、近年の回路動作電圧の低下に伴い、性能を保証しつつ利用可能な電圧可変幅は狭くなってきている。さらに、利用周波数も広帯域化してきている。従来方式のＶＣＯでは単位電圧あたりの周波数可変量を増加させていた。このため、制御電圧上に加わる雑音への感度が大きくなり、位相雑音、スプリアス等の特性が劣化する原因となっていた。
そこで、低電圧で広帯域化を実現しつつ位相雑音を抑えるために、周波数制御用とは別に外部制御端子を持ち選択的に発振周波数帯域を変化可能な電圧制御発振器を用いることが増えている。
ここで、スイッチにより選択的に容量を変えて発振帯域を選択できるようにした一般的なＬＣ発振器の構成がある。このような構成を用いることで周波数変化/発振周波数制御電圧変化を低く抑えつつ十分な発振周波数帯域を確保できる。
しかしながら、周波数変化/発振周波数制御電圧変化を抑制することにより周波数調整する当該スイッチを固定した時の周波数可変幅が減少する。
したがって、このような回路を用いるには発振周波数に合わせて当該スイッチの切替を適切に設定する必要がある。
また、従来の電圧制御発振器には、制御電圧の増加に伴って周波数が増加するものがある。発振周波数制御電圧を理想的な範囲とするために基準となる基準電圧と発振周波数制御電圧とを比較する。
そして、発振周波数制御電圧が基準電圧より高ければ容量を開放し周波数を上げて発振周波数制御電圧を下げるように動作し、発振周波数制御電圧が基準電圧よりも低くなれば容量を接続し周波数を下げて発振周波数制御電圧を下げるように動作する。
この従来の電圧制御発振器の発振周波数の調整方法では、調整に要する時間がＰＬＬ（Phase Locked Loop）の各特性の影響を受けるという問題がある。
すなわち、発振周波数制御電圧の値をそのまま利用するために合成容量を制御するスイッチ回路をある値に設定したときに、基準電圧と発振周波数制御電圧とを比較した結果の判定にかかる時間は、ＰＬＬを構成する各回路の定数に依存する。
また、従来の他の電圧制御発振器では、ＶＣＯ容量設定時には位相周波数検出器を停止し、基準電圧と発振周波数制御電圧とを基準信号に同期させて大小を比較し、その出力でチャージポンプを駆動し基準電圧≒発振周波数制御電圧となるようにする。
その上で、分周器の出力ではなくプリスケーラの出力を計数する。この時、プリスケーラの制御信号も同時に見ることでＶＣＯの正確な周波数を知ることができる。
このような構成をとることで分周器の出力を比較するよりも短時間で比較を行うことができ、またチャージポンプを共有することで先にあげたようなスイッチなどの付加回路による特性の劣化を防ぐことができる。
しかしながら、プリスケーラの出力と基準信号を比較する場合、それらの出力周波数には本来パルススワロカウンタで計数する分だけの差がある。
特に、シグマデルタ変調器を用いるようなFractional‐N方式のＰＬＬにおいてはパルススワロカウンタの設定が一定ではない。
したがって、正確な比較係数を与えるためには、ＰＬＬの設定値から別途計算しなおす必要がある。これにより、回路規模の増大と共に、基準周波数となる周波数の選定によっては比較誤差が生じる原因となっていた。
特開２００６−５０４３５２号公報
本発明は、上記課題を解決するものであり、高精度に電圧制御発振器を制御するとともに、回路面積、消費電流を削減することが可能な発振器制御装置を提供することを目的とする。
本発明の一態様に係る発振器制御装置は、基準信号と分周信号とを比較し位相差信号を出力する位相周波数検出器と、前記位相周波数検出器が出力した位相差信号に応じて位相誤差信号を出力するチャージポンプと、前記チャージポンプが出力した位相誤差信号をフィルタリングし発振周波数制御電圧を出力するループフィルタと、コイル、このコイルの両端とその両端が接続された可変容量、および、前記可変容量の両端間にスイッチと直列に接続された容量を有するＬＣ共振器を有し、前記発振周波数制御電圧により前記可変容量の容量値が調整されて発振周波数が制御される電圧制御発振器と、前記電圧制御発振器の出力を分周し、前記分周信号を出力する分周器と、前記基準信号の波数を所望数カウントし、第１のフラグ信号を出力する第１のカウンタと、前記分周信号の波数を前記所望数カウントし、第２のフラグ信号を出力する第２のカウンタと、前記第１のフラグ信号と前記第２のフラグ信号とを比較し、周波数比較信号を出力する第１のコンパレータと、前記電圧制御発振器、前記第１のカウンタ、前記第２のカウンタ、および、前記分周器に信号を出力して制御する制御回路と、を備えることを特徴とする。
本発明の他の態様に係る発振器制御装置は、基準信号と分周信号とを比較し位相差信号を出力する位相周波数検出器と、前記位相周波数検出器が出力した位相差信号に応じて位相誤差信号を出力するチャージポンプと、前記チャージポンプが出力した位相誤差信号をフィルタリングし発振周波数制御電圧を出力するループフィルタと、前記発振周波数制御電圧により発振周波数が制御される電圧制御発振器と、前記電圧制御発振器の出力した発振信号の波数をカウントするプリスケーラ、および、このプリスケーラの出力を受けるとともに前記プリスケーラの分周比を制御し、前記プリスケーラの出力に応じて前記分周信号を出力するパルススワロカウンタと、を有する分周器と、前記基準信号の波数を所望数カウントし、第１のフラグ信号を出力する第１のカウンタと、前記分周信号の波数を前記所望数カウントし、第２のフラグ信号を出力する第２のカウンタと、前記第１のフラグ信号と前記第２のフラグ信号とを比較し、周波数比較信号を出力する第１のコンパレータと、前記電圧制御発振器、前記第１のカウンタ、前記第２のカウンタ、および、前記分周器に信号を出力して制御する制御回路と、を備えることを特徴とする。
本発明の一態様に係る電圧制御発振器によれば、高精度に電圧制御発振器を制御するとともに、回路面積、消費電流を削減することができる。
本発明は、高精度に電圧制御発振器を制御するとともに、回路面積、消費電流を削減することが可能な発振器制御装置を提供する。
すなわち、第１に、外部制御入力により発振周波数帯域の切り替えが可能なＶＣＯの制御において、基準信号とＶＣＯ出力またはその分周信号の位相を比較してＶＣＯの発振周波数域を制御し、かつ位相比較の際に分周器の動作を基準信号の位相と同期化させることで短時間に高精度の制御を行う。
第２に、ＶＣＯ出力周波数と基準信号比較時の分周器の動作状態と通常ＰＬＬ動作時の状態とを同じとすることで分周するための回路を共通化し、回路の単純化と面積削減を行うとともに消費電流を削減する。
第３に、ＶＣＯの初期制御電圧を設定するにあたり、電圧制御時にチャージポンプを制御回路とＰＬＬ動作時の回路で共有することにより、電圧制御回路の付加による回路動作への影響と実装面積増大を抑える。
以下、本発明に係る実施例について図面を参照しながら説明する。
本実施例では、デジタル制御用のＰＬＬで周波数が低く十分な振幅の信号が取り出せる場合について説明する。
図１は、本発明の実施例１に係る電圧制御発振器１００の要部構成を示す図である。
図１に示すように、発振器制御装置１００は、基準信号Ｓｒｅｆと分周信号Ｓｄとを比較し位相差信号を出力する位相周波数検出器１と、この位相周波数検出器が出力した位相差信号に応じて位相誤差信号を出力するチャージポンプ２と、このチャージポンプ２が出力した位相誤差信号をフィルタリングし発振周波数制御電圧Ｖｃｔｒｌを出力するループフィルタ３と、を備える。
また、発振器制御装置１００は、ＬＣ共振器を有し、発振周波数制御電圧Ｖｃｔｒｌにより可変容量の容量値が調整されて発振周波数が制御される電圧制御発振器４と、この電圧制御発振器４の出力を分周し、既述の分周信号Ｓｄを出力する分周器５と、を備える。
ここで、図２は、図１の電圧制御発振器４のＬＣ共振器の要部構成を示す図である。また、図３は、図２のＬＣ共振器の発振周波数特性を示す図である。
図２に示すように、ＬＣ共振器２０は、例えば、コイル２１、このコイル２１の両端とその両端が接続された可変容量２２、および、この可変容量２２の両端間にスイッチ２３、２４、２５と直列に接続された容量２６、２７、２８を有する。
このＬＣ共振器２０は、図３に示すように、スイッチ２３、２４、２５を切り替えることにより、発振周波数の帯域を変更することができる。すなわち、発振周波数の粗調整ができる。さらに、ＬＣ共振器２０は、可変容量２２に入力される発振周波数制御電圧Ｖｃｔｒｌを制御することにより発振周波数の調整ができる。すなわち、発振周波数の微調整ができる。
また、発振器制御装置１００は、基準信号Ｓｒｅｆの波数を所望数カウントし、第１のフラグ信号Ｒｆｌａｇを出力する第１のカウンタであるＲカウンタ６と、分周信号Ｓｄの波数を所望数カウントし、第２のフラグ信号Ｎｆｌａｇを出力する第２のカウンタであるＮカウンタ７と、を備える。
なお、Ｒカウンタ６とＮカウンタ７の回路構成は同じである。
また、発振器制御装置１００は、第１のフラグ信号Ｒｆｌａｇと第２のフラグ信号Ｎｆｌａｇとを比較し、周波数比較信号を出力する第１のコンパレータ８と、基準電圧Ｖｒｅｆと既述の発振周波数制御電圧Ｖｃｔｒｌとが入力され、基準信号Ｓｒｅｆに同期した信号を出力する第２のコンパレータ９と、電圧制御発振器４、Ｒカウンタ６、Ｎカウンタ７、分周器５、第２のコンパレータ９に信号を出力して制御する制御回路１０と、第２のコンパレータ９の出力信号と位相周波数検出器１の出力信号とを、制御回路１０の選択信号に応じて切り替えてチャージポンプ２に出力するマルチプレックサ１１と、を有する制御部１０１を備える。
図４は、発振器制御装置１００の第１のコンパレータ８の要部構成の一例を示す図である。
図４に示すように、第１のコンパレータ８は、ＣＬＫ端子に第１のフラグ信号Ｒｆｌａｇが入力されるとともにＤ端子にデータとして第２のフラグ信号Ｎｆｌａｇが入力され、これらの入力に基づいて周波数比較信号ＦｒｅｑＨを出力するＤフリップフロップ３０を有する。
このＤフリップフロップ３０は、第１のフラグ信号Ｒｆｌａｇ、第２のフラグ信号Ｎｆｌａｇのどちらの出力位相が進んでいるかを判定するようになっている。
図５は、発振器制御装置１００の第２のコンパレータ９の要部構成の一例を示す図である。また、図６は、図５の第２のコンパレータ９に入出力される信号の波形の一例を示す図である。
図５に示すように、第２のコンパレータ９は、非反転入力端子に発振周波数制御電圧Ｖｃｔｒｌが入力され、反転入力端子に基準電圧Ｖｒｅｆが入力される比較器４０と、この比較器４０の出力がＤ端子に入力されるとともにＣＬＫ端子に基準信号Ｓｒｅｆが入力され、マルチプレックサ１１に信号を出力するＤフリップフロップ４１とを有する。
この第２のコンパレータ９は、図６に示すように、基準信号Ｓｒｅｆに同期し発振周波数制御電圧Ｖｃｔｒｌと基準電圧Ｖｒｅｆの大小関係を判定する。発振周波数制御電圧Ｖｃｔｒｌ＞基準電圧Ｖｒｅｆの場合は、ＤＯＷＮ信号を、マルチプレックサ１１を介してチャージポンプ２へ出力する。一方、発振周波数制御電圧Ｖｃｔｒｌ＜基準電圧Ｖｒｅｆの場合は、ＵＰ信号を、マルチプレックサ１１を介してチャージポンプ２へ出力する。
ここで、以上のような構成を有する発振器制御装置１００が、ＰＬＬ動作に移行する前に、電圧制御発振器４を制御するためのフローについて説明する。
図７は、実施例１に係る発振器制御装置により電圧制御発振器を制御するフローを示すフローチャートである。また、図８Ａ、図８Ｂは、発振器制御装置１００が電圧制御発振器４を制御するための各信号の波形を示すタイミングチャートである。
図７に示すように、先ず、発振器制御装置１００は動作の初期設定をする（ステップＳ１）。すなわち、発振器制御装置１００は、ある発振周波数が設定されると位相周波数検出器１の動作を、制御信号を出力して停止し、例えば、電圧制御発振器４のＶＣＯ制御端子のＭＳＢ(Most Significant Bit:最上位ビット）を“１”、残りを全て“０”とする。
ここで、図９Ａは、制御ビットＣａｐＴｒｉｍが３ビットの場合のビットを判定するフローを示す図である。また、図９Ｂは、電圧制御発振器４の発振周波数特性を示す図である。電圧制御発振器１００の周波数切り替え幅は、例えば、図９Ａ、図９Ｂに示すように、ＭＳＢ変化時が最大周波数変化であり、各制御信号とも“１”においてスイッチ２３（ＳＷ[０]）、２４（ＳＷ[１]）、２５（ＳＷ[２]）を切り替えて容量２６、２７、２８の何れかを付加し発振周波数を下げるように動作する。
次に、発振周波数制御電圧Ｖｃｔｒｌを基準電圧に固定する（ステップＳ２）。すなわち、制御回路１０は、制御信号selectをマルチプレックサ１１に出力して、マルチプレックサ１１の入力“１”を選択する。その上で、制御回路１０は、制御信号Comp2enableを”Ｈｉｇｈ”として第２のコンパレータ９の動作を開始する。
この第２のコンパレータからＵＰ/ＤＯＷＮ信号がマルチプレックサ１１を介してチャージポンプ２に出力される。これにより、このチャージポンプ２が昇圧動作、または降圧動作し、ループフィルタ３から出力される発振周波数制御電圧Ｖｃｔｒｌが基準電圧Vrefに近づくように制御される。
そして、発振周波数制御電圧Ｖｃｔｒｌ≒基準電圧Ｖｒｅｆとなるように一定時間経過の後、制御回路１０は、制御信号Comp2enableを”Ｌｏｗ”として第２のコンパレータ９の動作を停止する。
次に、分周器５のカウンタ（図示せず）とＮカウンタ７、Ｒカウンタ６を同期させて動作を開始する（ステップＳ３）。制御回路１０は、第１のコンパレータ８の第１の周波数比較信号ＦｒｅｑＨに基づいて、基準信号Ｓｒｅｆと分周信号Ｓｄとの間の周波数差を判定し、基準信号Ｓｒｅｆに分周信号Ｓｄを同期させるための制御信号Ref Syncを分周器５に出力する。
すなわち、制御回路１０が、制御信号Counter Resetと制御信号Ref Syncとを”Ｈｉｇｈ”とし、Ｎカウンタ７、Ｒカウンタ６を初期値にし、分周器５を通常動作時の分周比設定のまま保持する。制御信号Ref Syncは基準信号Srefと同期し、”Ｌｏｗ”となると分周器５は動作を開始する。この時分周器５は、基準信号Ｓｒｅｆに同期して動作を開始する。
この条件のもとで、Ｒカウンタ６とＮカウンタ７を動作させる。そして、制御回路１０が出力した制御信号Counter Resetにより、第１のフラグ信号Ｒｆｌａｇ、第２のフラグ信号Ｎｆｌａｇが”Ｌｏｗ”となり、任意の設定値Cまで計数すると”Ｈｉｇｈ”となる。
次に、分周器５とＮカウンタ７、Ｒカウンタ６を同期させた後の、基準信号Ｓｒｅｆと分周信号Ｓｄとの周波数差を判定する（ステップＳ４）。基準信号Ｓｒｅｆと分周信号Ｓｄとを同期させた後、制御回路１０は、Ｒ、Ｎカウンタ６、７を制御して基準信号Ｓｒｅｆ、分周信号Ｓｄの波数を該所望数カウントさせる。
そして、制御回路１０は、同期後に出力される第１のコンパレータ８の第２の周波数比較信号ＦｒｅｑＨに基づいて、基準信号Ｓｒｅｆと分周信号Ｓｄとの間の周波数差を判定する。
次に、電圧制御発振器４のスイッチ２３、２４、２５を、例えば、既述の図８Ａ、図８Ｂに示すように段階的に切り替えて、共振回路２０の合成容量を調整する（ステップＳ５）。
すなわち、制御回路１０は、基準信号Ｓｒｅｆと分周信号Ｓｄとの間の周波数差に応じて電圧制御発振器４にスイッチ２３、２４、２５のオンオフを制御する制御信号Cap Trimを出力して電圧制御発振器４の発振周波数を制御する。
例えば、第２の周波数比較信号ＦｒｅｑＨが”Ｈｉｇｈ”の場合は、電圧制御発振器４の発振周波数が既述の設定周波数よりも高いということで、例えば、制御端子のＭＳＢを“１”で保持し、逆の場合は“０”とし次のビットを“１”とする（図８Ａ）。
次に、電圧制御発振器４の合成容量の調整が完了したかが判断される（ステップＳ６）。すなわち、制御回路１０が、電圧制御発振器４のＶＣＯ制御端子のＬＳＢ（Less Significant Bit:最下位ビット）まで、スイッチ２３、２４、２５の切替が確定したかを判断する。
電圧制御発振器４の合成容量の調整が完了していない場合、ここでは、ＬＳＢまで、スイッチ２３、２４、２５の切替が確定していない場合は、周波数安定まで一定時間待機後（ステップＳ７）、ステップＳ３に戻る。
一方、電圧制御発振器４の合成容量の調整が完了した場合、ここでは、ＬＳＢまで、スイッチ２３、２４、２５の切替が確定した場合は、周波数安定まで一定時間待機後、分周器を基準信号に同期しＰＬＬ動作を開始する（ステップＳ８）。
すなわち、スイッチ２３、２４、２５の切替が確定した時点で、制御回路１０は、制御信号RefSyncにより、分周器５の分周信号Ｓｄと基準信号Ｓｒｅｆの位相を揃える。さらに、制御回路１０は、制御信号Selectを出力してマルチプレックサ１１の入力０を選択し、制御信号PFD‐Enableを“Ｈｉｇｈ”としてＰＬＬ動作を開始し、通常のロックアップ動作へと移行する。
以上のように、比較対照となるカウンタをＮカウンタ７として分周器５のカウンタと共有する。これにより、回路規模の増大を防止している。さらに、制御信号RefSyncで位相をそろえることにより、基準信号Srefが低い周波数でも、十分に短い時間で基準信号Srefと分周信号Sdとの周波数差を精度良く判定することが可能となる。
また、電圧制御発振器４を制御する回路とPLL動作をする回路とを共有することで、通常のＰＬＬ動作時と同じ設定のまま動作することができるため、電圧制御発振器４を制御する回路に対して分周器５が出力する分周信号Ｓｄと基準信号Ｓｒｅｆの周波数比を別途設定する必要がない。
この他に発振周波数制御電圧Ｖｃｔｒｌと基準電圧Ｖｒｅｆの比較結果をチャージポンプ２を共用して発振周波数制御電圧Ｖｃｔｒｌの制御へと反映させている。これにより、余剰な回路による発振周波数制御電圧Ｖｃｔｒｌへの雑音の影響を最小限に抑えつつ面積の増大も抑えることができる。
また、基準信号Srefを基準にして各動作や比較が行われるので、プロセス変動や使用状況の変化に関係なく、一定の時間で電圧制御発振器４を制御することが可能となる。
以上のように、本実施例に係る発振器制御装置によれば、高精度に電圧制御発振器を制御するとともに、回路面積、消費電流を削減することができる。
実施例１では、デジタル制御用のＰＬＬで周波数が低く十分な振幅の信号が取り出せる場合について説明した。ＰＬＬの周波数が高く、分周器がプリスケーラ、パルススワロカウンタを有する場合について説明する。
図１０は、本発明の一態様である実施例２に係る電圧制御発振器２００の要部の構成を示す回路図である。なお、図中、実施例１と同じ符号は、実施例１と同様の構成を示している。
図１０に示すように、発振器制御装置２００の分周器２０５は、電圧制御発振器４が出力した発振信号の波数をカウントするプリスケーラ１２と、このプリスケーラ１２の出力Pres Sigを受けるとともに制御信号Pres Ctrlを出力してプリスケーラ１２の分周比を制御し、プリスケーラ１２の出力に応じて分周信号Ｓｄを出力するパルススワロカウンタ１３と、を有する。
また、発振器制御装置２００は、分周信号Ｓｄに基づいて、パルススワロカウンタ１３を制御するシグマデルタ変調器１４を、さらに備える。
なお、以上のような構成を有する発振器制御装置２００による電圧制御発振器４の制御は、図７に示すフローと同様に実施される。なお、このフローにおいて、制御信号Ref Syncにより分周器２０５のパルススワロカウンタ１３が実施例１と同様のタイミング（図８Ａ、図８Ｂ）で制御される。また、他の構成については実施例１と同様に制御される。
以上のように、本実施例に係る発振器制御装置によれば、実施例１と同様に高精度に電圧制御発振器を制御するとともに、回路面積、消費電流を削減することができる。
特に、少数分周においては実施例1と比較してプリスケーラ出力と基準信号Ｓｒｅｆの周波数比を計算するための追加回路が必要ない分面積削減への寄与は大きい。
実施例１、２では、発振周波数制御電圧を基準電圧に固定するために第２のコンパレータおよびマルチプレックサを用いた構成について述べた。本実施例では、発振周波数制御電圧を基準電圧に固定するための他の構成について述べる。
図１１は、本発明の一態様である実施例３に係る発振器制御装置３００の要部の構成を示す図である。なお、図中、実施例１、２と同じ符号は、実施例１、２と同様の構成を示している。また、図１１では、シグマデルタ変調器を省略している。
図１１に示すように、発振器制御装置３００は、第２のコンパレータおよびマルチプレックサの代わりに、ループフィルタ３と電圧制御発振器４との間に設けられたスイッチ回路１５を備える。
スイッチ回路１５は、制御回路１０の制御信号に基づいてループフィルタの出力と基準電圧Ｖｒｅｆとを切り替えて電圧制御発振器４に発振周波数制御電圧Ｖｃｔｒｌを出力する。
なお、以上のような構成を有する発振器制御装置３００による電圧制御発振器４の制御は、第２のコンパレータおよびマルチプレックサに関係する動作以外は、図７に示すフローと同様に実施される。
なお、このフローにおいて、ステップＳ２で、制御回路１０の制御信号に基づいて、スイッチ回路１５が基準電圧Ｖｒｅｆを電圧制御発振器４に出力する。
また、ステップＳ７で、制御回路１０の制御信号に基づいて、スイッチ回路１５がチャージポンプ３の出力に切り替えて電圧制御発振器４に出力する。
以上のように、本実施例に係る発振器制御装置によれば、実施例１、２と同様に、高精度に電圧制御発振器を制御するとともに、回路面積、消費電流を削減することができる。
実施例３では、発振器制御装置が電圧制御発振器を制御する構成について述べた。この構成は、プリスケーラの調整に用いてもよい。本実施例では、実施例３の回路動作をプリスケーラの制御に適用し、発振器制御装置がプリスケーラを制御する構成について述べる。
図１２は、本発明の一態様である実施例４に係る発振器制御装置４００の要部の構成を示す図である。なお、図中、実施例と同じ符号は、実施例３と同様の構成を示している。
図１２に示すように、発振器制御装置５００の制御回路１０は、電圧制御発振器を運転・停止させる制御信号VCO enableを出力する。また、制御回路１０は、第１のコンパレータ８が出力したＦｒｅｑＨに応じてプリスケーラ１２に制御信号Prescaler Bias Trimを出力し、プリスケーラ１２の自走発信周波数を、同期させる所望の周波数付近に調整する。
ここでは、プリスケーラ１２には自走発振周波数とバイアス電流に相関のある回路構成を用いているものとする。このプリスケーラ１２は、一般的に自走発振しており、その周波数が同期する周波数と近いほど入力に対する感度がよくなるものである。
ここで、以上のような構成を有する発振器制御装置４００が、ＰＬＬ動作に移行する前に、プリスケーラ１２を制御するためのフローについて説明する。
図１３は、実施例１に係る発振器制御装置により電圧制御発振器を制御するフローを示すフローチャートである。なお、このフローにおけるタイミング波形は、図８Ａ、図８Ｂと同様である。
図１３に示すように、先ず、発振器制御装置１００は電圧制御発振器４を制御信号VCO enableにより停止させる（ステップ４１）。すなわち、プリスケーラ１２の制御時には、ＶＣＯenableを“Ｌｏｗ”として電圧制御発振器４を停止状態とする。
次に、分周器５のパルススワロカウンタ１３とＮカウンタ７、Ｒカウンタ６を同期させて動作を開始する（ステップＳ４３）。制御回路１０は、第１のコンパレータ８の第１の周波数比較信号ＦｒｅｑＨに基づいて、基準信号Ｓｒｅｆと分周信号Ｓｄとの間の周波数差を判定し、基準信号Ｓｒｅｆに分周信号Ｓｄを同期させるための制御信号Ref Syncをパルススワロカウンタ１３に出力する。
すなわち、制御回路１０が、制御信号Counter Resetと制御信号Ref Syncとを”Ｈｉｇｈ”とし、Ｎカウンタ７、Ｒカウンタ６を初期値にし、パルススワロカウンタ１３を通常動作時の分周比設定のまま保持する。制御信号Ref Syncは基準信号Srefと同期し、”Ｌｏｗ”となると分周器５は動作を開始する。この時パルススワロカウンタ１３は、基準信号Ｓｒｅｆに同期して動作を開始する。
この条件のもとで、Ｒカウンタ６とＮカウンタ７を動作させる。そして、制御回路１０が出力した制御信号Counter Resetにより、第１のフラグ信号Ｒｆｌａｇ、第２のフラグ信号Ｎｆｌａｇが”Ｌｏｗ”となり、任意の設定値Cまで計数すると”Ｈｉｇｈ”となる。
次に、パルススワロカウンタ１３とＮカウンタ７、Ｒカウンタ６を同期させた後の、基準信号Ｓｒｅｆと分周信号Ｓｄとの周波数差を判定する（ステップＳ４４）。基準信号Ｓｒｅｆと分周信号Ｓｄとを同期させた後、制御回路１０は、Ｒ、Ｎカウンタ６、７を制御して基準信号Ｓｒｅｆ、分周信号Ｓｄの波数を該所望数カウントさせる。
そして、制御回路１０は、同期後に出力される第１のコンパレータ８の第２の周波数比較信号ＦｒｅｑＨに基づいて、基準信号Ｓｒｅｆと分周信号Ｓｄとの間の周波数差を判定する。
次に、プリスケーラ１２のバイアス電流を調整する（ステップＳ４５）。すなわち、制御回路１０は、基準信号Ｓｒｅｆと分周信号Ｓｄとの間の周波数差に応じてプリスケーラ１２にバイアス電流を調整する制御信号Prescaler Bias Trimを出力してプリスケーラ１２の自走発振周波数を段階的に制御する。
例えば、制御回路１０は、第２のフラグ信号Ｎｆｌａｇが第１のフラグ信号Ｒｆｌａｇよりも 早ければ、プリスケーラ１２の自走発振周波数が入力換算周波数において設定周波数よりもよりも高いと判断し、周波数を下げるようにバイアス電流を調整する。
一方、制御回路１０は、第１のフラグ信号Ｒｆｌａｇが第２のフラグ信号Ｎｆｌａｇよりも早ければ、上げるようにプリスケーラ１２の設定を変更し、自走発振周波数を下げるようにバイアス電流を調整する。
次に、プリスケーラ１２のバイアス電流の調整が完了したかが判断される（ステップＳ４６）。
プリスケーラ１２のバイアス電流の調整が完了していない場合は、周波数安定まで一定時間待機後（ステップＳ４７）、ステップＳ４３に戻る。
一方、プリスケーラ１２のバイアス電流の調整が完了した場合、電圧制御発振器４を動作させて、周波数安定まで一定時間待機後、分周器を基準信号に同期しＰＬＬ動作を開始する（ステップＳ４８）。
以上のように、プリスケーラ１２の自走発振周波数を同期する周波数付近に設定することにより感度がよくなため、低電圧動作や電圧制御発振器４の出力振幅が減少する状況下でも、より確実にＰＬＬ動作できるようになる。
以上のように、本実施例に係る発振器制御装置によれば、より確実にＰＬＬ動作できるようするとともに、回路面積、消費電流を削減することができる。
実施例１では、発振器制御装置が電圧制御発振器を制御する構成について述べた。本実施例では、発振器制御装置がリング発振器を制御する構成について述べる。
図１３は、本発明の一態様である実施例５に係る発振器制御装置５００の要部の構成を示す図である。なお、図中、実施例と同じ符号は、実施例１と同様の構成を示している。
図１３に示すように、発振器制御装置５００は、電圧制御発振器に代えて、リング発振器６０４を備えている。
このリング発振器５０４は、複数の固定電圧Ｖ１〜Ｖ３を切替て出力するスイッチ１６、一端が電源電位ＶＣＣに接続されスイッチ１６の出力電圧により制御される第１のトランジスタ１７、一端が電源電位ＶＣＣに接続され発振周波数制御電圧Ｖｃｔｒｌにより制御される第２のトランジスタ１８、および、リング状に接続されるとともに第１、第２のトランジスタ１７、１８の他端が各々接続され制御電流が供給される奇数個のインバータ１９、を有する。
また、リング発振器５０４は、発振周波数制御電圧Ｖｃｔｒｌにより第２のトランジスタ１８を制御することにより制御電流が調整され、発振周波数が制御される。
ここで、以上のような構成を有する発振器制御装置５００による電圧制御発振器５０４の制御は、図７に示すフローと類似したフローで実施される。
ここで、図７のフローにおいて、ステップＳ５では、制御回路１０は、判定された周波数差に応じてリング発振器５０４にスイッチ１６の切替を制御する信号Ｖｓｅｌｅｃｔを出力する。これにより、第１のトランジスタ１７が制御されることにより制御電流が調整され、リング発振器５０４の発振周波数が制御される。他のステップは同様である。
以上のように、本実施例に係る発振器制御装置によれば、実施例１と同様に、高精度にリング発振器を制御するとともに、回路面積、消費電流を削減することができる。
本発明の一態様である実施例１に係る電圧制御発振器１００の要部構成を示す図である。 図１の電圧制御発振器４のＬＣ共振器の要部構成を示す図である。 図３は、図２のＬＣ共振器の発振周波数特性を示す図である。 本発明の一態様である実施例１に係る発振器制御装置の第１のコンパレータ８の要部構成の一例を示す図である 本発明の一態様である実施例１に係る発振器制御装置の第２のコンパレータの要部構成の一例を示す図である。 本発明の一態様である実施例３に係る電圧制御発振器の調整回路３００の要部の構成を示す回路図である。 実施例１に係る発振器制御装置により電圧制御発振器を制御するフローを示すフローチャートである。 発振器制御装置が電圧制御発振器を制御するための各信号の波形を示すタイミングチャートである。 発振器制御装置が電圧制御発振器を制御するための各信号の波形を示すタイミングチャートである。 制御ビットＣａｐＴｒｉｍが３ビットの場合のビットを判定するフローを示す図である。 本発明の一態様である実施例１に係る電圧制御発振器の発振周波数特性を示す図である。 本発明の一態様である実施例２に係る電圧制御発振器２００の要部構成を示す図である。 本発明の一態様である実施例３に係る電圧制御発振器３００の要部構成を示す図である。 本発明の一態様である実施例４に係る電圧制御発振器４００の要部構成を示す図である。 実施例４に係る発振器制御装置によりプリスケーラを制御するフローを示すフローチャートである。 本発明の一態様である実施例５に係る電圧制御発振器５００の要部構成を示す図である。
符号の説明
１ 位相周波数検出器
２ チャージポンプ
３ ループフィルタ
４ 電圧制御発振器
５ 分周器
６ Ｒカウンタ
７ Ｎカウンタ
８ 第１のコンパレータ
９ 第２のコンパレータ
１０ 制御回路
１１ マルチプレックサ
１２ プリスケーラ
１３ パルススワロカウンタ
１４ シグマデルタ変調器
１６ スイッチ
１７ 第１のトランジスタ
１８ 第２のトランジスタ
１９ インバータ
２０ ＬＣ共振器
２１ コイル
２２ 可変容量
２３ スイッチ
２４ スイッチ
２５ スイッチ
２６ 容量
２７ 容量
２８ 容量
３０ Ｄフリップフロップ
４０ 比較器
４１ Ｄフリップフロップ
１００、２００、３００、４００、５００、発振器制御装置
１０１、５０１ 制御部
２０５ 分周器
５０４ リング発振器

Claims (4)

  1. 基準信号と分周信号とを比較し位相差信号を出力する位相周波数検出器と、
    前記位相周波数検出器が出力した位相差信号に応じて位相誤差信号を出力するチャージポンプと、
    前記チャージポンプが出力した位相誤差信号をフィルタリングし発振周波数制御電圧を出力するループフィルタと、
    コイル、このコイルの両端とその両端が接続された可変容量、および、前記可変容量の両端間にスイッチと直列に接続された容量を有するＬＣ共振器を有し、前記発振周波数制御電圧により前記可変容量の容量値が調整されて発振周波数が制御される電圧制御発振器と、
    前記電圧制御発振器の出力を分周し、前記分周信号を出力する分周器と、
    前記基準信号の波数を所望数カウントし、第１のフラグ信号を出力する第１のカウンタと、
    前記分周信号の波数を前記所望数カウントし、第２のフラグ信号を出力する第２のカウンタと、
    前記第１のフラグ信号と前記第２のフラグ信号とを比較し、周波数比較信号を出力する第１のコンパレータと、
    前記電圧制御発振器、前記第１のカウンタ、前記第２のカウンタ、および、前記分周器に信号を出力して制御する制御回路と、
    基準電圧と前記発振周波数制御電圧とが入力され、前記基準信号に同期した信号を出力する第２のコンパレータと、
    前記第２のコンパレータの出力信号と前記位相周波数検出器の出力信号とを前記制御回路の選択信号に応じて切り替えて前記チャージポンプに出力するマルチプレックサと、備える
    ことを特徴とする発振器制御装置。
  2. 前記制御回路は、
    前記第１のコンパレータの第１の周波数比較信号に基づいて、前記基準信号と前記分周信号との間の周波数差を判定し、前記基準信号に前記分周信号を同期させるための信号を前記分周器に出力し、
    前記基準信号と前記分周信号とを同期させた後、前記第１のカウンタおよび第２のカウンタを制御して前記基準信号、前記分周信号の波数を前記所望数カウントさせ、
    同期後に出力される前記第１のコンパレータの第２の周波数比較信号に基づいて、前記基準信号と前記分周信号との間の周波数差を判定し、
    この周波数差に応じて前記電圧制御発振器に前記スイッチのオンオフを制御する信号を出力して前記電圧制御発振器の発振周波数を制御する
    ことを特徴とする請求項１に記載の発振器制御装置。
  3. 前記分周器は、前記電圧制御発振器の出力した発振信号の波数をカウントするプリスケーラと、このプリスケーラの出力を受けるとともに前記プリスケーラの分周比を制御し、前記プリスケーラの出力に応じて前記分周信号を出力するパルススワロカウンタと、を有する
    ことを特徴とする請求項１または２に記載の発振器制御装置。
  4. 前記第２のコンパレータは、非反転入力端子に前記発振周波数制御電圧が入力され、反転入力端子に基準電圧が入力される比較器と、この比較器の出力がＤ端子に入力されるとともにＣＬＫ端子に前記基準信号が入力され、前記マルチプレックサに信号を出力するＤフリップフロップとを有する
    ことを特徴とする請求項１ないし３のいずれか一項に記載の発振器制御装置。
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