JP2006180194A - 周波数シンセサイザ - Google Patents

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Abstract

【課題】 ＶＣＯのＦ−Ｖ特性が温度や製造プロセスのばらつきにより変動した場合にも所望の周波数で発振できるようにＶＣＯの制御電圧を適切な値に制御する。
【解決手段】 参照周波数Ｆrefを有する参照信号と第１の周波数を有する第１の信号とを与えられて位相を比較し、この位相比較結果に基づいた制御電圧をＶＣＯ２１の入力端子に与えて発振周波数を有する第２の信号を生成して出力端子から出力し、この第２の信号をデバイダ１５に与えて分周して第１の信号を出力する位相同期ループ回路ＰＬＬ１１と、制御信号を生成してＶＣＯ２１に与える制御部ＣＴ２１とを備え、ＶＣＯ２１は、入力端子と出力端子との間にコイル及び可変容量が並列に接続され、さらに入力端子と出力端子との間に可変容量に並列に、複数の容量をスイッチにより選択的に接続する構成を有し、このスイッチは制御信号によりオン／オフが制御される。
【選択図】 図１

Description

本発明は、周波数シンセサイザに係わり、特に位相同期ループ回路（Phase Locked Loop、以下ＰＬＬという）を有するものに関する。
電圧制御発振回路（Voltage Controlled Oscillator、以下ＶＣＯという）を所定周波数で発振させるために、ＰＬＬが用いられている。
ＰＬＬは、その周波数Ｆと制御電圧Ｖctrlとの関係を示すＦ−Ｖ曲線の傾きＫＶ、即ちゲインが小さいと、広い周波数範囲に渡って発振させることができない。
また、一般にＦ−Ｖ曲線では温度や製造条件等によってばらつきが生じる。このため、所望の周波数あるいは周波数範囲で発振させることができない場合があった。
さらに、傾きＫＶが小さいと、ＰＬＬがロックするまでに要するロックアップタイムが長くなるという問題があった。
一方で、傾きＫＶを大きくとるとＰＬＬの安定性が劣化するという問題があった。さらに、傾きＫＶを大きくしようとすると、消費電流や装置面積の増加を招くこととなる。従って、従来は傾きＫＶを大きくするにも問題があった。
また、傾きＫＶは制御電圧Ｖctrlに依存する。制御電圧Ｖctrlが異なると、発振周波数Ｆが異なり傾きＫＶも異なる。このため、所望の制御電圧Ｖctrlの範囲で発振可能な周波数範囲が狭いという問題があった。
以下に、従来の周波数シンセサイザを開示する文献名を記載する。
特開２００２−２８０９０１号公報 米国特許第６，３２３，７３６号公報 米国特許第６，３８８，５３６号公報
本発明は上記事情に鑑み、ＶＣＯのＦ−Ｖ特性が温度や製造プロセスのばらつき等により変動した場合にも所望の周波数で発振できるようにＶＣＯの制御電圧を適性な値に制御することが可能なＰＬＬを含む周波数シンセサイザを提供することを目的とする。
本発明の一態様による周波数シンセサイザは、
参照周波数を有する参照信号と第１の周波数を有する第１の信号とを与えられて位相を比較し、この位相比較結果に基づいた制御電圧を電圧制御発振回路の入力端子に与えて発振周波数を有する第２の信号を生成して出力端子から出力し、この第２の信号を分周比を設定することが可能なデバイダに与えて分周して前記第１の信号を出力する位相同期ループ回路と、
制御信号を生成して前記電圧制御発振回路に与える制御部とを備え、
前記電圧制御発振回路は、
前記入力端子と前記出力端子との間にコイルと可変容量とが並列に接続され、さらに、前記入力端子と前記出力端子との間に前記可変容量に対して並列に、複数の容量のいずれかをスイッチにより選択的に接続する構成を有し、
前記スイッチは、前記制御信号によりオン／オフが制御されることを特徴とする。
また、本発明の一態様による周波数シンセサイザは、
参照周波数を有する参照信号と第１の周波数を有する第１の信号とを与えられて位相を比較し、この位相比較結果に基づいた制御電圧を電圧制御発振回路の入力端子に与えて発振周波数を有する第２の信号を生成して出力端子から出力し、この第２の信号をデバイダに与えて分周して前記第１の信号を出力する位相同期ループ回路と、
制御信号を生成して前記電圧制御発振回路に与える制御部と、
参照電圧を与えられ、前記電圧制御発振回路に与えられる前記制御電圧と前記参照電圧とを比較し、電圧比較結果を前記制御部に与える電圧比較部と、
を備え、
前記制御部は、この電圧比較結果に基づいて、前記制御電圧と前記参照電圧とが一致するように前記制御信号を生成して前記電圧制御発振回路に与えることを特徴とする。
さらに、本発明の一態様による周波数シンセサイザは、
参照周波数を有する参照信号と第１の周波数を有する第１の信号とを与えられて位相を比較し、この位相比較結果に基づいた制御電圧を電圧制御発振回路の入力端子に与えて発振周波数を有する第２の信号を生成して出力端子から出力し、この第２の信号をデバイダに与えて分周して前記第１の信号を出力する位相同期ループ回路と、
制御信号を生成して前記電圧制御発振回路に与える制御部と、
前記制御電圧に替えて、外部から与えられた参照電圧を前記電圧制御発振回路に与える電圧切り替えスイッチと、
前記参照電圧を与えられた前記電圧制御発振回路から出力された前記第２の信号を、前記デバイダが分周して出力した前記第１の信号と、前記参照信号とを与えられ、前記参照周波数と前記第１の周波数とをそれぞれ計測して計測値を出力するカウンタと、
前記カウンタから出力された計測値に基づいて、前記参照周波数と前記第１の周波数とを比較して周波数比較結果を前記制御部に出力する周波数比較部と、
を備え、
前記制御部は、前記電圧制御発振回路が前記参照電圧を与えられたときに出力した前記第２の信号を、前記デバイダが分周して出力した前記第１の信号が有する前記第１の周波数が、前記参照周波数と一致するように、前記制御信号を生成して前記電圧制御発振回路に与えることを特徴とする。
本発明の周波数シンセサイザによれば、温度等によりＶＣＯのＦ−Ｖ特性が変動した場合にも所望の周波数で発振できるように、ＶＣＯの制御電圧を制御することができる。
以下、本発明の実施の形態について図面を参照して説明する。
（１）第１の実施の形態
比較例としてのＰＬＬの構成を、図２に示す。
分周比Ｎ（Ｎ＞０）を有するデバイダ１５で分周された周波数Ｆdivを有する信号の位相と、システム全体を制御する図示されていないＣＰＵ等から与えられる参照周波数Ｆrefを有する信号の位相とを位相比較器（Phase Detector、以下ＰＤという）１１が比較する。これにより、参照周波数Ｆrefに対する周波数Ｆdivの位相差を比較結果として出力する。
この比較結果に基づいて、チャージポンプ（Charge Pump、以下ＣＰという）１２が出力端子の充放電を行い、比較結果に基づいた制御電圧Ｖctrlを出力する。この出力端子と接地端子との間には、ループの安定性を保証するループフィルタ１３が設けられている。
ＶＣＯ１４がＣＰ１２から出力された制御電圧Ｖctrlを与えられ、この電圧に基づいた発振周波数Ｆvcoを出力する。
デバイダ１５がこの発振周波数Ｆvcoを分周比Ｎ（Ｎ＞０）で分周し、周波数Ｆdiv（＝Ｆvco／Ｎ）を出力する。
これにより、発振周波数Ｆvco／Ｎが参照周波数Ｆrefに一致した状態でロックする。
尚、ＶＣＯ１４は図３に示すように、制御電圧Ｖctrlにより容量が変わる可変容量Ｃｖと、トランジスタの寄生容量や配線容量等、ＶＣＯ１４に寄生する寄生容量を合計した寄生容量Ｃｐと、コイルＬとが並列に接続されたＬＣ発振回路ＬＣ１４を内蔵している。
この場合の発振周波数Ｆvcoは、以下のようである。
Ｆvco＝１／（２π・（Ｌ・（Ｃｖ＋Ｃｐ））１／２ ） （１）
寄生容量Ｃｐが可変容量Ｃｖに対して大きいと、可変容量Ｃｖを調整した場合にも全体の発振周波数Ｆvcoをあまり変化させることができなくなる。即ち、広い周波数範囲に渡って発振することができなくなる。
このような比較例によるＰＬＬの発振周波数Ｆvcoと制御電圧Ｖctrlとの関係を示すＦ−Ｖ曲線は、図４に示されるようである。上述したように、Ｆ−Ｖ曲線は温度や製造プロセス条件等のばらつきによって変動する。
また、図５に示されるように、Ｆ−Ｖ曲線の傾きＫＶ１あるいはＫＶ２は制御電圧Ｖctrlに依存し、傾きＫＶ１のように大きいとループが不安定になり、傾きＫＶ２のように小さいとＰＬＬのロックアップタイムが長いといった問題があり、所望の傾きＫＶでＶＣＯ１４が発振する周波数範囲は狭い。
これに対し、本実施の形態による周波数シンセサイザは、図１に示される構成を備えている。比較例による周波数シンセサイザとＶＣＯ２１の構成が異なり、さらにＶＣＯ２１に後述するスイッチのオン／オフを制御する制御信号を与える制御部ＣＴ２１が付加されている。この制御部ＣＴ２１には、図示されていないＣＰＵ等から指令信号を与えられる。
ＶＣＯ２１は、図６に示されるように、ＬＣ発振回路として、通常のＬＣ発振回路ＬＣ２１に加えてその両端に、直列に接続された容量Ｃ１及びスイッチＳＷ１、直列に接続された容量Ｃ２及びスイッチＳＷ２、直列に接続された容量Ｃ３及びスイッチＳＷ３、…、直列に接続された容量Ｃｎ（ｎは２以上の整数）及びスイッチＳＷｎが並列に接続された構成を備えている。
各スイッチＳＷ１〜ＳＷｎは、制御部ＣＴ２１からの制御信号によってそのオン／オフを制御される。
あるいは、ＶＣＯ２１は図７に示されたような構成を備えている。
通常のＬＣ発振回路ＬＣ２１に加えて、一方の端子と接地端子との間において、直列に接続された容量Ｃ１Ｌ及びスイッチＳＷ１Ｌ、直列に接続された容量Ｃ２Ｌ及びスイッチＳＷ２Ｌ、直列に接続された容量Ｃ３Ｌ及びスイッチＳＷ３Ｌ、…、直列に接続された容量ＣｎＬ及びスイッチＳＷｎＬが並列に接続された構成、及び他方の端子と接地端子との間において、直列に接続された容量Ｃ１Ｒ及びスイッチＳＷ１Ｒ、直列に接続された容量Ｃ２Ｒ及びスイッチＳＷ２Ｒ、直列に接続された容量Ｃ３Ｒ及びスイッチＳＷ３Ｒ、…、直列に接続された容量ＣｎＲ及びスイッチＳＷｎＲが並列に接続された構成を備えている。
各スイッチＳＷ１Ｌ〜ＳＷｎＬ、ＳＷ１Ｒ〜ＳＷｎＲは、制御部ＣＴ３１からの制御信号によってそのオン／オフを制御される。尚、スイッチＳＷｊＬ（１≦ｊ≦ｎ）がオンするときはスイッチＳＷｊＲもオンし、スイッチＳＷｊＬがオフであるときはスイッチＳＷｊＲもオフという関係にある。
ここで、２Ｃｎ＝ＣｎＲ＝ＣｎＬのとき、図６と図７にそれぞれ示されたＶＣＯの発振回路は等価である。
ここで、スイッチのオン／オフの設定により、可変容量Ｃｖにいずれの容量を付加させるかを示す値をトリミング値とする。
ここで、各容量Ｃ１Ｌ〜ＣｎＬ、Ｃ１Ｒ〜ＣｎＲを、図８に示されたように、ＭＯＳトランジスタあるいはＭＩＳトランジスタにおけるゲートと、ソース及びドレインを短絡した端子との間に存在するゲート容量ＴＣ１Ｌ〜ＴＣｎＬ、ＴＣ１Ｒ〜ＴＣｎＲに置き換えてもよい。同様に、図６に示された構成における容量Ｃ１〜Ｃｎとして、ＭＯＳトランジスタあるいはＭＩＳトランジスタにおけるゲートと、ソース及びドレインを短絡した端子との間に存在するゲート容量を用いてもよい。
ここで、例えば図６に示された容量Ｃ１〜Ｃｎの間に、以下の関係が成立する場合には、より広い周波数範囲に渡って発振させることが可能となる。
Ｃ２＝２・Ｃ１、Ｃ３＝２・Ｃ２、Ｃ４＝２・Ｃ３、… （２）
即ち、Ｃｊ＝２・Ｃｊ−１ （３）
但し、０≦ｊ≦ｎとする。
さらに、容量Ｃ１〜Ｃｎが全く付加されない場合の容量をＳ０、容量Ｃ１のみが付加される場合の容量をＳ１、容量Ｃ１、Ｃ２が付加される場合の容量をＳ２、…、容量Ｃ１〜Ｃｎが全て付加される場合の容量をＳｎとすると、
Ｓ１＝２０・Ｃ１
Ｓ２＝２１・Ｃ２＋２０・Ｃ１
…
Ｓｎ＝２ｎ−１・Ｃｎ＋２ｎ−２・Ｃn-1＋…＋２１・Ｃ２＋２０・Ｃ１ （４）
図３に示されたＬＣ発振回路ＬＣ１４を含む比較例によるＶＣＯ１４を用いた場合は付加容量が全く存在しないＳ＝０に相当し、制御電圧Ｖctrlで可変容量Ｃｖの容量を変えることによってのみ発振周波数Ｆvcoを変えることができる。
この場合のＦ−Ｖ曲線は、図９における曲線Ｓ＝０に相当し、この場合の発振可能な周波数範囲は限られる。そして、図１０において例えばＦ−Ｖ曲線Ｌ１で示されたように、１本のＦ−Ｖ曲線しか得られない。従って、例えば周波数２．４０GHzから２．４８GHzの範囲で発振させたいとき、１．０５Ｖから１．４５Ｖまでの０．４Ｖにわたって制御電圧Ｖctrlを可変にする必要があり、傾きＫＶも制御電圧が１．０５Ｖと１．４５Ｖでは大きく異なっている。
これに対し、本実施の形態では図９に示されたように、可変容量Ｃｖを調整するだけでなく、この容量に並列に、図６に示された容量Ｃ１〜Ｃｎ、あるいは図７に示された容量Ｃ１Ｌ〜ＣｎＬ、容量Ｃ１Ｒ〜ＣｎＲ、あるいはまた図８に示された容量ＴＣ１Ｌ〜ＴＣｎＬ、ＴＣ１Ｒ〜ＴＣｎＲを選択的に加算することで、例えば上述した３通りの付加容量Ｓ１〜Ｓ３を選択することにより、発振可能な周波数範囲が拡大される。
この結果、図１０に示されたように、例えば４本の曲線Ｌ１〜Ｌ４で示されたように、複数のＦ−Ｖ曲線を得ることができる。
この結果、例えば周波数２．４０GHzから２．４８GHzの範囲で発振させたいとき、１．１Ｖから１．３Ｖまでの０．２Ｖという狭い範囲で制御電圧Ｖctrlを変えればよく、傾きＫＶもほぼ一定に保つことができる。
上述したように、発振周波数Ｆvcoを調整する際には、制御部ＣＴ２１,ＣＴ３１に指令信号を与えることで、制御部ＣＴ２１から制御信号が出力されて、いずれのスイッチをオンして容量を可変容量Ｃｖに加算するかが決定される。この制御部ＣＴ２１，ＣＴ３１は、ファームウェアで構成してもよく、あるいはソフトウェアにより制御されるように構成してもよい。
例えば、ＶＣＯ２１がプリスケータ及びカウンタを備えており、ＶＣＯ２１に与える制御信号が、ｍｃ（メインカウンタの値）、ｎｕｍ（カウンタの分子）、ｄｅｎ（カウンタの分母）、Ｆref（リファレンス周波数）で構成されている場合、ＶＣＯ２１から出力される発振周波数Ｆoutは、
Ｆout＝ｍｃ（１＋ｎｕｍ／ｄｅｎ）＊Ｆref （５）
で表される。
例として、Ｆret＝１３MHz、１６．２MHz、１９．２MHzの場合における、この式（５）を用いて得られる発振周波数Ｆvcoをそれぞれ図１１（ａ）〜（ｃ）に示す。ここで、可変容量Ｃｖに付加可能な容量には３段階の容量Ｃ１〜Ｃ３が存在するものとする。図１１（ａ）〜（ｃ）において、（１）は全ての容量Ｃ１〜Ｃ３を付加した場合、（２）は２つの容量Ｃ１〜Ｃ２を付加した場合、（３）は１つの容量Ｃ１を付加した場合、（４）はいずれも容量Ｃ１〜Ｃ３も付加していない場合とする。
例えば、図１１（ａ）における「（２）２つの容量Ｃ１〜Ｃ２を付加した場合」を例にとると、ｍｃ＝１８８の２値化データが「１０１１１１００」であり、符合がプラス「１」又はマイナス「０」を示すｎｕｍの最上位ビットが「０」であり、最小周波数が「２４３８ＭＧｚ」、最大周波数が「２４４４ＭＧｚ」、周波数範囲が「１９ＭＨｚ」である。
以上のように、本実施の形態によれば、狭い範囲の制御電圧Ｖctrlを供給することで比較例より広い周波数範囲に渡って発振させることが可能である。
（２）第２の実施の形態
本発明の第２の実施の形態による周波数シンセサイザについて、その構成を示した図１２を用いて説明する。
図１に示された上記第１の実施の形態では、図示されていないＣＰＵ等から制御部ＣＴ２１に指令信号が与えられ、これに基づいて制御信号がＶＣＯ２１に与えられて、ＶＣＯ２１に内蔵されたスイッチＳＷ１〜ＳＷｎのオン／オフが制御されて、例えば図６におけるいずれかの容量Ｃ１〜Ｃｎが選択的に可変容量Ｃｖに並列に付加される。
これに対し本実施の形態では、比較器ＣＯＭ４１がＣＰ１２から出力されＶＣＯ２１に与えられる制御電圧Ｖctrlと参照電圧Ｖref1とを比較し、その比較結果を制御部ＣＴ４１に与える。制御部ＣＴ４１は、この比較結果に基づいて制御信号をＶＣＯ２１に与える。ＶＣＯ２１内において、内蔵するスイッチＳＷ１〜ＳＷｎのオン／オフが制御信号により制御され、いずれかの容量Ｃ１〜Ｃｎが選択的に可変容量Ｃｖに並列に付加される。
本実施の形態によるＦ−Ｖ特性は、図１３に示された手順に従い、取得することができる。
先ず、デバイダの分周比を設定する（ステップＳ１）。ＰＬＬ２１がロックするまで待つ（ステップＳ２）。ロックした状態で、制御電圧Ｖctrlと参照電圧Ｖref1とを比較する（ステップＳ３）。両者の差｜Ｖctrl−Ｖref1｜が所定値以内に収まっていない間は、制御部ＣＴ４１からＶＣＯ２１に与える制御信号を変える（ステップＳ４）。これにより、可変容量Ｃｖの容量値の調整、及び／又は可変容量Ｃｖに付加する容量Ｃ１〜Ｃｎの数を調整する。
再びステップＳ２へ戻り、ロックした後、ステップＳ３において制御電圧Ｖctrlと参照電圧Ｖref1とを比較する。両者の差｜Ｖctrl−Ｖref1｜が所定値以内に収まると、ステップＳ５として調整作業を終了する。
この手順でフィードバック制御を行い、トリミング値を調整することにより、制御電圧Ｖctrlが所望の参照電圧Ｖref1に略一致した状態で、所望の参照周波数ＦrefでロックするようなＦ−Ｖ特性を実現することができる。
このようなフィードバック制御を行うことで、図１４に示されるように、Ｆ−Ｖ曲線が制御開始時においてＬ１１又はＬ１３であったものがＬ１２へ向かって収束していく。これにより、ＰＬＬ２１が参照周波数Ｆrefにロックした状態で、制御電圧Ｖctrlが参照電圧Ｖref1と略一致するような所望のＦ−Ｖ特性を得ることができる。
次に、可変容量Ｃｖにいずれの容量Ｃ１〜Ｃｎを付加させるか、その処理の手順について図１５を用いて述べる。
ここでは、３種類の容量Ｃ１〜Ｃ３が存在し、３ビットの制御信号により以下のように可変容量Ｃｖへの付加を設定するものとする。
１）制御信号が「０００」の場合：容量Ｃ１〜Ｃ３をいずれも付加しない。
２）制御信号が「００１」の場合：容量Ｃ１のみ付加し、容量Ｃ２及びＣ３は付加しない。
３）制御信号が「０１０」の場合：容量Ｃ２のみ付加し、容量Ｃ１及びＣ３は付加しない。
４）制御信号が「０１１」の場合：容量Ｃ１及びＣ２を付加し、容量Ｃ３は付加しない。
５）制御信号が「１００」の場合：容量Ｃ３のみ付加し、容量Ｃ１及びＣ２は付加しない。
６）制御信号が「１０１」の場合：容量Ｃ１及びＣ３のみ付加し、容量Ｃ２は付加しない。
７）制御信号が「１１０」の場合：容量Ｃ２及びＣ３を付加し、容量Ｃ１は付加しない。
８）制御信号が「１１１」の場合：容量Ｃ１〜Ｃ３を全て付加する。
上記１）〜８）のうち、先ず略中央の５）制御信号が「１００」の場合、即ち「容量Ｃ３のみ付加し、容量Ｃ１及びＣ２は付加しない。」を選択する。
この段階で参照周波数Ｆrefでロックしない場合、参照電圧Ｖref1＞制御電圧Ｖctrlか、あるいは参照電圧Ｖref1＜制御電圧Ｖctrlであるかを判断する。
参照電圧Ｖref1＞制御電圧Ｖctrlである場合、実線の矢印のように、５）と８）との略中央である６）制御信号「１１０」、即ち「容量Ｃ２及びＣ３を付加し、容量Ｃ１は付加しない。」を選択する。
参照電圧Ｖref1＜制御電圧Ｖctrlである場合、点線の矢印のように、１）と５）との略中央である３）制御信号「０１０」、即ち「容量Ｃ２を付加し、容量Ｃ１及びＣ３は付加しない。」を選択する。
このように、逐次比較方式に従って、３ビットの制御信号を用いて３種類の容量Ｃ１〜Ｃ３の付加の有無を制御する場合は、３回の比較ループが必要である。
同様に、４種類の容量Ｃ１〜Ｃ５の付加の有無を、逐次比較方式に従い４ビットの制御信号を用いて制御する場合は、４回の比較ループが必要となる。
ｎ種類の容量Ｃ１〜Ｃｎの付加の有無を、逐次比較方式に従いｎビットの制御信号を用いて制御する場合は、ｎ回の比較ループが必要となる。
ここで、図１６の矢印に示されたように、可変容量Ｃｖに付加する容量Ｃが増えるに従い、Ｆ−Ｖ曲線はＬ４１からＬ４２へと変化する。
本実施の形態によれば、デバイダの分周比を与えてロックするときの制御電圧Ｖctrlを測定し、この制御電圧Ｖctrlが所望の参照電圧Ｖref1に一致するようにＶＣＯ２１におけるトリミング値を制御することで、所望の参照電圧を与えてＶＣＯ２１を所望の周波数で発振させることができる。
（３）第３の実施の形態
本発明の第３の実施の形態による周波数シンセサイザについて、その構成を示した図１７を用いて説明する。
本実施の形態は、ＰＤ１１、ＣＰ１２、ループフィルタ１３、ＶＣＯ２１、デバイダ１５、ＣＰ１２の出力端子又は基準電圧Ｖref2とループフィルタ１３の入力端子との接続を切り替える電圧切り替えスイッチＳＷ１００を有するＰＬＬ３１と、さらにカウンタＣＴＲ５１、比較器ＣＯＭ５１、制御部ＣＴ５１を備えている。
電圧切り替えスイッチＳＷ１００によりチャージポンプＣＰ１２の出力端子をループフィルタ１３の入力端子に接続してＰＬＬ３１が通常動作を開始する前に、チャージポンプＣＰ１２の出力端子とループフィルタ１３の入力端子との間を分離してオープンループにする。そして、ループフィルタ１３の入力端子に基準電圧Ｖref2を入力し、ループフィルタ１３を介してＶＣＯ２１に制御電圧Ｖctrlを与える。ＶＣＯ２１から出力される発振周波数をＦvcoとする。
この発振周波数Ｆvcoを直接計数できることが望ましいが、通常は周波数が高すぎて計数が不可能な場合が多い。そこで、デバイダ１５により分周した周波数をカウンタＣＴＲ５１により測定する。
デバイダ１５の分周比をＮ（Ｎ＞１）、デバイダ１５からの出力周波数をＦdivとすると、以下の関係式が成立する。
Ｆvco＝Ｎ＊Ｆdiv （６）
Ｆdivを計数する際には、参照周波数ＦrefをカウンタＣＴＲ５１に入力する。カウンタＣＴＲ５１は、参照周波数Ｆrefとデバイダ１５で分周された周波数Ｆdivとを同時に時点ｔ＝０から数え始めて、参照Ｆrefのカウント値が所定値Ｃrefに到達した時点でカウント終了とする。
このときの周波数Ｆdivのカウント値をＣdivとすると、
Ｆdiv≒Ｆref＊Ｃdiv／Ｃref （７）
となる。
ここで≒としたのは、カウント値Ｃdivは整数であるが、カウントを始める時点及び終了する時点において周波数Ｆrefと周波数Ｆdivの位相がそろうとは限らないことにある。
上記（６）及び（７）式を用いて周波数Ｆvcoを求め、このときの制御電圧Ｖctrlを明らかにすることにより、Ｆ−Ｖ特性を求めることができる。
ある制御電圧Ｖctrlにおいて発振周波数Ｆvcoが参照周波数ＦrefのＮ倍に略一致するようなＦ−Ｖ特性を得たい場合、
Ｎ＝Ｆvco／Ｆref （８）
が成立するようにデバイダ１５の分周比Ｎを設定する。
そして、図１８に示された次のような手順に従い、トリミング値の設定を行う。
参照電圧Ｖref２を設定する（ステップＳ１１）。参照周波数ＦrefをＫ（Ｋは１以上の整数）回カウントする間、周波数Ｆdivをカウントする（ステップＳ１２）。周波数Ｆdivと参照周波数Ｆrefとを比較する（ステップＳ１３）。
比較した結果、周波数Ｆdivのカウント値と参照周波数Ｆrefのカウント値との差が所定値を越えている場合は、トリミング値を変更し（ステップＳ１４）、ステップＳ１２へ戻る。周波数Ｆdivのカウント値と参照周波数Ｆrefのカウント値との差が所定値以下である場合は、ステップＳ１５として終了する。
図１９に示されたように、可変容量Ｃｖに付加する容量Ｃ１〜Ｃｎが大きくなるに従い、周波数Ｆ−制御電圧Ｖctrlとの間の曲線がＬ５１からＬ５２、Ｌ５２からＬ５３へと変化する。これに従い、設定したある参照電圧Ｖref２における発振周波数Ｆvcoが変化していき、発振周波数Ｆvcoを分周比Ｎで割った周波数Ｆdivが参照周波数Ｆrefに略一致する時点でロックさせることができる。
本実施の形態によれば、外部から参照電圧Ｖref2を与え、このときのＶＣＯ２１からの発振周波数Ｆvcoをデバイダ１５により分周した周波数Ｆdivの測定を行う。具体的には、カウンタＣＴＲ５１を用いて、参照周波数Ｆrefを所定数だけカウントする時間において、周波数Ｆdivをカウントする。そして、比較器ＣＯＭ５１において、同一時間における参照周波数Ｆrefのカウント値と周波数Ｆdivのカウント値とを比較し、両者の差が所定値以下に収まるようなトリミング値に設定するよう制御を行う。これにより、所望の参照電圧Ｖref2に制御電圧Ｖctrlを略一致させた状態で、所望の周波数で発振させることができるようにトリミング値を設定することができる。
ところで、上述したように、カウントを始める時点及び終了する時点において、周波数Ｆrefと周波数Ｆdivの位相がそろうとは限らない。より詳細には、参照周波数Frefに基づいてデバイダ１５から出力された周波数Ｆdivをカウントするとき、参照周波数ＦrefがCref回数えられたときにデバイダ１５からの周波数Ｆdivのカウントを終了するわけであるが、デバイダ１５からの出力と参照周波数Ｆrefの信号とは位相が同期していないので、位相の関係によってデバイダ１５の出力周波数Ｆdivのカウント数が変わる。このため、カウンタＣＴＲ５１による周波数Ｆdivの計数には、誤差が存在する。
図２０に、デバイダ１５の出力周波数Ｆrefの位相によるカウント数の相違を示す。
参照周波数Ｆrefの立ち上がりからカウントを開始し、Ｃref回数えるまでのカウント時間（＝Ｃref／Ｆref）において、同じ周波数Ｆdivを有するが位相が異なる位相１、位相２を想定する。位相１は位相２よりも最初の波形の立ち上がりが遅くなる関係で、位相１のカウント数ｍ（ｍは１以上の整数）は位相２のカウント数ｍ＋１よりも小さくなる。
言い換えると、異なる周波数であっても、位相によっては同じカウント数でカウントされる可能性があることになる。
具体的に、どの程度の周波数範囲において、同じカウント数になる可能性があるかについて、図２１を用いて説明する。
（ａ）デバイダ１５の出力周波数ＦdivがＦ１（Ｆ１＞Ｆref）であって、カウント開始時及び終了時において波形の立ち上がりが丁度カウントされない場合
（ｂ）出力周波数Ｆdivが参照周波数Ｆrefと一致し、カウント開始時において波形の立ち上がりがカウントされず、終了時においてカウントされる場合
（ｃ）出力周波数ＦdivがＦ２（Ｆ２＜Ｆref）であって、カウント開始時及び終了時において波形の立ち上がりが丁度カウントされる場合
ここで、（ａ）〜（ｃ）はいずれもカウント数ＣdivがＫ（Ｋは１以上の整数）個であるとする。
このように、周波数Ｆdivが以下の関係にある場合に、同一のカウント数となる可能性がある。
（Ｋ−１）／Ｔ＜Ｆdiv＜（Ｋ+１）／Ｔ （９）
但し、Ｔはカウント時間であり、Ｔ＝Ｃref／Ｆrefの関係にある。
（９）式より、誤差の最大幅は２／Ｔとなる。
この周波数範囲２／Ｔに渡って、同じカウント数になる可能性が有る。このような測定誤差が発生し得るカウンタＣＴＲ５１を用いて周波数調整を行う場合、周波数の調整ステップと誤差の幅２／Ｔの周波数範囲との間には、以下の関係が成立することが望ましい。
周波数の調整ステップ＞２／Ｔ （１０）
即ち、調整したい周波数ステップを設定することにより、必要なカウント時間Ｔを決定することができる。
ここで、図２２に示されたように、測定すべき周波数Ｆを識別できる範囲、言い換えれば最大誤差の範囲２／Ｔが、周波数の調整ステップより大きい場合は、参照周波数Ｆrefに一致するように調整しようとしても、図示されたａの周波数あるいはｃの周波数に調整される可能性がある。
一方、図２３に示されたように、最大誤差の範囲２／Ｔが、周波数の調整ステップより小さい場合は、ａ、ｂ、ｃの周波数のうち最も参照周波数Ｆrefに近いｂの周波数に調整され得ることになる。
このように、最大誤差の範囲２／Ｔが調整可能な周波数ステップより小さい方が高い精度が得られるので望ましいことになる。
例えば、デバイダ１５の分周比Ｎを２００、参照周波数Ｆrefを２０ＭＨｚ、調整したい周波数ステップを１０ＭＨｚとすると、分周された周波数Ｆdivは１０ＭＨｚ／２００＝５０ＫＨｚのステップで調整する必要がある。よって、５０ＫＨｚ＞２／Ｔより、Ｔ＞４０μｓｅｃであることが望ましい。
（４）第４の実施の形態
本発明の第４の実施の形態による周波数シンセサイザについて説明する。
ＶＣＯを例えばＣＭＯＳ回路を用いて構成すると、温度によって発振周波数が変動する。例えば、図２４に示されたように、Ｆ−Ｖ曲線が温度上昇に従って、Ｌ２１からＬ２２へ、Ｌ２２からＬ２３へと変化する。
ここで、温度変化にかかわらず参照電圧Ｖrefを一定とした場合、低温のときのＦ−Ｖ曲線Ｌ２１では所望の周波数２．４８ＧＨｚでロックすることができる。しかし、温度が上昇し、Ｆ−Ｖ曲線がＬ２２、Ｌ２３と変化すると、この周波数２．４８ＧＨｚでロックすることができなくなる。
このように、参照電圧Ｖrefを温度によらず一定値に固定すると、温度が変化したときに所望の周波数においてＰＬＬ２１がロックできない事態を招く。
これに対し本実施の形態によれば、図２５に示されたように、温度が上昇するに伴ってＦ−Ｖ曲線がＬ２１からＬ２２、Ｌ２２からＬ２３へというように変化した場合、この変化に応じて参照電圧ＶrefをそれぞれＶref（ＬＴ）からＶref（ＲＴ）へ、さらにＶref（ＲＴ）からＶref（ＨＴ）へというように変化させている。これにより、いずれの温度においても所望の周波数２．４８ＧＨｚでロックすることができる。
具体的な構成としては、上記第２の実施の形態を変形した一例として、例えば図２６に示されたように、温度に対応したＦ−Ｖ曲線をテーブル化した情報を予め記憶部１７に格納しておく。センサ１６によりＶＣＯ２１の周囲温度を測定し、参照電圧設定部１８においてこの温度に対応したＦ−Ｖ曲線に関する情報を取得する。この情報に基づき、所望の参照周波数Ｆrefでロック可能な参照電圧Ｖref1を求めて、比較器ＣＯＭ４１に出力する。この参照電圧Ｖref1に、ＶＣＯ２１へ与える制御電圧Ｖctrlが一致するようにフィ−ドバック制御を行う。
あるいは、上記第２の実施の形態を変形した他の例として、センサにより温度を測定することなく、例えば図２７に示されたように、温度に応じて電流値あるいは電圧値が変化する特性を有するバンドギャップリファレンス回路１９に参照電圧Ｖref1aを入力する。これにより、参照電圧Ｖref1aを温度に応じて変化させた参照電圧Ｖref1bにすることができる。
あるいは、上記第３の実施の形態を変形した一例として、例えば図２８に示されたように、温度に対応したＦ−Ｖ曲線をテーブル化した情報を予め記憶部１７に格納しておく。センサ１６によりＶＣＯ２１の周囲温度を測定し、参照電圧設定部１８においてこの温度に対応したＦ−Ｖ曲線に関する情報を取得する。この情報に基づき、所望の参照周波数Ｆrefでロック可能な参照電圧Ｖref2を求めて、電圧切り替えスイッチＳＷ１００、ループフィルタ１３を介してＶＣＯ２１に出力する。
あるいはまた、上記第３の実施の形態を変形した他の例として、センサにより温度を測定することなく、例えば図２９に示されたように、温度に応じて電流値あるいは電圧値が変化する特性を有するバンドギャップリファレンス回路１９に参照電圧Ｖref2aを入力する。これにより、参照電圧Ｖref2aを温度に応じて変化させた参照電圧Ｖref2bにすることができる。
（５）第５の実施の形態
本発明の第５の実施の形態による周波数シンセサイザについて説明する。
本実施の形態は、図１７に示された上記第３の実施の形態、あるいは図２８、図２９に示された上記第４の実施の形態において、デバイダ１５からの出力周波数Ｆdivのカウントに関するものである。
図３０に示されたように、ＶＣＯ２１に制御電圧Ｖctrlが入力されて、発振周波数Ｆvcoが出力され、分周比Ｎのデバイダ１５により分周されて周波数Ｆdivが出力される。
ここで、デバイダ１５が高周波デバイダ１５ａと低周波デバイダ１５ｂとで構成される場合がある。デバイダ１５全体の分周比をＮとし、高周波デバイダ１５ａの分周比をＨ、低周波デバイダ１５ｂの分周比をＬとすると、
Ｎ＝Ｈ×Ｌ （１１）
という関係が成立する。
高周波デバイダ１５ａに発振周波数Ｆvcoが入力されて分周比Ｈで分周され、周波数Ｆｈの信号が出力される。この信号が低周波デバイダ１５ｂに入力されて分周比Ｌで分周され、最終的な周波数Ｆdivを有する信号が出力される。
このような場合、低周波デバイダ１５ｂから出力された最も低い周波数ＦdivをカウンタＣＴＲ５１によりカウントするのではなく、高周波デバイダ１５ａから出力されたより高周波の周波数Ｆｈをカウントすることで、測定精度の向上、あるいは測定時間の短縮を図ることができる。
低周波デバイダ１５ｂからの最終的な出力Ｆdivをカウントする場合と比較すると、カウンタＣＴＲ５１によりカウントする数値がＬ倍に増加する。
また、カウンタＣＴＲ５１が、異なる周波数でありながら同一のカウント値を計測する周波数範囲は、（９）式を用いて説明したように２／Ｔ（カウント時間）であり、この誤差の値は変わらない。
しかし、分周比が異なるため、以下に説明するように高周波デバイダ１５ａからの出力を計測した方が、調整に必要な作業時間を短縮することができる。
例えば、デバイダ１５全体の分周比Ｎが２００、高周波デバイダ１５ａの分周比Ｈが８、低周波デバイダ１５ｂの分周比Ｌが２５、参照周波数Ｆrefが２０ＭＨｚ、調整したい周波数ステップが１０ＭＨｚであるとする。
高周波デバイダ１５で分周された周波数Ｆｈは、１０ＭＨｚ／８＝１．２５ＭＨｚより、１．２５ＭＨｚのステップで調整すればよいことになる。
よって、上記（９）式より、１．２５ＭＨｚ＞２／Ｔとなるため、Ｔ＞１．６μｓｅｃとなる。
これに対し、最終的に低周波デバイダ１５ｂからの出力周波数Ｆdivを計測する場合には、上記第３の実施の形態において述べたように、１０ＭＨｚ／２００＝５０ｋＨｚより、５０ｋＨｚのステップで調整する必要がある。
よって、５０ｋＭＨｚ＞２／Ｔとなり、Ｔ＞４０μｓｅｃであることが要求される。
従って、高周波デバイダ１５ａからの出力を計測した方が、低周波デバイダ１５ｂからの出力を計測するよりも２５倍高速に処理することが可能である。
上述した実施の形態はいずれも一例であって、本発明を限定するものではない。例えば、図６〜図８に示されたＬＣ発振回路の構成はそれぞれ一例であり、発明の技術的範囲内で様々に変形することができる。
本発明の第１の実施の形態による周波数シンセサイザの構成を示す回路図。 比較例による周波数シンセサイザの構成を示す回路図。 同周波数シンセサイザにおけるＬＣ発振回路の構成を示す回路図。 同周波数シンセサイザにおけるＦ−Ｖ曲線の温度や製造ばらつきによる変動を示すグラフ。 同Ｆ−Ｖ曲線の傾きを示すグラフ。 上記第１の実施の形態による周波数シンセサイザにおけるＬＣ発振回路の構成の一例を示す回路図。 同周波数シンセサイザにおけるＬＣ発振回路の構成の他の例を示す回路図。 同周波数シンセサイザにおけるＬＣ発振回路の構成のさらに他の例を示す回路図。 比較例及び上記第１の実施の形態における発振可能な周波数範囲を示すグラフ。 同周波数シンセサイザにおけるＦ−Ｖ曲線を示すグラフ。 同周波数シンセサイザにおける指令信号と得られる周波数の範囲とを示す説明図。 本発明の第２の実施の形態による周波数シンセサイザの構成を示す回路図。 同周波数シンセサイザにおける周波数調整の手順を示したフロ−チャ−ト。 同周波数シンセサイザにおける周波数調整によるＦ−Ｖ特性の変化を示すグラフ。 同周波数シンセサイザにおける周波数調整の手順を示す説明図。 同周波数シンセサイザにおいて付加させる容量とＦ−Ｖ曲線との関係を示すグラフ。 本発明の第３の実施の形態による周波数シンセサイザの構成を示す回路図。 同周波数シンセサイザにおける周波数調整の手順を示したフロ−チャ−ト。 同周波数シンセサイザにおける周波数調整によるＦ−Ｖ特性の変化を示すグラフ。 同周波数シンセサイザにおけるカウンタに存在する測定誤差を示すタイムチャ−ト。 同周波数シンセサイザにおけるカウンタに存在する測定誤差を示す説明図。 同周波数シンセサイザにおけるカウンタの測定誤差範囲と調整する際の周波数ステップとの一例を示すグラフ。 同周波数シンセサイザにおけるカウンタの測定誤差範囲と調整する際の周波数ステップとの他の例を示すグラフ。 制御電圧を温度によらず一定にしたときのＦ−Ｖ特性の温度による変化を示すグラフ。 上記第２の実施の形態による周波数シンセサイザにおいて温度により参照電圧を変えたときのＦ−Ｖ特性を示すグラフ。 本発明の第４の実施の形態として、上記第２の実施の形態による周波数シンセサイザの構成を変形した一例を示す回路図。 本発明の第４の実施の形態として、上記第２の実施の形態による周波数シンセサイザの構成を変形した他の例を示す回路図。 本発明の第４の実施の形態として、上記第３の実施の形態による周波数シンセサイザの構成を変形した一例を示す回路図。 本発明の第４の実施の形態として、上記第３の実施の形態による周波数シンセサイザの構成を変形した他の例を示す回路図。 本発明の第５の実施の形態による周波数シンセサイザに含まれるデバイダの構成の一例を示すブロック図。
符号の説明
１１ 位相比較器ＰＤ
１２ チャ−ジポンプＣＰ
１３ ル−プフィルタ
１５ デバイダ
２１ 電圧制御発振器ＶＣＯ
ＰＬＬ１１、ＰＬＬ２１、ＰＬＬ３１ フェ−ズロックドル−プ回路
ＣＴ２１、ＣＴ３１、ＣＴ４１、ＣＴ５１ 制御部
ＬＣ１４、ＬＣ２１、ＬＣ３１ ＬＣ発振器
ＣＯＭ４１、ＣＯＭ５１ 比較器
ＣＴＲ５１ カウンタ
Ｌ コイル
Ｃｖ 可変容量
Ｃ１〜Ｃｎ、Ｃ１Ｌ〜ＣｎＬ、Ｃ１Ｒ〜ＣｎＲ、Ｔ１Ｌ〜ＴｎＬ、Ｔ１Ｒ〜ＴｎＲ 容量
ＳＷ１〜ＳＷｎ、ＳＷ１Ｌ〜ＳＷｎＬ、ＳＷ１Ｒ〜ＳＷｎＲ スイッチ
ＳＷ１００ 電圧切り替えスイッチ

Claims (5)

  1. 参照周波数を有する参照信号と第１の周波数を有する第１の信号とを与えられて位相を比較し、この位相比較結果に基づいた制御電圧を電圧制御発振回路の入力端子に与えて発振周波数を有する第２の信号を生成して出力端子から出力し、この第２の信号をデバイダに与えて分周して前記第１の信号を出力する位相同期ループ回路と、
    制御信号を生成して前記電圧制御発振回路に与える制御部とを備え、
    前記電圧制御発振回路は、
    前記入力端子と前記出力端子との間にコイルと可変容量とが並列に接続され、さらに、前記入力端子と前記出力端子との間に前記可変容量に対して並列に、複数の容量のいずれかをスイッチにより選択的に接続する構成を有し、
    前記スイッチは、前記制御信号によりオン／オフが制御されることを特徴とする周波数シンセサイザ。
  2. 前記電圧制御発振回路は、
    前記入力端子と前記出力端子との間に、
    両端が直列に接続された前記コイルと、
    両端が直列に接続された前記可変容量と、
    前記複数の容量、前記スイッチとして、
    第１の容量及び第１のスイッチが直列に接続された第１の容量部と、
    第２の容量及び第２のスイッチが直列に接続された第２の容量部と、
    …
    第ｎ（ｎは２以上の整数）の容量及び第ｎのスイッチが直列に接続された第ｎの容量部と、
    が相互に並列に接続された構成を有し、
    前記第１、第２、…、第ｎのスイッチは、前記制御信号によりオン／オフが制御されることを特徴とする請求項１記載の周波数シンセサイザ。
  3. 前記第１、第２、…、第ｎの容量は、それぞれ、ＭＩＳトランジスタにおけるゲート端子と、ソース及びドレインが短絡接続された端子との間に存在するゲート容量により構成されていることを特徴とする請求項２記載の周波数シンセサイザ。
  4. 参照周波数を有する参照信号と第１の周波数を有する第１の信号とを与えられて位相を比較し、この位相比較結果に基づいた制御電圧を電圧制御発振回路の入力端子に与えて発振周波数を有する第２の信号を生成して出力端子から出力し、この第２の信号をデバイダに与えて分周して前記第１の信号を出力する位相同期ループ回路と、
    制御信号を生成して前記電圧制御発振回路に与える制御部と、
    参照電圧を与えられ、前記電圧制御発振回路に与えられる前記制御電圧と前記参照電圧とを比較し、電圧比較結果を前記制御部に与える電圧比較部と、
    を備え、
    前記制御部は、この電圧比較結果に基づいて、前記制御電圧と前記参照電圧とが一致するように前記制御信号を生成して前記電圧制御発振回路に与えることを特徴とする周波数シンセサイザ。
  5. 参照周波数を有する参照信号と第１の周波数を有する第１の信号とを与えられて位相を比較し、この位相比較結果に基づいた制御電圧を電圧制御発振回路の入力端子に与えて発振周波数を有する第２の信号を生成して出力端子から出力し、この第２の信号をデバイダに与えて分周して前記第１の信号を出力する位相同期ループ回路と、
    制御信号を生成して前記電圧制御発振回路に与える制御部と、
    前記制御電圧に替えて、外部から与えられた参照電圧を前記電圧制御発振回路に与える電圧切り替えスイッチと、
    前記参照電圧を与えられた前記電圧制御発振回路から出力された前記第２の信号を、前記デバイダが分周して出力した前記第１の信号と、前記参照信号とを与えられ、前記参照周波数と前記第１の周波数とをそれぞれ計測して計測値を出力するカウンタと、
    前記カウンタから出力された計測値に基づいて、前記参照周波数と前記第１の周波数とを比較して周波数比較結果を前記制御部に出力する周波数比較部と、
    を備え、
    前記制御部は、前記電圧制御発振回路が前記参照電圧を与えられたときに出力した前記第２の信号を、前記デバイダが分周して出力した前記第１の信号が有する前記第１の周波数が、前記参照周波数と一致するように、前記制御信号を生成して前記電圧制御発振回路に与えることを特徴とする周波数シンセサイザ。
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