JP2010252181A - デジタルｐｌｌ回路及び半導体集積回路 - Google Patents

デジタルｐｌｌ回路及び半導体集積回路 Download PDF

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Abstract

【課題】粗調整用と微調整用のコンデンサを切り替えて発振回路の発振周波数を調整する際に、粗調整区間に生じるサイクルスリップに起因して発振周波数可変範囲が狭くなるのを回避可能なデジタルＰＬＬ回路及び半導体集積回路を提供することである。
【解決手段】インダクタンス素子に並列接続される容量素子の数を変えて発振周波数が制御される発振回路４と、基準クロック及びその遅延クロックと発振回路出力とをデジタル位相比較し、その比較結果に基づいて容量素子の並列接続数を制御し、発振回路出力の位相を基準クロック位相に近づける制御をする位相比較部６とを具備し、容量素子は、インダクタンス素子に並列接続可能な所定容量の粗調整用コンデンサ４３と、これに並列接続可能で粗調整用コンデンサの１／ｎ容量を有し、粗調整時に所定数の微調整用コンデンサが１つの粗調整用として制御される複数の微調整用コンデンサ４４を備える。
【選択図】図１

Description

本発明は、ＰＬＬ回路を構成する電圧制御発振器の発振周波数の調整を電圧制御発振器内のコンデンサの切り替えによって行うデジタルＰＬＬ回路及びこれを搭載した半導体集積回路に関するものである。
電圧制御発振器(以下、ＶＣＯ)の共振回路に可変容量コンデンサとは別にチューニング用コンデンサを使用しＶＣＯの発振周波数を事前に所望の周波数に近づけることによってＰＬＬ回路のロックアップタイムの短縮化や周波数調整の感度を低く抑えることを可能にする技術がある。
このようなＰＬＬ回路では共振回路に多数のチューニング用コンデンサを用いて制御するため、コンデンサの数と同じ数の選択用スイッチが必要になる。これを解消するためにサイズ即ち容量の異なる二種類のコンデンサを使用し、２回に分けてそれぞれ制御することによって、制御するコンデンサ及び選択用スイッチの数を減らす方式がある。容量の大きいコンデンサでの制御を粗調整区間、容量の小さいコンデンサでの制御を微調整区間として通常は粗調整、微調整の順に制御を行なう。
ＶＣＯの周波数可変範囲はチューニング用コンデンサの容量で決まり、周波数可変範囲を越えて制御しようとした場合にはサイクルスリップが発生し誤動作が起きる。一種類のコンデンサを用いた制御では実動作上は制御不可の周波数領域にしようとしたことに起因して起きるので問題はない。ただし、コンデンサを二種類用いて２段階制御する場合にはそれぞれのコンデンサに対してサイクルスリップが発生してしまう。微調整区間で起きるサイクルスリップについては制御不可能な周波数に設定したために起きるものなので問題はないが、微調整の前に行われる粗調整区間のサイクルスリップは次の微調整区間での制御に影響を及ぼすという問題がある。結果として、粗調整区間に発生するサイクルスリップはこれに起因して電圧制御発振器の周波数可変範囲を狭くする問題を生じる。
なお、ＰＬＬ回路におけるＶＣＯの発振周波数の制御に関しては、例えば特許文献１〜３に示されるような技術が開示されている。
特許文献１は、ＶＣＯの共振回路に使用される複数の可変容量コンデンサを論理合成出力で一括して調整することが記載されている。
特許文献２は、ＶＣＯの発振周波数を、周波数選択用可変容量素子群とばらつき調整用可変容量素子群の２系統の容量を分離して調整することが記載されている。
特許文献３は、容量素子の容量値を例えば２のｎ乗倍ずつ増したものを並列にし、その組み合わせにより、ＶＣＯの発振周波数を調整することが記載されている。
しかしながら、何れの特許文献も、粗調整と微調整のためのサイズの異なるコンデンサを切り替えて調整するものではなく、２段階制御を行う際のサイクルスリップに基づく上記の問題点を解消できるものではなかった。
特開２００６-１３５８９２号公報 特開２００７-６７６３５号公報 特開２００４-１５９２２２号公報
そこで、本発明は上記の問題に鑑み、異なったサイズのコンデンサを切り替えることによって、粗調整と微調整を切り替えて発振回路の発振周波数を調整する際に、粗調整区間に発生するサイクルスリップに起因して発振回路の周波数可変範囲が狭くなるのを回避することができるデジタルＰＬＬ回路及び半導体集積回路を提供することを目的とするものである。
本発明の一態様によれば、インダクタンス素子Ｌと容量素子Ｃとを有しＬＣ値に応じた周波数で発振するものであって、前記インダクタンス素子に対して並列接続される前記容量素子の数を変えて発振周波数が制御される発振回路と、基準クロック及び該基準クロックを所定の単位時間ずつ順次遅延した遅延クロックと前記発振回路の発振出力とをデジタル位相比較することにより、前記発振回路の出力の位相の進み又は遅れの量を検出し、その検出量に基づいて前記容量素子の並列接続数を制御し、前記発振回路の出力の位相を前記基準クロックの位相に近づけるように前記発振回路の発振周波数を制御する位相比較部とを具備し、前記発振回路は、前記インダクタンス素子に対して並列接続可能な所定容量の選択用スイッチ付き粗調整用コンデンサを少なくとも１つ有し、前記選択用スイッチ付き粗調整用コンデンサに対して並列接続可能な複数の選択用スイッチ付き微調整用コンデンサを有し、この複数の微調整用コンデンサの各々は前記粗調整用コンデンサの１つの粗調整用コンデンサの１／ｎ(ｎは正の整数)の容量を有し、粗調整時には前記複数の選択用スイッチ付き微調整用コンデンサのうちの所定数の選択用スイッチ付き微調整用コンデンサが並列接続されて１つの粗調整用コンデンサとして制御可能とされ、微調整時には前記発振回路の発振周波数の調整量に応じて前記複数の選択用スイッチ付き微調整用コンデンサがそれらの選択用スイッチを用いて個別に並列接続される複数の選択用スイッチ付き微調整用コンデンサを有したことを特徴とするデジタルＰＬＬ回路が提供される。
本発明の他の態様によれば、前述のデジタルＰＬＬ回路と、前記発振回路のインダクタンス素子に対して並列接続される可変容量素子と、前記発振回路の発振出力と前記基準クロックとをアナログ位相比較し、前記発振回路の発振出力の位相が前記基準クロックの位相に一致するように前記発振回路の発振周波数を制御する第２の位相比較部とを備えたアナログＰＬＬ回路と、前記デジタルＰＬＬ回路が予め用意した初期値の周波数にロックアップした後に、前記アナログＰＬＬ回路に切り替える切替え手段と、を具備したことを特徴とする半導体集積回路が提供される。
本発明によれば、異なったサイズのコンデンサを切り替えることによって、粗調整と微調整を切り替えて発振周波数を調整する際に、粗調整区間に発生するサイクルスリップに起因して発振回路の周波数可変範囲が狭くなるのを回避することができるデジタルＰＬＬ回路及び半導体集積回路を提供することが可能となる。
本発明の一実施形態の半導体集積回路の構成を示す回路図。 図１におけるＶＣＯの並列共振回路例を示す回路図。 図１におけるデジタルＰＬＬ回路の段階的発振制御を説明する図。 図１におけるＶＡＴ回路の構成例を示すブロック図。 図４のＶＡＴ回路の制御方法を説明するちタイミングチャート。 チューニング用コンデンサの制御概念の一例を示す図。 チューニング用コンデンサの制御概念の他の例を示す図。 図７のチューニング用コンデンサの制御動作を説明する図。 図７のチューニング用コンデンサの制御動作の他の例を説明する図。 従来のチューニング用コンデンサの制御概念を示す図。 図１０のチューニング用コンデンサの制御動作を説明する図。
以下、本発明の実施の形態について図面を参照して詳細に説明する。
本発明の一実施形態の半導体集積回路１０は、アナログＰＬＬ回路とデジタルＰＬＬ回路で構成される２つのＰＬＬ回路を備えている。
アナログＰＬＬ回路は、第１の位相比較部であるアナログ位相比較器として機能する位相比較器１と、チャージポンプ２と、ループフィルタ３と、発振回路としてのＶＣＯ４と、分周器５と、アナログＰＬＬ回路切替スイッチＳ1，Ｓ2とを備えている。アナログＰＬＬ回路切替スイッチＳ1，Ｓ2は、アナログＰＬＬ回路の使用時は接続(オン)され、未使用時は切断(オフ)される。
デジタルＰＬＬ回路は、ＶＣＯ４と、分周器５と、第２の位相比較部であるデジタル位相比較器として機能するＶＣＯオートチューニング回路(以下、ＶＡＴ回路という)６ と、デジタルＰＬＬ回路切替スイッチＳ３，Ｓ4とを備えている。デジタルＰＬＬ回路切替スイッチＳ3，Ｓ4は、デジタルＰＬＬ回路の使用時は接続(オン)され、未使用時は切断(オフ)される。
アナログＰＬＬ回路切替スイッチＳ1，Ｓ2の組とデジタルＰＬＬ回路切替スイッチＳ3，Ｓ4の組は、図示しない制御部又はＶＡＴ回路６でオンオフ制御され、電源投入後にまずデジタルＰＬＬ回路切替スイッチＳ3，Ｓ4の組がオンされてデジタルＰＬＬ回路が動作し、デジタルＰＬＬがロックアップしたときにＳ3，Ｓ4の組がオフされると同時にアナログＰＬＬ回路切替スイッチＳ1，Ｓ2の組がオンされてアナログＰＬＬ回路が動作する。
ＶＣＯ４は、インダクタンス素子４１と、これに並列接続した可変容量コンデンサ４２と、粗調整用，微調整用の２種類のチューニング用コンデンサ４３，４４とを備えている。
可変容量コンデンサ４２とチューニング用コンデンサ４３，４４は、容量素子を構成している。
ＶＣＯ４は、インダクタンス素子４１と可変容量コンデンサ４２のＬＣ並列共振回路を備えており、このＬＣ並列共振回路に対して更に、チューニング用の選択用スイッチＳ11付き粗調整用コンデンサ４３が並列接続され、かつチューニング用の選択用スイッチＳ12付き微調整用コンデンサ４４も並列接続されている。選択用スイッチＳ11及びＳ12は、粗調整用コンデンサ４３と微調整用コンデンサ４４とにそれぞれ直列接続されており、そのオンによってＬＣ並列共振回路に対して電気的に並列接続することになる。選択用スイッチＳ11及びＳ12は、例えばスイッチ用トランジスタで構成されている。
ＶＡＴ回路６は、基準クロックREFCLK及びこの基準クロックを所定の単位時間ずつ順次遅延した遅延クロックとＶＣＯ４の発振出力とをデジタル位相比較することにより、ＶＣＯ４の出力の位相の進み又は遅れの量を検出し、その検出量に基づいて容量素子としてのチューニング用コンデンサ４３，４４の並列接続数を制御し、ＶＣＯ４の出力の位相を基準クロックの位相に近づけるようにＶＣＯ４の発振周波数を制御する機能を有している。
位相比較器１は、ＶＣＯ４の発振出力と基準クロックREFCLKとをアナログ位相比較することにより、その比較結果に基づいて可変容量素子４２を制御し、ＶＣＯ４の発振出力の位相が基準クロックの位相に一致するようにＶＣＯ４の発振周波数を制御する機能を有している。
図１では、簡略化のために粗調整用コンデンサ４３として１つのみ図示しているが、実際には粗調整用コンデンサ４３は例えば２０〜４０個程度の複数の選択用スイッチ付きコンデンサ４３-1〜４３-nが並列接続されて構成されており、各選択用スイッチがオンすることで適宜の数のコンデンサが共振回路に電気的に並列接続される(図２参照)。同様に、微調整用コンデンサ４４についても１つのみ図示しているが、実際には微調整用コンデンサ４４としては例えば２０〜４０個程度の複数の選択用スイッチ付きコンデンサ４４-1〜４４-mが並列接続されて構成されており、各選択用スイッチがオンすることで適宜の数のコンデンサが共振回路に電気的に並列接続される(図２参照)。
なお、図１のスイッチＳ1〜Ｓ4及びＳ11，Ｓ12の状態は、デジタルＰＬＬ回路が動作しかつ粗調整用コンデンサ４３が調整されている状態を示している。
チューニング用の選択スイッチ群Ｓ11及び選択スイッチ群Ｓ12による粗調整用コンデンサ群４３及び微調整用コンデンサ群４４それぞれの必要なコンデンサ数の選択制御は、ＶＡＴ回路６によって行われる。
次に、図１の動作を説明する。
図１において、最終的にはアナログＰＬＬ回路でＶＣＯ４を制御して所望の発振周波数を生成させるが、電源投入時にはまずデジタルＰＬＬ回路でＶＣＯ４を制御して事前に所望の発振周波数に近づける制御を行い、所望の発振周波数に近づいたところでアナログＰＬＬ回路に切り替え、アナログＰＬＬ回路によって所望の発振周波数にロックアップさせるようにしている。
デジタルＰＬＬ回路動作における発振周波数の制御は、まず、ＶＡＴ回路６にて基準クロックREFCLKに基づく初期値がＶＡＴ回路６に与えられ、ＶＡＴ回路６から位相比較結果として出力されるチューニング用コンデンサの数に対応した制御信号をＶＣＯ４に供給し、チューニング用コンデンサ４３，４４のオン又はオフを制御することによって所望の発振周波数に近づける制御が行われる。そして、前述したように、デジタルＰＬＬ回路がロックアップした後にアナログＰＬＬ回路動作による発振周波数の制御が行われる。
アナログ位相比較器１は、分周器５を介してＶＣＯ４の発振信号に対して分周された分周信号と図示しない水晶発振回路のような基準発振器からの精度の高い基準発振信号REFCLKの位相を比較して位相差(又は周波数差)に応じた電圧を出力する。チャージポンプ２は位相比較器１の出力に応じて動作し、チャージポンプ２によってループフィルタ３の容量素子がチャージアップまたはディスチャージされてＶＣＯ４の発振制御電圧Ｖctrlが生成されてＶＣＯ４に供給され、制御電圧Ｖctrlにより可変容量コンデンサ４２の容量値を制御することによってＶＣＯ４が所望の所定の周波数で発振動作される。
半導体集積回路で使用される最近のＶＣＯにおいては、可変周波数範囲として例えば１ＧＨｚ〜４ＧＨｚの広い周波数範囲となっており、この広い周波数範囲を制御するのに必要な電圧幅は１Ｖ前後の狭いものとなっている。
図３は本実施形態で使用されるデジタルＰＬＬ回路におけるＶＣＯの入出力特性(制御電圧対発振周波数の関係)を示している。横軸に制御電圧の可変範囲を、縦軸にＶＣＯ発振周波数をとると、制御電圧が０〜１Ｖの範囲内の例えば０．５Ｖの制御電圧で、チューニング用コンデンサの並列接続数を増減することにより、ＶＣＯ発振周波数の周波数レンジを段階的に変化させることができる。コンデンサの並列接続数を増すほど容量Ｃが大きくなるため、ＶＣＯの発振周波数を１〜４ＧＨｚの範囲で段階的に減少させることができる。
次に、デジタルＰＬＬ回路によるＶＣＯの発振周波数の調整について説明する。
デジタルＰＬＬ回路の制御では、幾つのチューニング用コンデンサを並列に接続するかを決めて、ＶＣＯ４の内部のＬＣ共振回路で電気的に接続(オン)するコンデンサの数をセットアップすることが必要になる。
そのためには、基準クロックREFCLKの位相に対してＶＣＯ発振出力がどれくらい進んでいるか遅れているかを検出し、粗調整用コンデンサと微調整用コンデンサを含む複数のチューニング用コンデンサの何個までを各選択用スイッチによってオンするかを決めて、発振周波数の制御を行うことになる。
基準クロックREFCLKに対してＶＣＯ発振パルスの位相の遅れ又は進みを検出するには、基準クロックREFCLKの周期を例えば１６等分に分割して、基準クロック１周期における１６分割した時間位置(遅延時間位置に相当する)をNo.１〜１６とし、ＶＣＯ発振パルスの例えば立上りのタイミングが基準クロック１周期における時間位置No.１〜１６のどの位置に対応しているか(図５ではNo.１２の位置に対応している)を検出することによって、その遅延時間分だけＶＣＯ発振パルスの位相を進めるように発振周波数を制御すればよいことになる。具体的には、ＶＣＯ発振パルスの位相を進めるには、発振周波数を高くするように、オンするコンデンサの数を制御すればよい。ＶＣＯの発振周波数を高くするには、ＶＣＯ内のＬＣ並列共振回路の周波数を高くするために、オンするコンデンサの数を少なくすればよい。反対に、ＶＣＯの発振周波数を低くするには、ＶＣＯ内のＬＣ並列共振回路の周波数を低くするために、オンするコンデンサの数を多くすればよい。
図４はＶＡＴ回路の構成の一例を示し、図５は図４のＶＡＴ回路によるＶＣＯ出力の位相(又は周波数)制御の一例のタイミングチャートを示している。
図４に示すＶＡＴ回路６は、基準クロックREFCLKの波形の１周期の期間の分割数(例えば１６)に対応した１６個のディレー回路Ｄ1〜Ｄ16を直列接続し、その直列接続された１６個のディレー回路Ｄ1〜Ｄ16の入力端子６１に基準クロックREFCLKを入力し、もう一方の入力端子６２にＶＣＯ６からの発振パルスを入力する。Delay1〜Delay16は、基準クロックREFCLKの１周期を１６等分した単位時間ずつ基準クロックREFCLKから順次遅延した遅延クロックを示している。入力端子６１に直列接続した１６個のディレー回路Ｄ1〜Ｄ16の直列接続ラインＬ1と、入力端子６２に接続したＶＣＯ出力ラインＬ2との間における、各ディレー回路Ｄ1〜Ｄ16の入力端にＤフリップフロップＤＦＦ1〜ＤＦＦ16のＤ入力端を接続し、ＶＣＯ出力ラインＬ2にＤＦＦ1〜ＤＦＦ16の各クロック入力端を接続し、１６個のＤＦＦ1〜ＤＦＦ16の各Ｑ出力端Ｑ1〜Ｑ16から出力される信号がハイレベルかローレベルかを検出することによってＶＣＯ発振パルスの立上りの位相が基準クロックREFCLKの位相位置No.１〜１６(図５の基準クロックREFCLKを参照)のどの位置に該当するかを検出できるように構成してある。例えば、１６個のＤＦＦ1〜ＤＦＦ16の１６個のＱ出力端Ｑ1〜Ｑ16の出力レベルのパターンを見て、ハイレベルからローレベルに変わるＱ出力タイミングが遅延時間位置(図５では遅延位置１２)として検出することができる。
ＶＣＯ発振パルスの立上り位置が遅延時間位置No.１２であることが検出されれば、ＶＡＴ回路６は位相遅れ量１２を解消するようにチューニング用コンデンサのオン数をセットアップする制御を行う。
今、発振周波数の段階(周波数レンジ)を８ビットで表現すると、０〜２５５までの２５６段階表現することができる。この２５６段階の発振周波数をチューニング用コンデンサのオンオフで実現しようとすると、チューニング用コンデンサを２５６個並列形態で並べ、２５６段階の発振周波数に対応できるように２５６個の選択用スイッチを制御する必要がある。このことは２５６本の制御線が必要であることも意味している。
このような多数本の制御線数を解消するには、容量の大きい粗調整用コンデンサとその数分の１の容量の微調整用コンデンサを用意し、電源投入時等においてはデジタルＰＬＬ回路のＶＡＴ回路６の制御によって、８ビットで表現される周波数段階のうち、目的周波数に近づくまではチューニング用コンデンサを全てオフの状態から初期値に対応した粗調整用及び微調整用のコンデンサを必要数ずつオンして目標周波数に段階的に近づける。このとき、デジタルＰＬＬ回路による位相差検出に基づいて初期値に対応した目標周波数により近づけるために粗調整用コンデンサの所定数のほかに微調整用コンデンサを所定数オンし、デジタルＰＬＬ回路が目標に近い周波数で安定したところで、デジタルＰＬＬ回路切替えスイッチ (Ｓ3，Ｓ4)のオンからアナログＰＬＬ回路切替えスイッチ(Ｓ1，Ｓ2)のオンへ切り替えることによって、アナログＰＬＬ回路への切り替えが行われる。アナログＰＬＬ回路では、デジタルＰＬＬ回路でのチューニング用コンデンサのオン状態が維持されたままの状態でアナログＰＬＬ回路が動作し、アナログ位相比較器１の位相比較動作によって生成される制御電圧ＶctrlでＶＣＯ４内の可変容量コンデンサ４２の容量値が連続的に可変されて、ＶＣＯ発振周波数は基準クロックREFCLKに対応した目標周波数に一致するように制御される。
図６はチューニング用コンデンサの制御概念の一例を示す図である。
図６は、粗調整用コンデンサを例えば８個、微調整用コンデンサを例えば８個で構成した場合を示している。微調整用コンデンサを粗調整時にも粗調整用コンデンサとして制御を行う。
本実施形態では、粗調整用のコンデンサを微調整用のコンデンサのn倍(nは正の整数)倍の大きさ(即ち容量)にし、微調整用のコンデンサn個を１つの粗調整用コンデンサとして制御を行なう。なお、微調整用のコンデンサの総数のうちの任意の数を１つの粗調整用コンデンサとして制御することも可能である。
微調整用コンデンサは所定の単位容量、例えば１ｆＦ(フェムトファラッド)を有し、微調整用コンデンサ(＝１ｆＦ)の１個分を、×１サイズまたはＣＡＰ×１サイズと表現する。一般的には、コンデンサとしての面積はコンデンサ容量に比例したものとなる。１つの粗調整用コンデンサを１つの微調整用コンデンサのｎ倍の容量、例えば８倍の容量(＝８ｆＦ)を有したものとすると、これを×８サイズまたはＣＡＰ×８サイズと表現する。
図６で、符号Ｍ1は４つの粗調整用コンデンサ４３-1〜４３-4をそれぞれオンオフ制御するための４本の制御線を示し、符号Ｍ2は粗調整時に８つの微調整用コンデンサ４４-1〜４４-8を１つの粗調整用コンデンサ(又は微調整用コンデンサを２つずつ１つの粗調整用コンデンサ)として使用するときの４本の制御線を示している。また、符号Ｍ3は微調整時に８つの微調整用コンデンサ４４-1〜４４-8をそれぞれオンオフ制御するための８本の制御線を示している。なお、微調整用コンデンサ４４-1〜４４-8を２つずつ組(４４-1，４４-2)，(４４-3，４４-4)，(４４-5，４４-6)，(４４-7，４４-8)としているのは、２つの微調整用コンデンサで１組とすることにより、各組を×２サイズ(またはＣＡＰ×２サイズ)の１つのコンデンサとして扱えるようにし、これによって各組ごとに粗調整用コンデンサとして別々に制御することも可能であると共に粗調整時に使用する制御線を８本とせずに４本に少なくすることも可能にしたものである。
図７はチューニング用コンデンサの制御概念の他の例を示す図であり、図８は図７の制御動作を説明する図である。
図７において、ＶＡＴ回路６には、×８サイズの２８個の粗調整用コンデンサがそれぞれ２８本の制御線ｒ1〜ｒ28を用いて接続されており、かつ×１サイズの３１個の微調整用コンデンサがそれぞれ３１本の制御線ｕ1〜ｕ31を用いて接続されている。３１個の微調整用コンデンサのうちの実線枠５０で囲んだ８個の微調整用コンデンサは粗調整時に１つの粗調整用コンデンサとしても制御可能となっている。つまり、この実線枠５０で囲んだ８個の微調整用コンデンサは微調整時には微調整用の×１サイズコンデンサとして８本の制御線それぞれで個別に制御可能であると共に、粗調整時には１本の制御線ｒ29を用いて×８サイズの粗調整用コンデンサとして制御可能である。なお、図７では、１本の制御線ｒ29を用いて×８サイズの粗調整用コンデンサとして制御し得る１組の８個の微調整用コンデンサについて示してあるが、他の２３個の微調整用コンデンサの中から８個ずつ１組として幾つかの組を形成して、各組毎に１本の制御線を用いて×８サイズの粗調整用コンデンサとしても制御可能なように構成してもよい。
ところで、このようなチューニング用コンデンサを用いた半導体集積回路では、チューニング用コンデンサのオンする個数が増えるほどＶＣＯ４(図２及び図３参照)の発振周波数は低くなる。しかし、デジタルＰＬＬ回路動作において、ＶＣＯ発振周波数が段階的に下がっていかなければならないのに急に周波数が増加する方向に飛んでしまうことが起きると、今までオンしていたコンデンサが一気に初期化してオフしてしまう(１周期回ってしまう)サイクルスリップと呼ばれる現象が生じることがある。このようなサイクルスリップは、基準クロックに対してＶＣＯ発振出力が余りにも遅れすぎて位相差が増大したなどに起因して生じる。すなわち、サイクルスリップは、ＶＣＯ周波数可変範囲を越えるような制御できないところに発振周波数を制御しようとしたときに生じ、基準クロックに対してＶＣＯ発振出力の位相を合わせるように周波数を下げようとしても周波数制御の範囲を越えているので、周波数を下げることができず、周期が１つ回ることによって起きる現象である。
実際に制御できる周波数範囲は、図７の例で言えば、実線枠５０に示した×１サイズの８個の微調整用コンデンサの×８サイズとしての制御を考えなければ、×８サイズでは２８個分の範囲しか制御できないし、×１サイズでは３１個分の範囲しか制御できない。×８，×１サイズの２段階の周波数制御において、×８サイズの制御と×１サイズの制御を順に行っていくと、それぞれのサイズごとに周波数の可変範囲を持っているので、各サイズごとの制御につき可変範囲を越えて制御しようとしたとき、サイクルスリップが起きる。
従って、×８，×１サイズの２段階の周波数制御においては、実線枠５０に示した×１サイズの８個の微調整用コンデンサの×８サイズとしての制御を考えなければ、×８，×１サイズのそれぞれの周波数可変範囲の端の方で制御失敗を生じることになる。より具体的には、次に説明する図８の制御動作例では、周波数可変範囲の制御ステップ０から２５５へ向かう方向、即ち周波数を下げる方向に周波数を可変していくときに×８，×１サイズのそれぞれの周波数可変範囲の終端ステップ２２４，２５５を越えて制御しようとしたときに２８個分の×８サイズの周波数可変範囲における２８個目の８ステップ分，及び、３１個分の×１サイズの周波数可変範囲における３１個目の１ステップ分で、制御失敗を生じる可能性が最も大きくなる。
次に、図８を参照して図７に示した本発明の実施形態におけるチューニング用コンデンサの制御動作を説明する。
ここでの図７に関する制御動作は、上述した×８サイズの粗調整用コンデンサの２８個目の８ステップ分における制御失敗を回避するための対策として実現し得るものである。そのために、微調整用コンデンサｎ個を粗調整時に１個の粗調整用コンデンサとして制御し得るようにする。ここでは図７に対応してｎ＝８として説明する。
図８で、横方向に示すＶＣＯ周波数可変範囲(チューニング用コンデンサの制御個数で決まる)を、２８個の×８サイズの粗調整用コンデンサ(但し、符号５０にて示す８個の×１サイズの微調整用コンデンサも１個分の粗調整用コンデンサとして加わる)と３１個の×１サイズの微調整用コンデンサを有した５９個のチューニング用コンデンサをオンオフ制御することによって、例えば２ＧＨｚ〜４ＧＨｚの周波数範囲を８ビット即ち０〜２５５の２５６段階での制御動作として表している。
図８では、図７に示したように粗調整時には２８個分の×８サイズの粗調整用コンデンサに対してもう１つの粗調整用コンデンサを追加できる構成となっている。この追加分の１つの粗調整用コンデンサは、３１個分の×１サイズの微調整用コンデンサのうちから実線枠５０にて示す８個分の微調整用コンデンサを１本の粗調整用制御線ｒ29を用いてＶＡＴ回路６によって１つの粗調整用コンデンサとしても制御可能としたものである。
粗調整時は２８個＋１個目の２９個の粗調整用コンデンサが制御可能であり、微調整時には３１個の微調整用コンデンサが制御可能となっている。
５９個(単位コンデンサ２５５個分相当)の全てのチューニング用コンデンサがオフした状態(ＶＣＯ発振周波数が例えば４ＧＨｚ)から５９個全てのチューニング用コンデンサをオンした状態(ＶＣＯ発振周波数が例えば２ＧＨｚ)とする過程を見る。
図８(a)は×サイズ制御成功時を示す図であり、図８(b)は×８サイズ制御失敗時(但し、×１サイズ８個分にて制御失敗を回避した時)を示す図である。
まず、２８個の×８サイズの粗調整用コンデンサを順次にオンすることによってＶＣＯ発振周波数を最大４ＧＨｚから下げていく。目標とする発振周波数が２ＧＨｚの周波数である場合には、まず粗調整の指示が図示しない制御部より出されると、ＶＡＴ回路６は２９本の粗調整用制御線ｒ1〜ｒ29を用いて、２８個の×８サイズの粗調整用コンデンサを順次にオンしていき更に粗調整可能な領域として拡張されている２８＋１個目までオンすることが可能である。
ここで、×８サイズ制御の成功時は、図８(a)に示すように×８サイズの粗調整用コンデンサが２９個目までオンすることができる。そして、微調整時に移行した後は、×１サイズの３１個の微調整用コンデンサを最初から開始して３１個目まで個別に制御し、オンさせることができる。一方、×８サイズ制御の失敗時は、図８(b)に示すように×８サイズの粗調整用コンデンサの２８個目までオンし、符号５０にて示す２９個目の粗調整用コンデンサ(＝×１サイズの微調整用コンデンサ８個分)が制御ミスによりオンできなかった場合(これは粗調整可能な２９個の粗調整用コンデンサによる周波数可変範囲を越えて制御しようとしているためである)、次の微調整時には粗調整時に粗調整用として用いられていた８個分の微調整用コンデンサはそれぞれ個別に微調整用コンデンサとしてオンすることが可能である。
つまり、２９個目の×８サイズの粗調整用コンデンサ(＝×１サイズの微調整用コンデンサ８個分)は制御失敗として、次の３１個の×１サイズの微調整用コンデンサの制御に入る。そして、３１個の×１サイズの微調整用コンデンサの制御においては、３１本の制御線ｕ1〜ｕ31を用いて、３１個の×１サイズの微調整用コンデンサのうちの粗調整時に用いた８個分の微調整用コンデンサ(制御失敗したもの)も含めて微調整時に制御可能であるので、３１個分の×１サイズの微調整用コンデンサを制御することによって、３１個分を１つずつオンさせて発振周波数を下げていくことができ、発振周波数を目標の２ＧＨｚの近く又は２ＧＨｚに制御して設定することができる。
このようにして、×１サイズの８個分による粗調整用コンデンサについては制御失敗であっても、×８サイズの２８個の粗調整用コンデンサについては２８個とも失敗なくオンさせることができ、かつ３１個の微調整用コンデンサのうち粗調整用として用いた８個の微調整用コンデンサも再び微調整用として周波数制御に用いることができるため、×８サイズ制御失敗を回避できると共にチューニング用コンデンサの数を必要数以上に増やすことなく有効に利用できる。
なお、以上述べた例えばＶＡＴ制御値で０〜２５５まで制御する場合について説明したが、例えばＶＡＴ制御値で０〜１９まで制御する場合には×８サイズの粗調整用コンデンサを２個オンし、次に×１サイズの微調整用コンデンサを３個オンする制御が行われる。
ここで、図７及び図８の本発明の実施形態と対比するために、図１０及び図１１を参照して、従来のチューニング用コンデンサの制御動作について説明する。
図１０は従来のチューニング用コンデンサの制御概念を示す図であり、図１１は図１０の制御動作を説明する図である。
図１０において、ＶＡＴ回路６には、×８サイズの２８個粗調整用コンデンサがそれぞれ２８本の制御線ｒ1〜ｒ28を用いて接続されており、かつ×１サイズの３１個の微調整用コンデンサがそれぞれ３１本の制御線ｕ1〜ｕ31を用いて接続されている。図１０では図７の本発明の実施形態のように、３１個の微調整用コンデンサのうちの８個分の微調整用コンデンサが粗調整時に１つの粗調整用コンデンサとして制御可能な構成とはなっていない。
図１１において、×８，×１サイズの２段階の周波数制御においては、５９個(単位コンデンサ２５５個分相当)の全てのチューニング用コンデンサがオフした状態(この状態でのＶＣＯ発振周波数は例えば４ＧＨｚ)から全てのチューニング用コンデンサがオンした状態(この状態でのＶＣＯ発振周波数は例えば２ＧＨｚ)とする過程を見ると、まず２８個の×８サイズの粗調整用コンデンサを順次にオンしていくことによって４ＧＨｚから段階的に周波数を順次に下げていく。なお、ＶＣＯ周波数可変範囲は、スケーリング用コンデンサの制御個数で決まる。
×８サイズの粗調整用コンデンサのオン数が２８個未満(２７個以下)で済む制御(例えば目標周波数が約１．７２ＧＨｚ未満の制御)である場合は、そのうちの１つのコンデンサが制御ミスによりオンせず制御失敗となっても２８個目までの１つ(例えば最後の２８個目)のコンデンサをオンしたり或いは３１個の×１サイズの微調整用コンデンサを必要な数だけオンすることで、目標とする必要な発振周波数に近づけた制御をすることができる。
図１１(a)は×８サイズ制御成功時を示す図であり、図１１(b)は×８サイズ制御失敗時を示す図である。
目標とする発振周波数が２ＧＨｚの周波数である場合に、×８サイズ制御成功時は、図１１(a)に示すようにまず２８個の×８サイズの粗調整用コンデンサを順次にオンしていき２８個目までオンした後、次の３１個の×１サイズの微調整用コンデンサの制御に入り、３１個の×１サイズの微調整用コンデンサを順次オンさせ３１個を全てオンさせる。
しかしながら、目標とする発振周波数が２ＧＨｚの周波数である場合には、図１１(b)に示すようにまず２８個の×８サイズの粗調整用コンデンサを順次にオンしていき２８個目までオンすべきところを２７個目までオンし、２８個目が制御ミスによりオンできなかった場合、２８個目の×８サイズの粗調整用コンデンサは制御失敗として、次の３１個の×１サイズの微調整用コンデンサの制御に入る。
そして、３１個の×１サイズの微調整用コンデンサの制御においては、３１個の×１サイズの微調整用コンデンサをオンさせることによって、制御失敗の１個の粗調整用コンデンサを除く２７個の×８サイズの粗調整用コンデンサと、３１個の×１サイズの微調整用コンデンサとをオンさせる。しかし、×８サイズ１個分の制御失敗コンデンサの容量をオンさせることができなかったために、目標の発振周波数が２ＧＨｚである場合にはこの目標を達成することができない結果となる。つまり、図１１の「×８サイズ制御失敗」の図に示すように×１サイズを全てオンしても周波数が下がらなくなってしまう。従って、×１サイズの微調整用コンデンサによる周波数制御についても目標の発振周波数を得られないという点で制御失敗となる。
図９は図７のチューニング用コンデンサの制御個数の初期位置(初期値)をＶＣＯの発振周波数の可変範囲の中央の位置に定めた際のチューニング用コンデンサの制御動作を説明する図である。
ＶＡＴ回路６によるＶＣＯ発振周波数の制御開始時の制御初期値(スタート位置)を、図８では０としているが、図９ではＶＣＯの発振周波数可変範囲の中央の位置、すなわち×８サイズの粗調整用コンデンサの制御範囲の中央位置(コンデンサ個数１２７の位置)に定めて、その位置より周波数を上げる方向(図示右方向)又は周波数を下げる方向(図示左方向)に制御してもよい。図９の制御のスタート位置（初期値）を変えるということは、周波数を下げる方向、周波数を上げる方向の両方に それぞれ×８サイズのコンデンサと×１サイズのコンデンサを、制御上の区分として（基板上のコンデンサ配置ではなくて）各方向にそれぞれ×８と×１の両サイズを組み合わせて区分けする(割り当てる)ことを意味している。このようにスタート位置を定めると、スタート位置から左方向に１１２個の×８サイズの粗調整用コンデンサをオンオフし、さらに１６個の×１サイズの微調整用コンデンサをオンオフする２段階制御を行っても、図８と同様に粗調整区間に生じるサイクルスリップに起因した制御失敗を回避することができる。同様に、スタート位置から右方向に１１２個の×８サイズの粗調整用コンデンサをオンオフし、さらに１６個の×１サイズの微調整用コンデンサをオンオフする２段階制御を行っても、図８と同様に粗調整区間に生じるサイクルスリップに起因した制御失敗を回避することができる。但し、図９の制御は、周波数を下げたり上げたりする制御動作が、１２７番目のステップまで周波数制御が済んでおり、１２７番目のステップから周波数を上げたり下げたりする制御を再び開始するような場合に用いて有効である。
なお、本発明によるサイクルスリップを回避可能な構成を用いれば、ＶＡＴ回路６によるＶＣＯ発振周波数の制御開始時の制御ステップのスタート位置は、ＶＣＯの発振周波数可変範囲の任意の位置に設定して２段階制御を行っても、サイクルスリップに起因した制御失敗に関する問題は生じることがない。
本発明の実施形態によれば、異なったサイズのコンデンサを切り替えることによって、粗調整と微調整を切り替えて発振周波数を調整する際に、粗調整区間に発生するサイクルスリップに起因して発振回路の周波数可変範囲が狭くなるのを防ぐことができるデジタルＰＬＬ回路及びこれを搭載した半導体集積回路を提供することが可能となる。
１…位相比較器(第２の位相比較部)
４…電圧制御発振器(発振回路)
６…ＶＡＴ回路(第１の位相比較部)
１０…半導体集積回路
４１…インダクタンス素子
４２…可変容量コンデンサ
４３…粗調整用コンデンサ(チューニング用コンデンサ)
４４…微調整用コンデンサ(チューニング用コンデンサ)

Claims (5)

  1. インダクタンス素子と容量素子とを有しＬＣ値に応じた周波数で発振するものであって、前記インダクタンス素子に対して並列接続される前記容量素子の数を変えて発振周波数が制御される発振回路と、基準クロック及び該基準クロックを所定の単位時間ずつ順次遅延した遅延クロックと前記発振回路の発振出力とをデジタル位相比較することにより、前記発振回路の出力の位相の進み又は遅れの量を検出し、その検出量に基づいて前記容量素子の並列接続数を制御し、前記発振回路の出力の位相を前記基準クロックの位相に近づけるように前記発振回路の発振周波数を制御する位相比較部とを具備し、
    前記容量素子は、
    前記インダクタンス素子に対して並列接続可能な所定容量の少なくとも１つの粗調整用コンデンサと、
    前記粗調整用コンデンサに対して並列接続可能な複数の微調整用コンデンサであって、各微調整用コンデンサは前記粗調整用コンデンサの１つの容量の１／ｎ(ｎは正の整数)の容量を有し、粗調整時に前記複数の微調整用コンデンサのうちの所定数の微調整用コンデンサが１つの粗調整用コンデンサとして制御される複数の微調整用コンデンサとを備えたことを特徴とするデジタルＰＬＬ回路。
  2. 前記所定数の微調整用コンデンサは、ｎ個の微調整用コンデンサであることを特徴とする請求項１に記載のデジタルＰＬＬ回路。
  3. 前記粗調整用コンデンサと前記微調整用コンデンサによる２段階の周波数制御を行う際に、前記粗調整用コンデンサの制御から前記微調整用コンデンサの制御に移行するときに前記粗調整用コンデンサに生じるサイクルスリップに起因した制御失敗を、粗調整時に用いた前記所定数の微調整用コンデンサを微調整時に再制御することにより、解消することを特徴とする請求項１又は２に記載のデジタルＰＬＬ回路。
  4. 前記粗調整用コンデンサと前記微調整用コンデンサによる２段階の周波数制御を行う際に、制御開始時の制御初期値を、前記発振回路の発振周波数可変範囲の任意の位置に定め、その位置より周波数を上げる方向又は周波数を下げる方向に制御することを特徴とする請求項１乃至３のいずれか１つに記載のデジタルＰＬＬ回路。
  5. 請求項１乃至４のいずれか１つに記載のデジタルＰＬＬ回路と、
    前記発振回路のインダクタンス素子に対して並列接続される可変容量素子と、前記発振回路の発振出力と前記基準クロックとをアナログ位相比較することにより、その比較結果に基づいて前記可変容量素子を制御し、前記発振回路の発振出力の位相が前記基準クロックの位相に一致するように前記発振回路の発振周波数を制御する第２の位相比較部とを備えたアナログＰＬＬ回路と、
    前記デジタルＰＬＬ回路が予め設定した初期値の発振周波数にロックアップしたときに、前記アナログＰＬＬ回路によるロックアップに導くために前記アナログＰＬＬ回路に切り替える切替え手段と、
    を具備したことを特徴とする半導体集積回路。
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