KR20160149362A - 위상 고정 루프 및 그것의 동작 방법 - Google Patents

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Abstract

본 발명에 따른 기준 클록 신호에 대응하여 출력 클록 신호를 생성하는 위상 고정 루프는, 상기 출력 클록 신호를 분주하여 분주 클록 신호를 생성하는 분주기, 상기 기준 클록 신호 및 상기 분주 클록 신호 사이의 위상 차이에 대응하는 펄스를 가지는 시간-펄스 변환 신호를 생성하는 시간-펄스 변환기, 그리고 상기 출력 클록 신호를 생성하기 위한 LC 공진회로를 포함하며, 상기 시간-펄스 변환 신호에 따라 상기 LC 공진회로의 시상수에 대응하여 결정되는 상기 출력 클록 신호의 주파수를 제어하는 디지털 제어 발진기를 포함하되, 상기 LC 공진회로의 커패시턴스를 변경된 상태로 유지하는 변경 커패시턴스 지속 시간은 상기 기준 클록 신호 및 상기 분주 클록 신호 사이의 위상 차이 변화에 따라 연속적으로 제어된다.

Description

위상 고정 루프 및 그것의 동작 방법{PHASE LOCKED LOOP AND OPERATING METHOD THEREOF}
본 발명은 전자 회로에 관한 것으로, 좀 더 구체적으로는 시간 증폭기를 사용하는 위상 고정 루프 및 그것의 동작 방법에 관한 것이다.
최근 멀티밴드 이동통신용 RF 주파수합성기를 구현하는 데 있어서 전하 펌프(Charge Pump) 위상 고정 루프(Phase Locked Loop, 이하 PLL)가 주로 이용되고 있다. 그러나, 전하 펌프 PLL에는 아날로그 회로 설계기술이 집적되어 있고, 아날로그 회로 및 아날로그 신호특성으로 인하여 표준 디지털 CMOS공정에서 제공하는 설계 라이브러리 외에 별도의 추가적인 아날로그 RF 라이브러리가 요구된다. 따라서, 전하 펌프 PLL은 디지털 CMOS공정을 사용하는 디지털 베이스밴드 신호처리 블록과 함께 집적하는데 어려움이 있다. 또한, 최근에 공정기술의 발전으로 디지털 베이스밴드 신호처리 블록은 나노급 디지털 CMOS공정으로 개발되고 있다.
이와 같이 나노기술의 발전에 따라 디지털회로는 대부분 재설계를 하지 않아도 제조하고자 하는 공정기술에 쉽게 적응해서 구현될 수 있으나, 아날로그 RF 회로는 공정기술이 바뀔 때마다 재설계를 해야 하는 문제점이 있다. 또한, CMOS 공정기술이 나노급으로 발전함에 따라서 동작전압도 작아지는 단점이 있다.
나노급 디지털 CMOS 공정에서, 아날로그 RF 회로 설계 시의 여러 문제점을 개선하기 위해 많은 시간과 비용이 소요되고 있다. 따라서, 아날로그 RF 회로 블록을 점점 디지털화하려는 디지털 RF에 대한 연구개발이 활발하게 이루어지고 있다.
본 발명의 목적은 디지털 제어 발진기의 주파수 제어 해상도를 증가시키고, 위상 에러 검출 해상도를 개선하여 위상 잡음을 감소시키는 위상 고정 루프 및 그것의 동작 방법을 제공하는 데 있다.
본 발명에 따른 기준 클록 신호에 대응하여 출력 클록 신호를 생성하는 위상 고정 루프는, 상기 출력 클록 신호를 분주하여 분주 클록 신호를 생성하는 분주기, 상기 기준 클록 신호 및 상기 분주 클록 신호 사이의 위상 차이에 대응하는 펄스를 가지는 시간-펄스 변환 신호를 생성하는 시간-펄스 변환기, 그리고 상기 출력 클록 신호를 생성하기 위한 LC 공진회로를 포함하며, 상기 시간-펄스 변환 신호에 따라 상기 LC 공진회로의 시상수에 대응하여 결정되는 상기 출력 클록 신호의 주파수를 제어하는 디지털 제어 발진기를 포함하되, 상기 LC 공진회로의 커패시턴스를 변경된 상태로 유지하는 변경 커패시턴스 지속 시간은 상기 기준 클록 신호 및 상기 분주 클록 신호 사이의 위상 차이 변화에 따라 연속적으로 제어된다.
실시 예로서, 상기 시간-펄스 변환기는 상기 기준 클록 신호 및 상기 분주 클록 신호 사이의 위상 차이에 비례하는 펄스 폭을 가지는 적어도 하나의 시간 증폭기 출력신호를 생성하는 시간 증폭기를 포함한다.
실시 예로서, 상기 시간-펄스 변환기는 상기 적어도 하나의 시간 증폭기 출력신호를 논리 연산을 통하여 상기 시간-펄스 변환 신호로 변환하는 시간-펄스 변환부를 포함한다.
실시 예로서, 상기 시간 증폭기는 상기 기준 클록 신호 및 상기 분주 클록 신호 사이의 위상 차이에 비례하는 제 1 펄스 폭을 가지는 제 1 시간 증폭기 출력신호, 상기 기준 클록 신호 및 상기 분주 클록 신호 사이의 위상 차이에 비례하는 제 2 펄스 폭을 가지는 제 2 시간 증폭기 출력신호 및 상기 기준 클록을 소정의 시간만큼 지연시킨 기준 클록 지연신호를 생성하고, 상기 기준 클록의 위상과 상기 분주 클록의 위상이 서로 다른 경우, 상기 제 1 시간 증폭기 출력신호의 펄스 폭과 상기 제 2 시간 증폭기 출력신호의 펄스 폭은 서로 상이하도록 제어된다.
실시 예로서, 상기 시간-펄스 변환기는 상기 제 1 시간 증폭기 출력신호 및 상기 기준 클록 지연신호를 제 1 논리 연산하여 제 1 게이트 출력신호를 출력하는 제 1 논리 게이트, 그리고 상기 제 2 시간 증폭기 출력신호 및 상기 기준 클록 지연신호를 제 2 논리 연산하여 제 2 게이트 출력신호를 출력하는 제 2 논리 게이트를 포함한다.
실시 예로서, 상기 제 1 논리 연산은 논리곱 연산이고, 상기 제 2 논리 연산은 부정 논리곱 연산이다.
실시 예로서, 상기 LC 공진회로에 포함된 복수의 커패시터들은 상기 제 1 게이트 출력신호 및 상기 제 2 게이트 출력신호에 따라 선택적으로 턴 온 또는 턴 오프 된다.
실시 예로서, 상기 시간-펄스 변환기는 상기 기준 클록 및 상기 분주 클록을 소정의 시간만큼 지연시킨 기준 클록 지연신호 및 분주 클록 지연신호를 생성하는 시간 증폭기를 포함하고, 상기 기준 클록 지연신호 및 상기 분주 클록 지연신호의 위상 차이를 검출하여 위상 에러 값을 출력하는 비교기를 더 포함한다.
실시 예로서, 상기 위상 에러 값을 적분하여 상기 디지털 제어 발진기로 전송하는 적분기를 더 포함한다.
실시 예로서, 상기 변경 커패시턴스 지속 시간은 상기 시간-펄스 변환 신호의 펄스 폭에 비례한다.
본 발명에 따른 기준 클록 신호에 대응하여 출력 클록 신호를 생성하는 위상 고정 루프의 동작 방법은, 상기 기준 클록 신호를 수신하는 단계, 상기 출력 클록 신호를 분주하여 분주 클록 신호를 생성하는 단계, 상기 기준 클록 신호 및 상기 분주 클록 신호의 위상 차이에 대응하는 펄스를 가지는 시간-펄스 변환 신호를 생성하는 단계, 그리고 상기 시간-펄스 변환 신호에 따라 상기 출력 클록 신호를 생성하기 위한 LC 공진회로의 커패시턴스를 변경하여 상기 출력 클록 신호의 주파수를 제어하는 단계를 포함하되, 상기 LC 공진회로의 커패시턴스를 변경된 상태로 유지하는 변경 커패시턴스 지속 시간은 상기 기준 클록 신호 및 상기 분주 클록 신호 사이의 위상 차이 변화에 따라 연속적으로 제어된다.
실시 예로서, 상기 시간-펄스 변환 신호를 생성하는 단계는, 시간 증폭기에 의해 상기 기준 클록 및 상기 분주 클록의 위상 차이에 비례하는 제 1 펄스 폭을 가지는 제 1 시간 증폭기 출력신호들을 생성하는 단계, 시간 증폭기에 의해 상기 기준 클록 및 상기 분주 클록의 위상 차이에 비례하는 제 2 펄스 폭을 가지는 제 2 시간 증폭기 출력신호들을 생성하는 단계, 상기 시간 증폭기에 의해 상기 기준 클록을 소정의 시간만큼 지연시킨 기준 클록 지연신호를 생성하는 단계, 상기 제 1 시간 증폭기 출력신호 및 상기 기준 클록 지연신호를 제 1 논리 연산하여 제 1 게이트 출력신호를 생성하는 단계, 그리고 상기 제 2 시간 증폭기 출력신호 및 상기 기준 클록 지연신호를 제 2 논리 연산하여 제 2 게이트 출력신호를 생성하는 단계를 포함하되, 상기 기준 클록의 위상과 상기 분주 클록의 위상이 서로 다른 경우, 상기 제 1 펄스 폭과 상기 제 2 펄스 폭은 서로 상이하도록 제어된다.
실시 예로서, 상기 변경 커패시턴스 지속 시간은 상기 제 1 게이트 출력신호 및 상기 제 2 게이트 출력신호에 따라 조절된다.
실시 예로서, 상기 LC 공진회로에 포함된 복수의 커패시터들은 상기 제 1 게이트 출력신호 및 상기 제 2 게이트 출력신호에 따라 선택적으로 턴 온 또는 턴 오프 된다.
본 발명의 실시 예에 따르면, 시간 증폭기를 사용하여 디지털 제어 발진기의 주파수를 아날로그적으로 연속 제어하여 주파수 제어 해상도를 증가시키고, 위상 에러 검출 해상도를 개선하여 위상 잡음을 감소시키는 위상 고정 루프 및 그것의 동작 방법을 제공하는 데 있다.
도 1은 본 발명의 실시 예에 따른 위상 고정 루프를 보여주는 블록도이다.
도 2는 도 1의 시간-펄스 변환기와 LC 공진회로의 실시 예에 따른 등가회로를 보여주는 도면이다.
도 3은 도 2의 등가회로에서 각각의 신호들을 예시적으로 보여주는 타이밍도이다.
도 4는 도 1의 시간-펄스 변환기와 LC 공진회로의 다른 실시 예에 따른 등가회로를 보여주는 도면이다.
도 5는 도 4의 등가회로에서 각각의 신호들을 예시적으로 보여주는 타이밍도이다.
도 6은 본 발명의 실시 예에 따른 위상 고정 루프의 동작 방법을 보여주는 순서도이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
이하에서는, 위상 고정 루프가 본 발명의 특징 및 기능을 설명하기 위한 전자 회로의 한 예로서 사용될 것이다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 또한, 본 발명은 다른 실시 예들을 통해 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고, 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 1은 본 발명의 실시 예에 따른 위상 고정 루프를 보여주는 블록도이다. 도 1을 참조하면, 위상 고정 루프(100)는 시간-펄스 변환기(110), 비교기(120), 적분기(130), 디지털 제어 발진기(140) 및 분주기(150)를 포함할 수 있다. 출력 클록(CLKout)의 주파수는 디지털 제어 발진기(140)에 포함된 LC 공진회로(141)에 의해 결정될 수 있다. 출력 클록(CLKout)의 주파수는 LC 공진회로(141)의 커패시턴스를 조절하여 변경될 수 있다.
위상 고정 루프(100)는 기준 클록(CLKout)에 대응하여 출력 클록(CLKout)의 주파수를 일정하게 고정하는 역할을 한다. 출력 클록(CLKout)의 주파수를 일정하게 고정한다는 것은 매 순간 출력 클록(CLKout)과 기준 클록(CLKref)의 위상 차이를 보상하여 출력 클록(CLKout)의 평균 주파수를 일정하도록 제어하는 것을 의미한다. 따라서, 출력 클록(CLKout)의 주파수를 일정하게 고정하기 위해, 위상 고정 루프(100)는 출력 클록(CLKout)을 분주한 분주 클록(CLKdiv)과 기준 클록(CLKref)을 비교하고 그 위상 차이만큼 출력 클록(CLKout)의 주파수를 변경할 수 있다. 출력 클록(CLKout)의 주파수의 변경된 시간 간격이 증가할수록 출력 클록(CLKout)의 평균 주파수의 변화량도 증가할 수 있다.
시간-펄스 변환기(110)는 기준 클록(CLKref) 및 분주 클록(CLKdiv)을 수신할 수 있다. 시간-펄스 변환기(110)는 기준 클록(CLKref)과 분주 클록(CLKdiv)의 위상 차이에 대응하는 시간-펄스 변환 신호(TP)를 생성할 수 있다. 예를 들면, 시간-펄스 변환 신호(TP)는 기준 클록(CLKref)과 분주 클록(CLKdiv)의 위상 차이에 해당하는 시간이 펄스 폭으로 변환된 신호일 수 있다.
시간-펄스 변환기(110)는 시간 증폭기(111) 및 시간-펄스 변환부(112)를 포함할 수 있다. 시간 증폭기(111)는 기준 클록(CLKref) 및 분주 클록(CLKdiv)을 수신할 수 있다. 시간 증폭기(111)는 기준 클록(CLKref) 및 분주 클록(CLKdiv)의 위상 차이에 비례하는 펄스 폭을 가지는 시간 증폭기 출력신호(TA)를 생성할 수 있다. 시간 증폭기 출력신호(TA)는 기준 클록(CLKref) 및 분주 클록(CLKdiv)의 위상 차이에 비례하는 복수의 펄스 신호들을 포함할 수 있다.
예를 들면, 기준 클록(CLKref) 및 분주 클록(CLKdiv) 사이에 위상 차이가 있는 경우, 시간 증폭기(111)는 기준 클록(CLKref)과 분주 클록(CLKdiv)의 위상 차이에 비례하는 펄스를 가지는 적어도 하나의 시간 증폭기 출력신호(TA)를 생성할 수 있다. 적어도 하나의 시간 증폭기 출력신호(TA)는 기준 클록(CLKref)과 분주 클록(CLKdiv)의 위상 차이에 비례하되, 서로 다른 크기의 펄스 폭들을 가지는 복수의 펄스 신호들을 포함할 수 있다.
시간-펄스 변환부(112)는 시간 증폭기 출력신호(TA)를 수신하여 시간-펄스 변환 신호(TP)로 변환할 수 있다. 예를 들면, 시간-펄스 변환부(112)는 적어도 하나의 논리 연산을 통해 시간-펄스 변환 신호(TP)를 생성할 수 있다. 시간-펄스 변환 신호(TP)는 LC 공진회로(141)의 커패시턴스를 조절하기 위한 복수의 펄스 신호들을 포함할 수 있다.
비교기(120)는 시간 증폭기 지연신호(DA)를 수신할 수 있다. 예를 들면, 시간 증폭기 지연신호(DA)는 기준 클록(CLKref)과 분주 클록(CLKdiv)의 지연 신호들을 포함할 수 있다. 비교기(120)는 기준 클록(CLKref)과 분주 클록(CLKdiv)의 지연 신호들을 비교하여 비교 신호(COMP)를 생성할 수 있다. 비교 신호(COMP)는 기준 클록(CLKref)과 분주 클록(CLKdiv)의 선후 관계에 대한 정보를 포함할 수 있다. 비교 신호(COMP)는 디지털 신호일 수 있다. 예를 들면, 기준 클록(CLKref)의 위상이 분주 클록(CLKdiv)의 위상보다 앞선 경우, 비교 신호(COMP)는 +1을 가질 수 있다. 기준 클록(CLKref)의 위상이 분주 클록(CLKdiv)의 위상보다 뒤진 경우, 비교 신호(COMP)는 -1을 가질 수 있다.
적분기(130)는 비교 신호(COMP)를 적분하여 적분 신호(ITG)를 생성할 수 있다. 적분기(130)는 기준 클록(CLKref)과 분주 클록(CLKdiv) 사이의 위상 에러를 누적할 수 있다. 비교기(120) 및 적분기(130)는 함께 저역 통과 필터의 역할을 수행할 수 있다. 따라서, 위상 고정 루프(100)는 적분기(130)를 통해 출력 클록(CLKout)의 고주파 성분을 제거할 수 있다.
디지털 제어 발진기(140)는 시간-펄스 변환 신호(TP) 및 적분 신호(ITG)를 수신할 수 있다. 디지털 제어 발진기(140)는 시간-펄스 변환 신호(TP)에 따라 변동되는 출력 클록(CLKout)을 생성할 수 있다. 예를 들면, 디지털 제어 발진기(140)는 출력 클록(CLKout)을 생성하기 위한 LC 공진회로(141)를 포함할 수 있다. 디지털 제어 발진기(140)는 시간-펄스 변환 신호(TP)에 따라 LC 공진회로(141)의 커패시턴스를 조절하여 출력 클록(CLKout)의 주파수를 제어할 수 있다. 또한, 디지털 제어 발진기(140)는 적분 신호(ITG)에 따라 출력 클록(CLKout)의 고주파 성분을 제거할 수 있다.
출력 클록(CLKout)의 주파수를 일정하게 고정하기 위해 기준 클록(CLKref)과 분주 클록(CLKdiv) 사이에 위상 차이가 있는 경우, 디지털 제어 발진기(140)는 시간-펄스 변환 신호(TP)에 따라 LC 공진회로(141)의 커패시턴스를 변경하여 출력 클록(CLKref)의 주파수를 제어할 수 있다. LC 공진회로(141)의 커패시턴스를 증가한 시간 간격이 길어질수록 출력 클록(CLKout)의 평균 주파수는 증가할 것이다. LC 공진회로(141)의 커패시턴스를 감소한 시간 간격이 길어질수록 출력 클록(CLKout)의 평균 주파수는 감소할 것이다.
LC 공진회로(141)의 변경된 커패시턴스의 지속 시간은 시간-펄스 변환 신호(TP)의 펄스 폭에 따라 제어될 수 있다. LC 공진회로(141)의 변경된 커패시턴스의 지속 시간에 따라 출력 클록(CLKout)은 변경된 주파수로 출력될 것이다. 따라서, 출력 클록(CLKout)의 평균 주파수는 LC 공진회로(141)의 변경된 커패시턴스의 지속 시간에 따라 제어될 수 있다. 또한, 시간-펄스 변환 신호(TP)의 펄스 폭은 기준 클록(CLKref) 및 분주 클록(CLKdiv) 사이의 위상 차이에 따라 연속적으로 변경될 수 있다. 시간-펄스 변환 신호(TP)의 펄스 폭이 연속적으로 제어되면, LC 공진회로(141)의 변경된 커패시턴스의 지속 시간도 연속적으로 제어될 수 있다. 따라서, 위상 고정 루프(100)는 출력 클록(CLKref)의 주파수를 연속적으로 제어할 수 있다. 위상 고정 루프(100)의 주파수 제어 해상도는 향상될 수 있다.
분주기(150)는 출력 클록(CLKout)을 소정의 분주 값으로 분주하여 분주 클록(CLKdiv)을 생성할 수 있다. 예를 들면, 분주기(150)는 출력 클록(CLKout)보다 정수 또는 실수 배만큼 작은 주파수를 갖는 분주 클록(CLKdiv)을 출력할 수 있다. 분주 클록(CLKdiv)은 기준 클록(CLKref)과 동일한 주파수를 갖도록 생성될 수 있다. 또한, 분주 클록(CLKdiv)은 기준 클록(CLKref)과 다른 주파수를 갖도록 생성될 수 있다. 분주기(150)는 분주 클록(CLKdiv)을 시간 증폭기(111)에 제공할 수 있다.
본 발명의 따른 위상 고정 루프(100)는 기준 클록(CLKref) 및 분주 클록(CLKdiv)의 위상 차이에 대응하는 펄스 폭을 가지는 시간-펄스 변환 신호(TP)를 생성할 수 있다. 위상 고정 루프(100)는 시간-펄스 변환 신호(TP)에 따라 디지털 제어 발진기(140)에 포함된 LC 공진회로의 변경된 커패시턴스의 지속 시간을 연속적으로 제어하여 출력 클록(CLKout)의 주파수를 연속적으로 변경할 수 있다. 따라서, 위상 고정 루프(100)는 주파수 제어 해상도를 향상시킬 수 있다. 결국, 위상 고정 루프(100)는 작은 위상 에러를 검출할 수 있다.
도 2는 도 1의 시간-펄스 변환기와 LC 공진회로의 실시 예에 따른 등가회로를 보여주는 도면이다. 도 2를 참조하면, LC 공진회로(141)는 복수의 커패시터들(C1~C4) 및 인덕터(L1)를 포함할 수 있다. 출력 클록(CLKout)의 주파수는 LC 공진회로(141)의 시상수에 따라 결정될 수 있다. 따라서, LC 공진회로(141)의 커패시턴스가 변경되면, 출력 클록(CLKout)의 주파수는 변경될 수 있다. 복수의 커패시터들(C1~C4)은 다양한 소자로 구현될 수 있다. 예를 들면, 복수의 커패시터들(C1~C4)은 가변 커패시터, 트랜지스터 또는 버랙터(varactor) 등으로 구현될 수 있다.
시간-펄스 변환기(110)는 시간 증폭기(111) 및 복수의 논리 게이트들(113, 114)을 포함할 수 있다. 이하에서 복수의 논리 게이트들(113, 114)은 AND 또는 NAND 게이트를 사용하여 예시적으로 설명될 것이다. 하지만, 복수의 논리 게이트들(113, 114)은 이것에 한정되지 않는다. 복수의 논리 게이트들(113, 114)은 게이트 출력 신호들(Pro1, Pro2)을 생성하기 위해 다양하게 구성될 수 있다.
시간 증폭기(111)는 기준 클록(CLKref) 및 분주 클록(CLKdiv)을 수신할 수 있다. 시간 증폭기(111)는 복수의 출력단들을 포함할 수 있다. 예를 들면, 시간 증폭기(111)는 제 1 시간 증폭기 출력신호(TA1), 제 2 시간 증폭기 출력신호(TA2) 및 기준 클록 지연 신호(DCLKref)를 출력할 수 있다. 기준 클록 지연 신호(DCLKref)는 기준 클록(CLKref)을 소정의 시간만큼 지연시킨 신호이다. 제 1 시간 증폭기 출력신호(TA1) 및 제 2 시간 증폭기 출력신호(TA2)는 기준 클록(CLKref)과 분주 클록(CLKdiv)의 위상 차이에 비례하는 펄스 폭들을 가지는 펄스 신호들이다. 제 1 시간 증폭기 출력신호(TA1) 및 제 2 시간 증폭기 출력신호(TA2)는 서로 다른 펄스 폭을 가질 수 있다.
제 1 논리 게이트(113)는 제 1 시간 증폭기 출력신호(TA1) 및 기준 클록 지연 신호(DCLKref)를 수신할 수 있다. 제 1 논리 게이트(113)는 제 1 게이트 출력 신호(Pro1)를 출력할 수 있다. 예를 들면, 제 1 논리 게이트(113)는 AND 논리 연산을 수행할 수 있다.
제 2 논리 게이트(114)는 제 2 시간 증폭기 출력신호(TA2) 및 기준 클록 지연 신호(DCLKref)를 수신할 수 있다. 제 2 논리 게이트(114)는 제 2 게이트 출력 신호(Pro2)를 출력할 수 있다. 예를 들면, 제 2 논리 게이트(114)는 NAND 논리 연산을 수행할 수 있다.
제 1 논리 게이트(113)의 출력단은 제 1 노드(N1)에 연결될 수 있다. 제 2 논리 게이트(114)의 출력단은 제 2 노드(N2)에 연결될 수 있다. 따라서, 복수의 커패시터들(C1~C4)은 제 1 게이트 출력 신호(Pro1) 및 제 2 게이트 출력 신호(Pro2)에 따라 턴 온(turn on) 또는 턴 오프(turn off) 될 수 있다. 결국, 디지털 제어 발진기(140)의 커패시턴스는 제 1 게이트 출력 신호(Pro1) 및 제 2 게이트 출력 신호(Pro2)에 따라 조절될 수 있다.
도 3은 도 2의 등가회로에서 각각의 신호들을 예시적으로 보여주는 타이밍도이다. 도 2 및 도 3을 참조하면, LC 공진회로(141)의 커패시턴스는 제 1 및 제 2 게이트 출력 신호들(Pro1, Pro2)에 따라 조절될 수 있다. 또한, LC 공진회로(141)의 변경된 커패시턴스의 지속 시간은 제 1 및 제 2 게이트 출력 신호들(Pro1, Pro2)의 펄스 폭들의 변화에 따라 연속적으로 제어될 수 있다. 도 3은 예시적으로 기준 클록 지연 신호(DCLKref)의 하나의 펄스 구간 동안 디지털 제어 발진기(140)의 커패시턴스의 변화를 보여준다. 도 3에서 빗금친 부분은 각 시점에서 LC 공진회로(141)의 커패시턴스를 보여준다.
기준 클록 지연 신호(DCLKref)는 시간 증폭기(111)로 입력되는 기준 클록(CLKref)을 소정의 시간만큼 지연시킨 신호이다. 예를 들면, 기준 클록 지연 신호(DCLKref)는 제 1 시점(t1)에 상승하여 제 4 시점(t4)에 하강할 수 있다.
기준 클록(CLKref)과 분주 클록(CLKdiv)의 위상 차이가 있는 경우, 제 1 및 제 2 시간 증폭기 출력신호들(TA1, TA2)은 서로 다른 펄스 폭들을 가질 수 있다. 제 1 및 제 2 시간 증폭기 출력신호들(TA1, TA2)은 기준 클록(CLKref)과 분주 클록(CLKdiv)의 위상 차이에 비례하는 펄스 폭을 가질 수 있다. 예를 들면, 제 1 시간 증폭기 출력신호(TA1)는 제 2 시점(t2)에 상승하고 제 4 시점(t4)에 하강하여 제 1 펄스 폭을 가질 수 있다. 제 2 시간 증폭기 출력신호(TA2)는 제 3 시점(t3)에 상승하고 제 4 시점(t4)에 하강하여 제 2 펄스 폭을 가질 수 있다. 제 1 및 제 2 펄스 폭 사이의 차이(Tcap)는 기준 클록(CLKref) 및 분주 클록(CLKdiv)의 위상 차이에 비례한다.
시간 증폭기(111)는 소정의 설정 값들에 따라 제 1 및 제 2 시간 증폭기 출력신호들(TA1, TA2)의 펄스 폭들을 결정할 수 있다. 제 1 및 제 2 시간 증폭기 출력신호들(TA1, TA2)의 펄스 폭들은 기준 클록(CLKref)과 분주 클록(CLKdiv) 사이의 위상 차이의 변화에 따라 연속적으로 변화할 수 있다. 또한, 시간 증폭기(111)는 제 1 및 제 2 시간 증폭기 출력신호들(TA1, TA2) 및 기준 클록 지연 신호(DCLKref)의 하강 에지(falling edge)들이 동일한 시점(t4)에 형성되도록 제어할 수 있다.
제 1 게이트 출력신호(Pro1)는 기준 클록 지연 신호(DCLKref) 및 제 1 시간 증폭기 출력신호(TA1)의 AND 논리 연산을 통하여 출력될 수 있다. 예를 들면, 기준 클록 지연 신호(DCLKref) 및 제 1 시간 증폭기 출력신호(TA1)가 모두 하이 레벨인 경우, 제 1 게이트 출력신호(Pro1)는 하이 레벨일 수 있다. 즉, 제 1 게이트 출력신호(Pro1)는 제 2 시점(t2)에 상승하고 제 4 시점(t4)에 하강할 수 있다.
제 2 게이트 출력신호(Pro2)는 기준 클록 지연 신호(DCLKref) 및 제 2 시간 증폭기 출력신호(TA2)의 NAND 논리 연산을 통하여 출력될 수 있다. 예를 들면, 기준 클록 지연 신호(DCLKref) 및 제 2 시간 증폭기 출력신호(TA2)가 모두 하이 레벨인 경우에만 제 2 게이트 출력신호(Pro2)는 로우 레벨일 수 있다. 즉, 제 2 게이트 출력신호(Pro2)는 하이 레벨로 시작하여 제 3 시점(t3)에 하강하고 제 4 시점(t4)에 상승할 수 있다.
LC 공진회로(141)의 커패시턴스는 제 1 및 제 2 게이트 출력 신호(Pro1, Pro2)에 따라 조절될 수 있다. 예를 들면, 제 2 시점(t2) 이전에는, 제 1 게이트 출력신호(Pro1)는 로우 레벨이고 제 2 게이트 출력신호(Pro2)는 하이 레벨이다. 따라서, 제 3 및 제 4 커패시터들(C3, C4)만 턴 온(turn on) 될 수 있다. LC 공진회로(141)는 제 1 커패시턴스(Cout1)를 가질 수 있다.
제 2 시점(t2) 및 제 3 시점(t3) 사이에는, 제 1 및 제 2 게이트 출력신호들(Pro1, Pro2)은 모두 하이 레벨이다. 따라서, 제 1 내지 제 4 커패시터들(C1~C4)은 모두 턴 온(turn on) 될 수 있다. LC 공진회로(141)는 제 2 커패시턴스(Cout2)를 가질 수 있다. 예를 들면, 제 2 커패시턴스(Cout2)는 제 1 커패시턴스(Cout1)의 2배일 수 있다.
제 3 시점(t3) 및 제 4 시점(t4) 사이에는, 제 1 게이트 출력신호(Pro1)는 하이 레벨이고 제 2 게이트 출력신호(Pro2)는 로우 레벨이다. 따라서, 제 1 및 제 2 커패시터들(C1, C2)만 턴 온(turn on) 될 수 있다. LC 공진회로(141)는 제 1 커패시턴스(Cout1)를 가질 수 있다.
제 4 시점(t4) 이후에는, 제 1 게이트 출력신호(Pro1)는 로우 레벨이고 제 2 게이트 출력신호(Pro2)는 하이 레벨이다. 따라서, 제 3 및 제 4 커패시터들(C3, C4)만 턴 온(turn on) 될 수 있다. LC 공진회로(141)는 제 1 커패시턴스(Cout1)를 가질 수 있다.
이상에서 살펴본 바와 같이, LC 공진회로(141)는 변경 커패시턴스 지속 시간(Tcap) 동안 다른 구간들과 다른 커패시턴스를 유지할 수 있다. 변경 커패시턴스 지속 시간(Tcap) 동안 디지털 제어 발진기(140)는 변경된 주파수를 가지는 출력 클록(CLKout)을 생성할 수 있다. 변경 커패시턴스 지속 시간(Tcap)은 기준 클록(CLKref) 및 분주 클록(CLKdiv) 사이의 위상 차이의 변화에 따라 연속적으로 변경될 수 있다. 결국, 출력 클록(CLKout)의 평균 주파수는 변경 커패시턴스 지속 시간(Tcap)에 따라 연속적으로 변경될 수 있다.
따라서, 본 발명의 따른 위상 고정 루프(100)는 LC 공진회로(141)의 커패시턴스를 연속적으로 제어하여 출력 클록(CLKout)의 주파수를 연속적으로 변경할 수 있다. 위상 고정 루프(100)는 주파수 제어 해상도를 증가시킬 수 있다. 결국, 위상 고정 루프(100)는 작은 위상 에러를 검출할 수 있다.
도 4는 도 1의 시간-펄스 변환기와 LC 공진회로의 다른 실시 예에 따른 등가회로를 보여주는 도면이다. 도 4를 참조하면, LC 공진회로(141)는 복수의 커패시터들(C1~C4) 및 인덕터(L1)를 포함할 수 있다. 출력 클록(CLKout)의 주파수는 LC 공진회로(141)의 시상수에 따라 결정될 수 있다. 도 2의 제 1 논리 게이트(113)는 제 3 논리 게이트(115) 및 인버터(116)로 구현될 수 있다.
시간-펄스 변환기(110)는 시간 증폭기(111), 복수의 논리 게이트들(115, 117) 및 인버터(116)를 포함할 수 있다. 시간 증폭기(111)는 기준 클록(CLKref) 및 분주 클록(CLKdiv)을 수신할 수 있다. 시간 증폭기(111)는 복수의 출력단들을 포함할 수 있다. 예를 들면, 시간 증폭기(111)는 제 1 시간 증폭기 출력신호(TA1), 제 2 시간 증폭기 출력신호(TA2) 및 기준 클록 지연 신호(DCLKref)를 출력할 수 있다. 기준 클록 지연 신호(DCLKref)는 기준 클록(CLKref)을 소정의 시간만큼 지연시킨 신호이다. 제 1 및 제 2 시간 증폭기 출력신호(TA1, TA2)는 기준 클록(CLKref)과 분주 클록(CLKdiv)의 위상 차이에 비례하는 펄스 폭들을 가지는 신호들이다. 제 1 시간 증폭기 출력신호(TA1) 및 제 2 시간 증폭기 출력신호(TA2)는 서로 다른 펄스 폭을 가질 수 있다.
제 3 논리 게이트(115)는 제 1 시간 증폭기 출력신호(TA1) 및 기준 클록 지연 신호(DCLKref)를 수신할 수 있다. 제 3 논리 게이트(115)의 출력은 인버터(116)로 입력될 수 있다. 인버터(116)는 제 3 게이트 출력신호(Pro3)를 출력할 수 있다. 예를 들면, 제 3 논리 게이트(115)는 NAND 논리 연산을 수행할 수 있다. 그리고 인버터(116)는 제 3 논리 게이트(115)의 출력 신호를 반전시킬 수 있다. 즉, 제 3 논리 게이트(115) 및 인버터(116)는 도 2의 제 1 논리 게이트(113)와 같이 AND 논리 연산의 결과를 출력할 수 있다. 다만, 제 3 게이트 출력신호(Pro3)는 인버터(116)로 인하여 도 2의 제 1 게이트 출력신호(Pro3)보다 다소 지연될 수 있다.
제 4 논리 게이트(117)는 제 2 시간 증폭기 출력신호(TA2) 및 기준 클록 지연 신호(DCLKref)를 수신할 수 있다. 제 4 논리 게이트(117)는 제 4 게이트 출력 신호(Pro4)를 출력할 수 있다. 예를 들면, 제 4 논리 게이트(117)는 NAND 논리 연산을 수행할 수 있다.
인버터(115)의 출력단은 제 1 노드(N1)에 연결될 수 있다. 제 4 논리 게이트(117)의 출력단은 제 2 노드(N2)에 연결될 수 있다. 따라서, 복수의 커패시터들(C1~C4)은 제 3 게이트 출력 신호(Pro3) 및 제 4 게이트 출력 신호(Pro4)에 따라 턴 온(turn on) 또는 턴 오프(turn off) 될 수 있다. 결국, LC 공진회로(141)의 커패시턴스는 제 3 게이트 출력 신호(Pro3) 및 제 4 게이트 출력 신호(Pro4)에 따라 조절될 수 있다.
도 5는 도 4의 등가회로에서 각각의 신호들을 예시적으로 보여주는 타이밍도이다. 도 4 및 도 5를 참조하면, LC 공진회로(141)의 커패시턴스는 제 3 게이트 출력 신호(Pro3) 및 제 4 게이트 출력 신호(Pro4)에 따라 조절될 수 있다. 또한, LC 공진회로(141)의 변경된 커패시턴스의 지속 시간은 제 3 및 제 4 게이트 출력 신호들(Pro1, Pro2)의 펄스 폭들의 변화에 따라 연속적으로 제어될 수 있다. 도 5는 예시적으로 기준 클록 지연 신호(DCLKref)의 하나의 펄스 구간 동안 디지털 제어 발진기(140)의 커패시턴스의 변화를 보여준다. 도 5에서 빗금친 부분은 각 시점에서 LC 공진회로(141)의 커패시턴스를 보여준다.
다만, 제 3 게이트 출력신호(Pro3)는 인버터(116)로 인하여 지연될 수 있다. 하지만, 제 3 게이트 출력신호(Pro3)의 지연과 관계없이 LC 공진회로의 변경된 커패시턴스의 지속 시간은 일정하게 유지될 수 있다. 예를 들면, 도 5의 제 1 변경 커패시턴스 지속 시간(Tcap1)과 제 2 변경 커패시턴스 지속 시간(Tcap1)의 합은 도 3의 변경 커패시턴스 지속 시간(Tcap)과 동일하게 유지될 수 있다.
기준 클록 지연 신호(DCLKref)는 시간 증폭기(111)로 입력되는 기준 클록(CLKref)을 소정의 시간만큼 지연시킨 신호이다. 예를 들면, 기준 클록 지연 신호(DCLKref)는 제 1 시점(t1)에 상승하여 제 5 시점(t5)에 하강할 수 있다.
기준 클록(CLKref)과 분주 클록(CLKdiv)의 위상 차이가 있는 경우, 제 1 및 제 2 시간 증폭기 출력신호들(TA1, TA2)은 서로 다른 펄스 폭들을 가질 수 있다. 제 1 및 제 2 시간 증폭기 출력신호들(TA1, TA2)은 기준 클록(CLKref)과 분주 클록(CLKdiv)의 위상 차이에 비례하는 펄스 폭들을 가질 수 있다. 예를 들면, 제 1 시간 증폭기 출력신호(TA1)는 제 2 시점(t2)에 상승하고 제 5 시점(t5)에 하강하여 제 1 펄스 폭을 가질 수 있다. 제 2 시간 증폭기 출력신호(TA2)는 제 4 시점(t4)에 상승하고 제 5 시점(t5)에 하강하여 제 2 펄스 폭을 가질 수 있다. 제 1 및 제 2 펄스 폭 사이의 차이(Tcap1+Tcap2)는 기준 클록(CLKref) 및 분주 클록(CLKdiv)의 위상 차이에 비례한다.
시간 증폭기(111)는 소정의 설정 값들에 따라 제 1 및 제 2 시간 증폭기 출력신호들(TA1, TA2)의 펄스 폭들을 결정할 수 있다. 제 1 및 제 2 시간 증폭기 출력신호들(TA1, TA2)의 펄스 폭들은 기준 클록(CLKref)과 분주 클록(CLKdiv) 사이의 위상 차이의 변화에 따라 연속적으로 변화할 수 있다. 또한, 시간 증폭기(111)는 제 1 및 제 2 시간 증폭기 출력신호들(TA1, TA2) 및 기준 클록 지연 신호(DCLKref)의 하강 에지(falling edge)들이 동일한 시점(t5)에 형성되도록 제어할 수 있다.
제 3 게이트 출력신호(Pro3)는 기준 클록 지연 신호(DCLKref) 및 제 1 시간 증폭기 출력신호(TA1)의 NAND 논리 연산을 통하여 출력된 신호를 반전하여 출력될 수 있다. 예를 들면, 기준 클록 지연 신호(DCLKref) 및 제 1 시간 증폭기 출력신호(TA1)가 모두 하이 레벨인 경우, 제 3 게이트 출력신호(Pro3)는 하이 레벨일 수 있다. 다만, 제 3 게이트 출력신호(Pro3)는 인버터(116)로 인하여 지연될 수 있다. 즉, 제 3 게이트 출력신호(Pro3)는 제 3 시점(t3)에 상승하고 제 6 시점(t6)에 하강할 수 있다. 제 3 게이트 출력신호(Pro3)는 도 3의 제 1 게이트 출력신호(Pro1)에 비하여 제 2 시점(t2)과 제 3 시점(t3) 사이의 시간만큼 지연될 수 있다.
제 4 게이트 출력신호(Pro4)는 기준 클록 지연 신호(DCLKref) 및 제 2 시간 증폭기 출력신호(TA2)의 NAND 논리 연산을 통하여 출력될 수 있다. 예를 들면, 기준 클록 지연 신호(DCLKref) 및 제 2 시간 증폭기 출력신호(TA2)가 모두 하이 레벨인 경우에만 제 4 게이트 출력신호(Pro4)는 로우 레벨일 수 있다. 즉, 제 4 게이트 출력신호(Pro4)는 하이 레벨로 시작하여 제 4 시점(t4)에 하강하고 제 5 시점(t5)에 상승할 수 있다.
LC 공진회로(141)의 커패시턴스는 제 3 및 제 4 게이트 출력 신호(Pro3, Pro4)에 따라 조절될 수 있다. 예를 들면, 제 3 시점(t3) 이전에는, 제 3 게이트 출력신호(Pro3)는 로우 레벨이고 제 4 게이트 출력신호(Pro4)는 하이 레벨이다. 따라서, 제 3 및 제 4 커패시터들(C3, C4)만 턴 온(turn on) 될 수 있다. LC 공진회로(141)는 제 1 커패시턴스(Cout1)를 가질 수 있다.
제 3 시점(t3) 및 제 4 시점(t4) 사이에는, 제 3 및 제 4 게이트 출력신호들(Pro3, Pro4)은 모두 하이 레벨이다. 따라서, 제 1 내지 제 4 커패시터들(C1~C4)은 모두 턴 온(turn on) 될 수 있다. LC 공진회로(141)는 제 2 커패시턴스(Cout2)를 가질 수 있다. 예를 들면, 제 2 커패시턴스(Cout2)는 제 1 커패시턴스(Cout1)의 2배일 수 있다.
제 4 시점(t4) 및 제 5 시점(t5) 사이에는, 제 3 게이트 출력신호(Pro3)는 하이 레벨이고 제 4 게이트 출력신호(Pro4)는 로우 레벨이다. 따라서, 제 1 및 제 2 커패시터들(C1, C2)만 턴 온(turn on) 될 수 있다. LC 공진회로(141)는 제 1 커패시턴스(Cout1)를 가질 수 있다.
제 5 시점(t5) 및 제 6 시점(t6) 사이에는, 제 3 및 제 4 게이트 출력신호들(Pro3, Pro4)은 모두 하이 레벨이다. 따라서, 제 1 내지 제 4 커패시터들(C1~C4)은 모두 턴 온(turn on) 될 수 있다. LC 공진회로(141)는 제 2 커패시턴스(Cout2)를 가질 수 있다.
제 6 시점(t6) 이후에는, 제 3 게이트 출력신호(Pro3)는 로우 레벨이고 제 4 게이트 출력신호(Pro4)는 하이 레벨이다. 따라서, 제 3 및 제 4 커패시터들(C3, C4)만 턴 온(turn on) 될 수 있다. LC 공진회로(141)는 제 1 커패시턴스(Cout1)를 가질 수 있다.
이상에서 살펴본 바와 같이, LC 공진회로(141)는 제 1 및 제 2 변경 커패시턴스 지속 시간(Tcap1, Tcap2) 동안 다른 구간들과 다른 커패시턴스를 유지할 수 있다. 제 1 및 제 2 변경 커패시턴스 지속 시간(Tcap1, Tcap2) 동안 디지털 제어 발진기(140)는 변경된 주파수를 가지는 출력 클록(CLKout)을 생성할 수 있다. 제 1 및 제 2 변경 커패시턴스 지속 시간(Tcap1, Tcap2)의 합은 도 3의 변경 커패시턴스 지속 시간(Tcap)과 동일할 수 있다. 따라서, 인버터(116)에 의한 제 3 게이트 출력신호(Pro3)의 지연과 관계없이 제 1 및 제 2 변경 커패시턴스 지속 시간(Tcap1, Tcap2)의 합은 일정하게 유지될 수 있다.
또한, 제 1 및 제 2 변경 커패시턴스 지속 시간(Tcap1, Tcap2)의 합은 기준 클록(CLKref) 및 분주 클록(CLKdiv) 사이의 위상 차이의 변화에 따라 연속적으로 변경될 수 있다. 결국, 출력 클록(CLKout)의 평균 주파수는 제 1 및 제 2 변경 커패시턴스 지속 시간(Tcap1, Tcap2)의 합에 따라 연속적으로 변경될 수 있다.
따라서, 본 발명의 따른 위상 고정 루프(100)는 LC 공진회로(141)의 커패시턴스를 연속적으로 제어하여 출력 클록(CLKout)의 주파수를 연속적으로 변경할 수 있다. 위상 고정 루프(100)는 주파수 제어 해상도를 증가시킬 수 있다. 결국, 위상 고정 루프(100)는 작은 위상 에러를 검출할 수 있다.
도 6은 본 발명의 실시 예에 따른 위상 고정 루프의 동작 방법을 보여주는 순서도이다. 도 1 내지 도 6을 참조하면, 위상 고정 루프(100)는 기준 클록(CLKref) 및 분주 클록(CLKdiv)의 위상 차이의 변화에 따라 LC 공진회로(140)의 변경된 커패시턴스를 유지하는 시간 간격을 연속적으로 조절하여 출력 클록(CLKout)의 주파수를 연속적으로 제어할 수 있다.
S110 단계에서, 위상 고정 루프(100)는 기준 클록(CLKref)을 수신할 수 있다. 위상 고정 루프(100)는 기준 클록(CLKref)에 대응하는 출력 클록(CLKout)을 생성할 수 있다.
S120 단계에서, 위상 고정 루프(100)는 분주기(150)를 통해 출력 클록(CLKout)을 소정의 분주 값으로 분주하여 분주 클록(CLKdiv)을 생성할 수 있다. 예를 들면, 분주 클록(CLKdiv)은 기준 클록(CLKref)과 동일한 주파수를 가질 수 있다. 또한, 분주 클록(CLKdiv)은 기준 클록(CLKref)과 서로 다른 주파수를 가질 수 있다.
S130 단계에서, 위상 고정 루프(100)는 기준 클록(CLKref) 및 분주 클록(CLKdiv)의 위상 차이에 대응하는 펄스를 가지는 시간-펄스 변환 신호(TP)를 생성할 수 있다. 예를 들면, 시간 증폭기(111)는 제 1 시간 증폭기 출력신호(TA1), 제 2 시간 증폭기 출력신호(TA2) 및 기준 클록 지연 신호(DCLKref)를 출력할 수 있다. 기준 클록 지연 신호(DCLKref)는 기준 클록(DCLKref)을 소정의 시간만큼 지연시킨 신호이다. 제 1 시간 증폭기 출력신호(TA1) 및 제 2 시간 증폭기 출력신호(TA2)는 기준 클록(CLKref)과 분주 클록(CLKdiv)의 시간 차이에 비례하는 펄스 폭을 가지는 신호들이다. 기준 클록의 위상과 분주 클록의 위상이 서로 다른 경우, 제 1 시간 증폭기 출력신호(TA1) 및 제 2 시간 증폭기 출력신호(TA2)는 서로 다른 펄스 폭을 가질 수 있다.
제 1 논리 게이트(113)는 제 1 시간 증폭기 출력신호(TA1) 및 기준 클록 지연 신호(DCLKref)를 수신할 수 있다. 제 1 논리 게이트(113)는 제 1 게이트 출력 신호(Pro1)를 출력할 수 있다. 예를 들면, 제 1 논리 게이트(113)는 AND 논리 연산을 수행할 수 있다.
제 2 논리 게이트(114)는 제 2 시간 증폭기 출력신호(TA2) 및 기준 클록 지연 신호(DCLKref)를 수신할 수 있다. 제 2 논리 게이트(114)는 제 2 게이트 출력 신호(Pro2)를 출력할 수 있다. 예를 들면, 제 2 논리 게이트(114)는 NAND 논리 연산을 수행할 수 있다.
시간-펄스 변환 신호(TP)는 제 1 및 제 2 게이트 출력신호들(Pro1, Pro2)을 포함할 수 있다. 제 1 및 제 2 게이트 출력신호들(Pro1, Pro2)은 디지털 제어 발진기(140)로 전송될 수 있다.
S140 단계에서, 위상 고정 루프(100)는 시간-펄스 변환 신호(TP)에 따라 디지털 제어 발진기(140)에 포함된 LC 공진회로의 변경된 커패시턴스의 지속 시간을 연속적으로 조절하여 출력 클록(CLKout)의 주파수를 제어할 수 있다. 출력 클록(CLKout)의 주파수는 LC 공진회로의 시상수에 따라 결정될 수 있다. 또한, 위상 고정 루프(100)에 있어서, 출력 클록(CLKout)의 주파수를 고정하는 것은 출력 클록(CLKout)의 평균 주파수를 일정하게 유지하는 것을 의미한다. 출력 클록(CLKout)의 평균 주파수는 LC 공진회로의 커패시턴스를 변경하는 시간 간격을 조절하여 일정하게 유지될 수 있다.
예를 들면, 도 3에서 LC 공진회로(141)의 커패시턴스는 제 1 및 제 2 게이트 출력 신호(Pro1, Pro2)에 따라 조절될 수 있다. 예를 들면, 제 2 시점(t2) 이전에 LC 공진회로(141)는 제 1 커패시턴스(Cout1)를 가질 수 있다. 제 2 시점(t2) 및 제 3 시점(t3) 사이에 LC 공진회로(141)는 제 2 커패시턴스(Cout2)를 가질 수 있다. 제 3 시점(t3) 이후에 LC 공진회로(141)는 제 1 커패시턴스(Cout1)를 가질 수 있다.
즉, LC 공진회로(141)는 변경 커패시턴스 지속 시간(Tcap) 동안 다른 구간들과 다른 커패시턴스를 유지할 수 있다. 변경 커패시턴스 지속 시간(Tcap) 동안 디지털 제어 발진기(140)는 변경된 주파수를 가지는 출력 클록(CLKout)을 생성할 수 있다. 변경 커패시턴스 지속 시간(Tcap)은 기준 클록(CLKref) 및 분주 클록(CLKdiv) 사이의 위상 차이의 변화에 따라 연속적으로 변경될 수 있다. 결국, 출력 클록(CLKout)의 평균 주파수는 변경 커패시턴스 지속 시간(Tcap)에 따라 연속적으로 변경될 수 있다.
따라서, 본 발명의 따른 위상 고정 루프(100)는 LC 공진회로(141)의 변경 커패시턴스 지속 시간(Tcap)을 연속적으로 제어하여 출력 클록(CLKout)의 주파수를 연속적으로 변경할 수 있다. 위상 고정 루프(100)는 주파수 제어 해상도를 증가시킬 수 있다. 결국, 위상 고정 루프(100)는 작은 위상 에러를 검출할 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100 : 위상 고정 루프
110 : 시간-펄스 변환기
111 : 시간 증폭기
112 : 시간-펄스 변환부
113 : 제 1 논리 게이트
114 : 제 2 논리 게이트
115 : 제 3 논리 게이트
116 : 인버터
117 : 제 4 논리 게이트
120 : 비교기
130 : 적분기
140 : 디지털 제어 발진기
141 : LC 공진회로
150 : 분주기

Claims (14)

  1. 기준 클록 신호에 대응하여 출력 클록 신호를 생성하는 위상 고정 루프에 있어서:
    상기 출력 클록 신호를 분주하여 분주 클록 신호를 생성하는 분주기;
    상기 기준 클록 신호 및 상기 분주 클록 신호 사이의 위상 차이에 대응하는 펄스를 가지는 시간-펄스 변환 신호를 생성하는 시간-펄스 변환기; 그리고
    상기 출력 클록 신호를 생성하기 위한 LC 공진회로를 포함하며, 상기 시간-펄스 변환 신호에 따라 상기 LC 공진회로의 시상수에 대응하여 결정되는 상기 출력 클록 신호의 주파수를 제어하는 디지털 제어 발진기를 포함하되,
    상기 LC 공진회로의 커패시턴스를 변경된 상태로 유지하는 변경 커패시턴스 지속 시간은 상기 기준 클록 신호 및 상기 분주 클록 신호 사이의 위상 차이 변화에 따라 연속적으로 제어되는 위상 고정 루프.
  2. 제 1 항에 있어서,
    상기 시간-펄스 변환기는 상기 기준 클록 신호 및 상기 분주 클록 신호 사이의 위상 차이에 비례하는 펄스 폭을 가지는 적어도 하나의 시간 증폭기 출력신호를 생성하는 시간 증폭기를 포함하는 위상 고정 루프.
  3. 제 2 항에 있어서,
    상기 시간-펄스 변환기는 상기 적어도 하나의 시간 증폭기 출력신호를 논리 연산을 통하여 상기 시간-펄스 변환 신호로 변환하는 시간-펄스 변환부를 포함하는 위상 고정 루프.
  4. 제 2 항에 있어서,
    상기 시간 증폭기는 상기 기준 클록 신호 및 상기 분주 클록 신호 사이의 위상 차이에 비례하는 제 1 펄스 폭을 가지는 제 1 시간 증폭기 출력신호, 상기 기준 클록 신호 및 상기 분주 클록 신호 사이의 위상 차이에 비례하는 제 2 펄스 폭을 가지는 제 2 시간 증폭기 출력신호 및 상기 기준 클록을 소정의 시간만큼 지연시킨 기준 클록 지연신호를 생성하고,
    상기 기준 클록의 위상과 상기 분주 클록의 위상이 서로 다른 경우, 상기 제 1 시간 증폭기 출력신호의 펄스 폭과 상기 제 2 시간 증폭기 출력신호의 펄스 폭은 서로 상이하도록 제어되는 위상 고정 루프.
  5. 제 4 항에 있어서,
    상기 시간-펄스 변환기는 상기 제 1 시간 증폭기 출력신호 및 상기 기준 클록 지연신호를 제 1 논리 연산하여 제 1 게이트 출력신호를 출력하는 제 1 논리 게이트, 그리고 상기 제 2 시간 증폭기 출력신호 및 상기 기준 클록 지연신호를 제 2 논리 연산하여 제 2 게이트 출력신호를 출력하는 제 2 논리 게이트를 포함하는 위상 고정 루프.
  6. 제 5 항에 있어서,
    상기 제 1 논리 연산은 논리곱 연산이고, 상기 제 2 논리 연산은 부정 논리곱 연산인 위상 고정 루프.
  7. 제 5 항에 있어서,
    상기 LC 공진회로에 포함된 복수의 커패시터들은 상기 제 1 게이트 출력신호 및 상기 제 2 게이트 출력신호에 따라 선택적으로 턴 온 또는 턴 오프 되는 위상 고정 루프.
  8. 제 1 항에 있어서,
    상기 시간-펄스 변환기는 상기 기준 클록 및 상기 분주 클록을 소정의 시간만큼 지연시킨 기준 클록 지연신호 및 분주 클록 지연신호를 생성하는 시간 증폭기를 포함하고,
    상기 기준 클록 지연신호 및 상기 분주 클록 지연신호의 위상 차이를 검출하여 위상 에러 값을 출력하는 비교기를 더 포함하는 위상 고정 루프.
  9. 제 8 항에 있어서,
    상기 위상 에러 값을 적분하여 상기 디지털 제어 발진기로 전송하는 적분기를 더 포함하는 위상 고정 루프.
  10. 제 1 항에 있어서,
    상기 변경 커패시턴스 지속 시간은 상기 시간-펄스 변환 신호의 펄스 폭에 비례하는 위상 고정 루프.
  11. 기준 클록 신호에 대응하여 출력 클록 신호를 생성하는 위상 고정 루프의 동작 방법에 있어서:
    상기 기준 클록 신호를 수신하는 단계;
    상기 출력 클록 신호를 분주하여 분주 클록 신호를 생성하는 단계;
    상기 기준 클록 신호 및 상기 분주 클록 신호의 위상 차이에 대응하는 펄스를 가지는 시간-펄스 변환 신호를 생성하는 단계; 그리고
    상기 시간-펄스 변환 신호에 따라 상기 출력 클록 신호를 생성하기 위한 LC 공진회로의 커패시턴스를 변경하여 상기 출력 클록 신호의 주파수를 제어하는 단계를 포함하되,
    상기 LC 공진회로의 커패시턴스를 변경된 상태로 유지하는 변경 커패시턴스 지속 시간은 상기 기준 클록 신호 및 상기 분주 클록 신호 사이의 위상 차이 변화에 따라 연속적으로 제어되는 동작 방법.
  12. 제 11 항에 있어서,
    상기 시간-펄스 변환 신호를 생성하는 단계는:
    시간 증폭기에 의해 상기 기준 클록 및 상기 분주 클록의 위상 차이에 비례하는 제 1 펄스 폭을 가지는 제 1 시간 증폭기 출력신호들을 생성하는 단계;
    시간 증폭기에 의해 상기 기준 클록 및 상기 분주 클록의 위상 차이에 비례하는 제 2 펄스 폭을 가지는 제 2 시간 증폭기 출력신호들을 생성하는 단계;
    상기 시간 증폭기에 의해 상기 기준 클록을 소정의 시간만큼 지연시킨 기준 클록 지연신호를 생성하는 단계;
    상기 제 1 시간 증폭기 출력신호 및 상기 기준 클록 지연신호를 제 1 논리 연산하여 제 1 게이트 출력신호를 생성하는 단계; 그리고
    상기 제 2 시간 증폭기 출력신호 및 상기 기준 클록 지연신호를 제 2 논리 연산하여 제 2 게이트 출력신호를 생성하는 단계를 포함하되,
    상기 기준 클록의 위상과 상기 분주 클록의 위상이 서로 다른 경우, 상기 제 1 펄스 폭과 상기 제 2 펄스 폭은 서로 상이하도록 제어되는 동작 방법.
  13. 제 12 항에 있어서,
    상기 변경 커패시턴스 지속 시간은 상기 제 1 게이트 출력신호 및 상기 제 2 게이트 출력신호에 따라 연속적으로 조절되는 동작 방법.
  14. 제 12 항에 있어서,
    상기 LC 공진회로에 포함된 복수의 커패시터들은 상기 제 1 게이트 출력신호 및 상기 제 2 게이트 출력신호에 따라 선택적으로 턴 온 또는 턴 오프 되는 동작 방법.
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