JP5839927B2 - ディジタル制御発振装置および高周波信号処理装置 - Google Patents
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Description
《ディジタル制御発振回路の概略回路構成》
図1は、本発明の実施の形態1によるディジタル制御発振装置において、それに含まれるディジタル制御発振回路の概略的な構成例を示す回路図である。図1に示すディジタル制御発振回路DCOは、アンプ回路ブロックAMPBKと、コイル素子LP,LMと、3系統の容量バンクCABS,CINT,CFRACと、デコーダ回路DECを備えている。AMPBKは、負性抵抗回路として機能し、正極側発振出力ノードOscPを入力、負極側発振出力ノードOscMを出力として反転動作を行うアンプ回路AMPMと、その逆に、OscMを入力、OscPを出力として反転動作を行うアンプ回路AMPPを備える。
図2は、図1のディジタル制御発振回路において、その各単位容量ユニット内のスイッチ周りの詳細な構成例を示す回路図である。図2には、図1における容量バンクCINT内の1個の単位容量ユニットCIUを代表として、その構成例が示されている。図2の例では、スイッチSWIが、容量素子CIpとCImの間に設けられた3個のスイッチSWI1〜SWI3で構成される。SWI1は、CIpの一端(ノードSWID)とCImの一端(ノードSWIS)との間にソース・ドレイン経路が形成されたNMOSトランジスタで構成される。SWI2は、SWIDと接地電源電圧GNDの間にソース・ドレイン経路が形成されたNMOSトランジスタで構成され、SWI3は、SWISとGNDの間にソース・ドレイン経路が形成されたNMOSトランジスタで構成される。GNDは、例えば図1におけるGND2が用いられる。SWI1〜SWI3を構成する各NMOSトランジスタのゲートは、CIUが備えるオン・オフ制御ノードBITNDに接続され、このBITNDが前述した複数のオン・オフ制御線BIT_CIのいずれか1本(BIT_CI[n])で駆動される。
図3は、図1のディジタル制御発振回路において、その容量バンク(分数値用)内の分数値用容量ブロックの詳細な構成例を示す回路図である。図3に示す分数値用容量ブロックCFBKは、前述した整数値用容量バンクCINT内の単位容量ユニットと同一の回路構成を持つk(kは2以上の整数)個の単位容量ユニットCIU[1]〜CIU[k]を備えている。CIU[1]は、図2の構成例と同様に、図2のCIp,CImに対応する容量素子CFXp[1],CFXm[1]と、図2のSWI1,SWI2,SWI3に対応するスイッチSWF1[1],SWF2[1],SWF3[1]を備える。同様に、CIU[k]は、図2のCIp,CImに対応する容量素子CFXp[k],CFXm[k]と、図2のSWI1,SWI2,SWI3に対応するスイッチSWF1[k],SWF2[k],SWF3[k]を備える。
ΔCint=Con−Coff=C12/(C1+CP) (2)
ここで、図5のCPをCP’に置き換えることで、ΔCintの容量値を1/Kにすることを考える。すなわち、基準単位容量ユニットCIU[1]における容量値の変化量(図1のCINT内のCIUにおける変化量に等しい)を1/Kとし、発振周波数の分解能をCINT内のCIUのK倍(DCO利得を1/K)に向上させることを考える。この場合、目的とする変化量ΔCfは、式(2)を用いて式(3)で与えられる。そして、式(3)より、式(4)の関係が導かれる。
Cp’=(K−1)・C1+K・CP (4)
式(4)から判るように、ΔCintの容量値を1/Kにするためには、図5(a)、(b)におけるCPp(容量値CP)の代わりに、(K−1)個のC1とK個のCPとを並列に接続すればよい。これを実現したものが前述した図3の回路構成である。すなわち、図3において、ノードSWFDとV6(=GND)の間には、CFXp[2]〜CFXp[k]に伴う(K−1)個のC1が並列接続され、更に、SWFDには、CIU[1]〜CIU[k]に伴うK個のCPが並列接続される。なお、ここでは、OscP側を例として説明を行ったが、勿論、OscM側に関しても同様である。
図21は、図3の分数値用容量ブロックの比較例を示すものであり、図21(a)はその構成例を示す回路図、図21(b)は、図21(a)において各スイッチをオンに制御した場合の等価回路図、図21(c)は、図21(a)において各スイッチをオフに制御した場合の等価回路図である。図21(a)に示すように、例えば、CINT内のCIUにおける容量変化量の分数を、単純に複数の容量素子の直列接続によって実現する方式が考えられる。図21(a)の例では、1/2の分数を実現するため、例えばOscPとスイッチ側のノードSWFDとの間に、OscP側から順に容量素子CFp2とCFp1が接続されている。
式(6)を満たす一つの解は、「CP1=CP/2」かつ「CP2=0」である。ただし、寄生容量をゼロにする後者の解は事実上不可能であり、前者は、配線とスイッチの寄生容量を含めてCP1を高精度にCP(すなわちCINT内のCIUの寄生容量)の1/2に設計することを意味し、非常に困難と言える。仮にスイッチのサイズにより調整できたとしてもデバイスばらつきや温度変動で変動してしまうため、高い歩留まりが求められる高周波信号処理等に適用することは困難である。上記以外にも解はあるものの、いずれもCP1およびCP2をCP以下に設計する必要があり、結局、当該容量ユニットとCINT内のCIUとの間の相対ばらつきの問題に帰結する。一方、図3の方式を用いると、CINT内のCIUと同じ構成のCIUを用いて分数容量が形成されるため、CINT内のCIUとの間で相対ばらつきが少なく、さらに各半導体チップ毎のデバイスばらつきもCINT内のCIUとほぼ均一に生じるため、高精度な分周容量が実現可能になる。
図7は、本発明の実施の形態1によるディジタル制御発振装置において、それに含まれるディジタル制御発振回路の概略的なレイアウト構成例を示す平面図である。図7に示す各符号は、図1に示した各符号に対応している。図7に示すディジタル制御発振回路DCOは、略リング状に形成され、Y軸対称に配置されたメタル配線(LP,LM)を備えている。当該メタル配線は、その中点(中点タップ)に固定電圧(交流的な接地電源電圧)V3が印加され、当該中点タップを基準として一方の側でコイル素子LPを実現し、他方の側でコイル素子LMを実現する。当該リングの内側には、Y軸方向に向けて順に第1領域AR1、第2領域AR2、第3領域AR3が設けられる。
図8は、図7のディジタル制御発振回路において、その容量バンク(整数値用)周りのレイアウト概要の一例を表す模式図である。図8に示す容量バンクCINTでは、簡略化して、8行×4列のマトリックス状に32個の単位容量ユニットCIUが配置されている。ただし、CINTは、実際には、例えば、32行×64列のマトリックスに伴う2048個のCIUを備える。図8において、発振出力ノードOscPは、行方向に沿って延伸する発振出力ノード(発振出力配線)OscPrと、そこから等間隔で分岐し、列方向に沿って並んで延伸する4本の発振出力ノード(発振出力配線)OscPc[0]〜OscPc[3]を含む。同様に、発振出力ノードOscMは、行方向に沿って延伸する発振出力ノード(発振出力配線)OscMrと、そこから等間隔で分岐し、列方向に沿って並んで延伸する4本の発振出力ノード(発振出力配線)OscMc[0]〜OscMc[3]を含む。
図9は、図7のディジタル制御発振回路において、その容量バンク(分数値用)のレイアウト概要の一例を表す模式図である。図9の例では、分数値用の容量バンクCFRACは、整数値用の容量バンクCINTと隣接して配置される。言い換えれば、図8に示したように、複数の単位容量ユニットがマトリックス状に配置され、その一部の領域によってCINTが構成され、他の一部の領域によってCFRACが構成される。これによって、図21等でも述べたように、CINT内のCIUとCFRAC内のCIUとの間で相対的なプロセスばらつきを低減でき、また、各半導体チップ毎のデバイスばらつきの影響を抑制できる。この観点で、CFRACは、必ずしも図9の例のようにCINTの端部に配置される必要はなく、適宜変更することが可能である。
図11は、図8のレイアウト概要において、その各単位容量ユニット周りの詳細なレイアウト構成例ならびにデバイス断面構造例を示す平面図および断面図である。図12は、図10のレイアウト概要において、その各単位容量ユニット周りの詳細なレイアウト構成例を示す平面図である。図11には、整数値用の容量バンクCINTに含まれる単位容量ユニットCIUが示され、図12には、分数値用の容量バンクCFRACに含まれる単位容量ユニットCIUが示されている。
図13は、本発明の実施の形態1によるディジタル制御発振装置において、図1のディジタル制御発振回路を適用したディジタルPLL回路の概略構成例を示すブロック図である。図13に示すディジタルPLL回路(ディジタル制御発振装置)DPLLは、時間差検出回路(ディジタル位相比較部)TDC、ディジタルロウパスフィルタ(ディジタルループフィルタ)DLPFと、ディジタル制御発振回路DCO、マルチモジュラス周波数分周回路(分周部)MMD、シグマデルタ変調回路(又はデルタシグマ変調回路)SDMを備えている。このDCOに図1等の構成例が適用される。
図15は、図13のディジタルPLL回路を対象に行ったノイズ特性の検証結果の一例を示す図である。図15では、横軸は所定の発振出力周波数を基準としたオフセット周波数(Hz)を示し、縦軸はノイズ(dBm/Hz)を示している。また、ここでは、図13のディジタルPLL回路を用いた場合(本方式)と併せて、ディジタルPLL回路を開ループとした場合と、本方式を用いずにDCO用シグマデルタ変調回路を用いない場合(ΣΔ無)と、図20のようにDCO用シグマデルタ変調回路を用いた場合(ΣΔ有)とが示されている。
《高周波信号処理装置の各種概略構成》
本実施の形態2では、実施の形態1で説明したようなディジタル制御発振装置を備えた各種無線通信システム(代表的には携帯電話機)用の高周波信号処理装置の各種構成例について説明する。
AMPBK アンプ回路ブロック
AMPM,AMPP アンプ回路
AR 領域
BIT_CI,BIT_CF オン・オフ制御線(オン・オフ制御信号)
BITND オン・オフ制御ノード
CA,CI,CF,CFX 容量素子
CABS,CINT,CFRAC 容量バンク
CFBK 容量ブロック
CIU 単位容量ユニット
CODE ディジタルコード
COX ゲート絶縁膜
CP 寄生容量
CT コンタクト層
DAT−AM 振幅変調用コード
DAT−DIVN 分周比設定コード
DAT−PM 位相変調用コード
DCO ディジタル制御発振回路
DEC デコーダ回路
DF 拡散層
DIV,DIVN 分周回路
DLPF ディジタルロウパスフィルタ
DPLL ディジタルPLL回路
DRV ドライバ回路
FDIV 分周発振信号
GLN 配線
GND 接地電源電圧
GS シールド部
GT ゲート層
IOL ロジック制御回路
ISL 絶縁膜
LNA ロウノイズアンプ回路
LP,LM コイル素子
LPFT,LPFR ロウパスフィルタ
M メタル配線層
MIX 振幅変調用ミキサ回路
MIXR 受信用ミキサ回路
MIXT 送信用ミキサ回路
MMD マルチモジュラス周波数分周回路
OscP,OscM 発振出力ノード
PGA プログラマブルゲイン回路
PLLCTL PLL制御回路
PLLOUT 発振出力信号
REF 基準発振信号
RFIC 高周波信号処理装置
RXIN 受信高周波信号
SDDCO DCO用シグマデルタ変調回路
SDM シグマデルタ変調回路
SUB 半導体基板
SWA,SWI,SWF スイッチ
TDC 時間差検出回路
TXIN 送信ベースバンド信号
TXOUT 送信高周波信号
V 固定電圧
VDD 電源電圧
VDRV 可変ドライバ回路
VGA 可変増幅回路
W_ABS 自動バンド制御信号
W_FRAC 分数容量値制御信号
W_INT 整数容量値制御信号
Claims (13)
- 相補の発振出力信号が出力される第1及び第2発振出力ノードと、
前記第1発振出力ノードと前記第2発振出力ノードの間に結合されるコイル素子と、
それぞれ、同一の回路構成および略同一のレイアウト構成を持ち、第1ノードと第2ノードとの間で順に直列に結合される第1容量素子、第1スイッチ、第2容量素子を備える複数の容量ユニットと、
前記第1発振出力ノードと前記第2発振出力ノードの間に負性抵抗を生成する負性抵抗生成回路とを備え、
前記複数の容量ユニットの一部は複数の第1容量ユニットとして第1容量バンクを構成し、
前記複数の容量ユニットの他の一部は第2容量バンクを構成し、
前記複数の第1容量ユニットの前記第1ノードは前記第1発振出力ノードに、前記第2ノードは前記第2発振出力ノードにそれぞれ結合され、
前記第2容量バンクは、N個(Nは2以上の整数)の容量ユニットで構成される容量ブロックを含み、
前記容量ブロックは、
前記N個の容量ユニットの1個となる第2容量ユニットと、
前記第2容量ユニット以外となる(N−1)個の第3容量ユニットとを備え、
前記第2容量ユニットの前記第1ノードは前記第1発振出力ノードに、前記第2ノードは前記第2発振出力ノードにそれぞれ結合され、
前記(N−1)個の第3容量ユニットにおける前記第1及び第2ノードは、交流的に接地された電源電圧に結合され、
前記第2容量ユニットにおける前記第1容量素子の前記第1スイッチ側のノードは、前記(N−1)個の第3容量ユニットにおける前記第1容量素子の前記第1スイッチ側のノードと共通に結合され、
前記第2容量ユニットにおける前記第2容量素子の前記第1スイッチ側のノードは、前記(N−1)個の第3容量ユニットにおける前記第2容量素子の前記第1スイッチ側のノードと共通に結合され、
前記第2容量ユニット及び前記(N−1)個の第3容量ユニットにおける前記第1スイッチは、オン・オフが共通に制御されることを特徴とするディジタル制御発振装置。 - 請求項1記載のディジタル制御発振装置において、
前記複数の容量ユニットのそれぞれは、さらに、
前記第1容量素子の前記第1スイッチ側のノードと、交流的に接地された電源電圧との間に結合され、オン・オフが当該第1スイッチと共通に制御される第2スイッチと、
前記第2容量素子の前記第1スイッチ側のノードと、交流的に接地された電源電圧との間に結合され、オン・オフが当該第1スイッチと共通に制御される第3スイッチとを備えることを特徴とするディジタル制御発振装置。 - 請求項2記載のディジタル制御発振装置において、
前記第2容量バンクは、更に、前記容量ブロックを複数備え、
前記複数の容量ブロックのいずれか1個となる第1容量ブロックは、前記「N」の値が2のM乗(Mは1以上の整数)の構成を備え、
前記複数の容量ブロックの他のいずれか1個となる第2容量ブロックは、前記「N」の値が2のJ乗(Jは1以上の整数であり、Mとは異なる値)の構成を備えることを特徴とするディジタル制御発振装置。 - 請求項3記載のディジタル制御発振装置において、さらに、
前記相補の発振出力信号を分周し、分周発振信号を出力する分周回路と、
予め入力された基準発振信号の位相と前記分周発振信号の位相を比較し、当該比較結果を第1ディジタルコードとして出力する位相差検出回路と、
前記第1ディジタルコードを対象に平均化処理を行い、第2ディジタルコードを出力するディジタルフィルタと、
前記分周回路に分周比を設定すると共に、当該分周比を時系列的に変化させるシグマデルタ変調回路とを備え、
前記複数の第1容量ユニット内の前記第1スイッチのそれぞれは、前記第2ディジタルコードに基づいて制御され、
前記第1容量ブロックにおける前記第2容量ユニットおよび前記(N−1)個の第3容量ユニット内の前記第1スイッチは、前記第2ディジタルコードに基づいて共通に制御され、
前記第2容量ブロックにおける前記第2容量ユニットおよび前記(N−1)個の第3容量ユニット内の前記第1スイッチは、前記第2ディジタルコードに基づいて共通に制御されることを特徴とするディジタル制御発振装置。 - 略リング状に形成され、第1軸を基準に対称に配置され、中点が交流的に接地されることで中点を基準として一方の側に第1コイル素子を、他方の側に第2コイル素子をそれぞれ実現するコイル用メタル配線と、
前記コイル用メタル配線の前記第1コイル素子側から分岐し、前記第1軸と直交する第2軸に沿って延伸する第1発振出力ノード用メタル配線と、
前記コイル用メタル配線の前記第2コイル素子側から分岐し、前記第2軸に沿って延伸する第2発振出力ノード用メタル配線と、
前記略リング状の形状を持つ前記コイル用メタル配線のリング内に形成され、マトリックス状に配置される複数の容量ユニットを含む容量バンクと、
前記コイル用メタル配線の前記リング内に形成され、前記第1発振出力ノード用メタル配線と前記第2発振出力ノード用メタル配線との間に負性抵抗を生成する負性抵抗生成回路とを備え、
前記複数の容量ユニットは、それぞれ、同一の回路構成および略同一のレイアウト構成を持ち、第1ノードと第2ノードとの間で順に直列に結合される第1容量素子、第1スイッチ、第2容量素子を備え、
前記容量バンクは、
前記複数の容量ユニットの一部となる複数の第1容量ユニットで構成され、前記複数の第1容量ユニットの前記第1ノードは前記第1発振出力ノード用メタル配線に、前記第2ノードは前記第2発振出力ノード用メタル配線にそれぞれ結合される第1容量バンクと、
前記複数の容量ユニットの他の一部で構成され、N個(Nは2以上の整数)の容量ユニットで構成される容量ブロックを含む第2容量バンクとを備え、
前記容量ブロックは、
前記N個の容量ユニットの1個となる第2容量ユニットと、
前記第2容量ユニット以外となる(N−1)個の第3容量ユニットとを備え、
前記第2容量ユニットの前記第1ノードは前記第1発振出力ノード用メタル配線に、前記第2ノードは前記第2発振出力ノード用メタル配線にそれぞれ結合され、
前記(N−1)個の第3容量ユニットにおける前記第1及び第2ノードは、交流的に接地された電源電圧に結合され、
前記第2容量ユニットにおける前記第1容量素子の前記第1スイッチ側のノードは、前記(N−1)個の第3容量ユニットにおける前記第1容量素子の前記第1スイッチ側のノードと第1メタル配線を用いて共通に結合され、
前記第2容量ユニットにおける前記第2容量素子の前記第1スイッチ側のノードは、前記(N−1)個の第3容量ユニットにおける前記第2容量素子の前記第1スイッチ側のノードと第2メタル配線を用いて共通に結合され、
前記第2容量ユニット及び前記(N−1)個の第3容量ユニットにおける前記第1スイッチは、オン・オフが共通に制御されることを特徴とするディジタル制御発振装置。 - 請求項5記載のディジタル制御発振装置において、
前記容量ブロックは、前記マトリックス状に配置される前記複数の容量ユニットの中から、列方向又は行方向に連続するN個の容量ユニットによって構成されることを特徴とするディジタル制御発振装置。 - 請求項6記載のディジタル制御発振装置において、
前記第1容量ユニット内の前記第1容量素子における前記第1スイッチ側の電極は、前記第1メタル配線の形状を反映した形状を備え、
前記第1容量ユニット内の前記第2容量素子における前記第1スイッチ側の電極は、前記第2メタル配線の形状を反映した形状を備えることを特徴とするディジタル制御発振装置。 - 請求項7記載のディジタル制御発振装置において、
前記複数の容量ユニットのそれぞれは、さらに、
前記第1容量素子の前記第1スイッチ側のノードと、交流的に接地された電源電圧との間に結合され、オン・オフが当該第1スイッチと共通に制御される第2スイッチと、
前記第2容量素子の前記第1スイッチ側のノードと、交流的に接地された電源電圧との間に結合され、オン・オフが当該第1スイッチと共通に制御される第3スイッチとを備えることを特徴とするディジタル制御発振装置。 - 請求項5記載のディジタル制御発振装置において、
前記第2容量バンクは、更に、前記容量ブロックを複数備え、
前記複数の容量ブロックのいずれか1個となる第1容量ブロックは、前記「N」の値が2のM乗(Mは1以上の整数)の構成を備え、
前記複数の容量ブロックの他のいずれか1個となる第2容量ブロックは、前記「N」の値が2のJ乗(Jは1以上の整数であり、Mとは異なる値)の構成を備えることを特徴とするディジタル制御発振装置。 - 請求項5記載のディジタル制御発振装置において、
前記負性抵抗生成回路は、前記コイル用メタル配線の前記リング内で略中心部分に配置されることを特徴とするディジタル制御発振装置。 - 第1ディジタル制御発振回路と、
前記第1ディジタル制御発振回路を用いてベースバンド信号のアップコンバートを行う周波数変換回路とを備え、
前記第1ディジタル制御発振回路は、
相補の発振出力信号が出力される第1及び第2発振出力ノードと、
前記第1発振出力ノードと前記第2発振出力ノードの間に結合されるコイル素子と、
それぞれ、同一の回路構成および略同一のレイアウト構成を持ち、第1ノードと第2ノードとの間で順に直列に結合される第1容量素子、第1スイッチ、第2容量素子を備える複数の容量ユニットと、
前記第1発振出力ノードと前記第2発振出力ノードの間に負性抵抗を生成する負性抵抗生成回路とを備え、
前記複数の容量ユニットの一部は複数の第1容量ユニットとして第1容量バンクを構成し、
前記複数の容量ユニットの他の一部は第2容量バンクを構成し、
前記複数の第1容量ユニットの前記第1ノードは前記第1発振出力ノードに、前記第2ノードは前記第2発振出力ノードにそれぞれ結合され、
前記第2容量バンクは、N個(Nは2以上の整数)の容量ユニットで構成される容量ブロックを含み、
前記容量ブロックは、
前記N個の容量ユニットの1個となる第2容量ユニットと、
前記第2容量ユニット以外となる(N−1)個の第3容量ユニットとを備え、
前記第2容量ユニットの前記第1ノードは前記第1発振出力ノードに、前記第2ノードは前記第2発振出力ノードにそれぞれ結合され、
前記(N−1)個の第3容量ユニットにおける前記第1及び第2ノードは、交流的に接地された電源電圧に接続され、
前記第2容量ユニットにおける前記第1スイッチの前記第1ノード側のノードは、前記(N−1)個の第3容量ユニットにおける前記第1スイッチの前記第1ノード側のノードと共通に結合され、
前記第2容量ユニットにおける前記第1スイッチの前記第2ノード側のノードは、前記(N−1)個の第3容量ユニットにおける前記第1スイッチの前記第2ノード側のノードと共通に結合され、
前記第2容量ユニット及び前記(N−1)個の第3容量ユニットにおける前記第1スイッチは、オン・オフが共通に制御されることを特徴とする高周波信号処理装置。 - 請求項11記載の高周波信号処理装置において、
前記複数の容量ユニットのそれぞれは、さらに、
前記第1容量素子の前記第1スイッチ側のノードと、交流的に接地された電源電圧との間に結合され、オン・オフが当該第1スイッチと共通に制御される第2スイッチと、
前記第2容量素子の前記第1スイッチ側のノードと、交流的に接地された電源電圧との間に結合され、オン・オフが当該第1スイッチと共通に制御される第3スイッチとを備えることを特徴とする高周波信号処理装置。 - 請求項12記載の高周波信号処理装置において、
前記第2容量バンクは、更に、前記容量ブロックを複数備え、
前記複数の容量ブロックのいずれか1個となる第1容量ブロックは、前記「N」の値が2のM乗(Mは1以上の整数)の構成を備え、
前記複数の容量ブロックの他のいずれか1個となる第2容量ブロックは、前記「N」の値が2のJ乗(Jは1以上の整数であり、Mとは異なる値)の構成を備えることを特徴とする高周波信号処理装置。
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