JP2006287900A - 通信用半導体集積回路 - Google Patents

Abstract

【課題】 高利得増幅回路のフィルタ特性が製造プロセスによってばらついてもキャリブレーションにより補正することができる受信回路を内蔵した通信用半導体集積回路（高周波ＩＣ）を提供する。
【解決手段】 複数のロウパスフィルタ（ＬＰＦ）と利得可変な増幅回路（ＰＧＡ）が直列に多段接続されてなる直列信号処理回路（高利得増幅回路２２０）を内蔵した通信用半導体集積回路（高周波ＩＣ）において、上記直列信号処理回路を構成するロウパスフィルタの容量として、複数の容量素子とこれらの容量素子とそれぞれ直列に接続されたスイッチ素子とからなる可変容量回路を設け、例えば電源投入時に基準となるクロック信号を、上記ロウパスフィルタを含む回路に入れて回路の遅延時間が設計値に対してどの程度ずれているか判定して、遅延時間のずれが最小となるように上記可変容量回路のスイッチ素子のオン、オフ状態を設定するようにした。
【選択図】 図１

Description

本発明は、複数のロウパスフィルタと利得可変な増幅回路が直列に多段接続されてなる高利得増幅回路におけるロウパスフィルタのキャリブレーション技術に関し、例えば携帯電話機等の無線通信装置に搭載されて高周波の受信信号を増幅する高利得増幅回路を内蔵した通信用半導体集積回路に適用して有効な技術に関する。

自動車電話機、携帯電話機等の無線通信装置（移動体通信装置）においては、ノイズや不要周波数の信号を除去しながら微弱な受信信号をベースバンド回路が処理可能な所定のレベルまで増幅するため、複数のロウパスフィルタと利得可変アンプが直列に多段接続されてなる高利得増幅回路が用いられている。

携帯電話機のような無線通信システムにおいては、高周波の受信信号を音声周波数帯のベースバンド信号にダウンコンバートしたり直交復調を行なってＩ，Ｑ信号に分離しさらにベースバンド回路に適したレベルまで信号を増幅したりする受信回路が設けられている。かかる受信回路の特性に関しては、妨害波のレベルを抑えるとともに受信信号の歪を小さくすることが要求される。

また、近年のＧＳＭ方式等の携帯電話機においては、搬送波の位相成分を変調するＧＭＳＫ（Gaussian filtered Minimum Shift keying）変調モードの他に、搬送波の位相成分と振幅成分を変調する３π／８rotating８−ＰＳＫ（Phase Shift Keying）変調モードを有するＥＤＧＥ（Enhanced Data Rates for GMS Evolution）と呼ばれるモードを備え、変調モードを切り替えて通信を行なえるようにしたシステムが実用化されつつある。

さらに、ＧＳＭ方式とＷ−ＣＤＭＡ（Wideband Code Division Multiple Access）方式等の複数の方式による無線通信が可能なマルチモードの携帯電話機の開発が行なわれている。かかる無線通信装置に用いられる受信回路には、ＧＳＭ方式のみに対応可能な装置に比べて、より受信信号の歪や妨害波の抑制特性に関して厳しい条件が要求される。なお、従来、高利得増幅回路に関しては、受信信号の歪を小さくするため利得可変アンプのＤＣオフセットをキャンセルするようにした発明が提案されている（特許文献１）。
特開２００４−０１５４０９号

無線通信装置の受信回路のフィルタ特性のばらつきにより復調された実際の信号と理想的な信号との誤差の大きさを示す尺度としてＥＶＭ（Error Vector Magnitude）があり、このＥＶＭ値が大きくなるとビットエラーレートが悪化し、受信感度が低下する。ＥＤＧＥモードにおける位相変調と振幅変調に対応した受信回路のフィルタには、以下のような特性が要求される。

すなわち、従来のＧＳＭ方式においては位相変調（ＧＳＭＫ変調モード）のみであったのに加え、位相変調と振幅変調を同時に行う変調方式（ＥＤＧＥモード）も加わるため、通過帯域での振幅変動に対してＥＶＭの値が小さくフラットなフィルタ特性（Amplitude Errorが小さいこと）が要求される。図１０に、本発明を適用する前の高利得増幅回路について行なったシミュレーションによるフィルタ特性の測定結果を、また図１１には通過帯域でのAmplitude Error対ＥＶＭの測定結果を示す。

図１０において、符号Ａで示されているのは設計値のフィルタ特性、符号Ｂ１，Ｂ２は製造ばらつきでロウパスフィルタの抵抗素子の抵抗値と容量素子の容量値との積ＲＣが設計値から±２０％ずれたときのフィルタ特性である。図１１の横軸の"Amplitude Error"は、図１０のフィルタ特性ＡとＢ１またはＢ２との差に相当する値である。図１１より、周波数が通過帯域内の６０ｋＨｚ近傍のときにＥＶＭの"Amplitude Error"に対する感度がもっとも大きくなることが分かる。従って、通過帯域でＥＶＭの値が小さくフラットなフィルタ特性を得るには、ＲＣ積のばらつきを小さくすることが重要であることが分かる。なお、ＥＶＭが悪化したときにどの程度ビットエラーレートが悪化するかは使用するベースバンド回路の性能にも依存する。

また、ＥＤＧＥモードにおいては、位相変調と振幅変調を同時に行う為、位相変調のみのＧＭＳＫ変調モードの場合に比較して信号のピークが約３ｄＢ増加し、また位相の違う２つの波が合成されると相互作用により強め合ったり弱め合ったりするフェーディングという作用が生じることによって信号強度が約８ｄＢ増加するため、従来の位相変調のみの場合と比較して高利得増幅回路に要求される通過帯域におけるフィルタ特性のバラツキはより小さく、また妨害波の抑圧度はよりも大きいことが要求される。今後、ベースバンド回路の低電圧化により、高利得増幅回路の後段に設けられるＡＤ変換回路のダイナミックレンジは小さくなると予想されるが、そうなるとフィルタ特性の製造ばらつきによるＥＶＭ値を改善しないとビットエラーレートが悪化するおそれが高くなる。

この発明の目的は、受信信号を処理する高利得増幅回路のフィルタ特性が製造プロセスによってばらついたとしてもキャリブレーションにより補正することができる通信用半導体集積回路（高周波ＩＣ）を提供することにある。

この発明の他の目的は、ＥＶＭ値が良好でありＥＤＧＥモードによる通信の際のビットエラーレートを向上させることができる受信回路を内蔵した通信用半導体集積回路（高周波ＩＣ）を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、複数のロウパスフィルタと複数の利得可変増幅回路が交互に直列に多段接続されてなる直列信号処理回路（高利得増幅回路）を内蔵した通信用半導体集積回路（高周波ＩＣ）において、上記直列信号処理回路を構成するロウパスフィルタの容量として、複数の容量素子およびこれらの容量素子とそれぞれ直列に接続されたスイッチ素子からなる可変容量回路を設け、例えば電源投入時に基準となるクロック信号を、上記ロウパスフィルタを含む回路に入れて回路の遅延時間が設計値に対してどの程度ずれているかを判定して、遅延時間のずれが最小となるように上記可変容量回路のスイッチ素子のオン、オフ状態を設定するようにしたものである。

上記した手段によれば、製造プロセスでフィルタの容量素子の容量値がばらついたとしても可変容量回路により遅延時間のずれが最小となるように容量値が調整されるため、フィルタの周波数特性のばらつきを小さくすることができ、これによって受信信号に含まれる妨害波の抑圧度が大きくなりＥＶＭ値を改善することができる。

ここで、望ましくは、上記ロウパスフィルタとして２以上の容量を含む形式のフィルタを用いる場合には、それぞれの容量を、複数の容量素子とスイッチ素子とからなる可変容量回路で構成し、共通の制御信号で各可変容量回路のスイッチ素子のオン、オフ状態が同じになるように設定して容量値を調整する。これにより、別々にスイッチ素子の制御信号を生成する回路を設ける場合に比べて回路規模の増大を抑えることができる。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、本発明に従うと、受信信号を処理する高利得増幅回路のフィルタ特性が製造プロセスによってばらついたとしてもキャリブレーションに補正することができ、ＥＶＭ値が良好でＥＤＧＥモードによる通信の際のビットエラーレートを向上させることができる受信回路を内蔵した通信用半導体集積回路（高周波ＩＣ）を実現することができる。

次に、本発明の実施例について図面を用いて説明する。
図１には、本発明に係る高利得増幅回路（ＰＧＡ）の一実施例とそれを適用した高周波信号の受信回路の構成例が示されている。図１において、一点鎖線Ａで囲まれている回路は単結晶シリコンのような１個の半導体チップ上に半導体集積回路として形成される。

この実施例の受信回路は、アンテナにより受信された受信信号を増幅するロウノイズアンプ２１０と、高周波発振回路（ＲＦＶＣＯ）２６２で生成された局部発振信号φRFを分周し互いに９０°位相がずれた直交信号を生成する分周移相回路２１１と、ロウノイズアンプ２１０で増幅された受信信号に分周移相回路２１１で生成された直交信号をミキシングすることにより音声周波数帯のＩ信号とＱ信号の復調およびダウンコンバートを行なうミキサ回路２１２ａ，２１２ｂと、復調されたＩ，Ｑ信号をそれぞれ増幅して図外のベースバンド回路（ＬＳＩ）へ出力する共通の高利得増幅部２２０Ａ，２２０Ｂと、高利得増幅部２２０Ａ，２２０Ｂの利得制御アンプＰＧＡの入力ＤＣオフセットをキャンセルするためのオフセットキャンセル回路２１３と、高利得増幅部２２０Ａ，２２０ＢのロウパスフィルタＬＰＦの容量ばらつきを補正するキャリブレーション回路２１４、受信回路全体を制御するコントロールロジック（制御回路）２６０などからなる。

本実施例の受信回路は、このキャリブレーション回路２１４を設けた点に特徴を有する。オフセットキャンセル回路２１３は、例えば本出願人が先に出願した特開２００４−０１５４０９号公報に開示されているオフセットキャンセル回路と同様な回路を用いることができる一方、本発明のキャリブレーション回路とは切り離して別々に適用することができるので、オフセットキャンセル回路２１３の詳しい構成については図示を省略する。

高利得増幅部２２０Ａは、複数のロウパスフィルタＬＰＦ１１，ＬＰＦ１２，ＬＰＦ１３，ＬＰＦ１４と利得制御アンプＰＧＡ１１，ＰＧＡ１２，ＰＧＡ１３とが交互に直列形態に接続され、最終段にアンプＡＭＰ１が接続された構成を有しており、復調されたI信号を、不要波を除去しつつ所定の振幅レベルまで増幅する。高利得増幅部２２０Ｂも同様に、複数のロウパスフィルタＬＰＦ２１，ＬＰＦ２２，ＬＰＦ２３，ＬＰＦ２４と利得制御アンプＰＧＡ２１，ＰＧＡ２２，ＰＧＡ２３とが交互に直列形態に接続され、最終段にアンプＡＭＰ２が接続された構成を有しており、復調されたＱ信号を所定の振幅レベルまで増幅する。

オフセットキャンセル回路２１３は、図示しないが、各利得制御アンプＰＧＡ１１〜ＰＧＡ２３に対応して設けられ入力端子間を短絡した状態におけるそれらの出力電位差をディジタル信号に変換するＡ／Ｄ変換回路（ＡＤＣ）と、これらのＡ／Ｄ変換回路による変換結果に基づき、対応する利得制御アンプＰＧＡ１１〜ＰＧＡ２３の出力のＤＣオフセットを「０」とするような入力オフセット電圧を生成し差動入力に対して与えるＤ／Ａ変換回路（ＤＡＣ）と、これらのＡ／Ｄ変換回路（ＡＤＣ）とＤ／Ａ変換回路（ＤＡＣ）を制御してオフセットキャンセル動作を行なわせる制御回路などから構成される。

図２にキャリブレーション回路２１４の具体的な構成例が、また図３にはロウパスフィルタの具体例が示されている。本実施例では、初段のロウパスフィルタＬＰＦ１１，ＬＰＦ２１として図３（Ａ）に示すような１次のＲＣフィルタが用いられ、２段目〜４段目のロウパスフィルタＬＰＦ１２〜ＬＰＦ１４，ＬＰＦ２２〜ＬＰＦ２４として図３（Ｂ）に示すような２次のサレンキー形フィルタが用いられている。

図３（Ａ）に示す１次のＲＣフィルタは、カットオフ周波数ｆｃが、ｆｃ＝１／２πＲＣで表わされるようなフィルタ特性を有し、図３（Ｂ）に示す２次のサレンキー形フィルタは、ｆｃ＝１／２π√（Ｒ１・Ｒ２・Ｃ１・Ｃ２）、Ｑ＝√（Ｒ１・Ｒ２・Ｃ１・Ｃ２）／（１−Ａ）・Ｒ１・Ｃ２＋Ｃ１・（Ｒ１＋Ｒ２）で表わされるようなフィルタ特性を有する。図２のキャリブレーション回路２１４に用いられるロウパスフィルタは、図３（Ａ），（Ｂ）のように、容量素子Ｃ，Ｃ１，Ｃ２としてそれぞれ容量値が可変な素子を用いて、素子の製造ばらつきを調整できるように構成されている。

キャリブレーション回路２１４は、基準となるクロック信号ＣＬＫ０を初段のロウパスフィルタＬＰＦ１１に入力するシングル入力−差動出力型のアンプＡＭＰ１１と、基準クロック信号ＣＬＫ０を高利得増幅回路の遅延時間に相当する時間（例えば５μ秒）だけ遅延させるディジタル位相シフト回路ＤＰＳと、該シフト回路の出力信号の振幅を制限して波形整形するリミッタ回路ＬＭＴ１と、最終段のロウパスフィルタＬＰＦ１４を通過した信号の振幅を制限して波形整形するリミッタ回路ＬＭＴ２と、該リミッタ回路ＬＭＴ２の出力をデータ入力端子に受け前記リミッタ回路ＬＭＴ１の出力をクロック端子に受けてラッチ動作するＤ型フリップフロップＤ−ＦＦと、制御コードを保持するレジスタＲＥＧと、制御コードをデコードしてスイッチ素子の切替え制御信号を生成するデコーダＤＥＣから構成されている。

そして、上記フリップフロップＤ−ＦＦの出力がコントロールロジック２６０へ供給され、コントロールロジック２６０はリミッタ回路ＬＭＴ１の出力とＬＭＴ２の出力のどちらの位相が早いか判定して、その判定結果に応じてロウパスフィルタＬＰＦ１１〜ＬＰＦ１４，ＬＰＦ２１〜ＬＰＦ２４内の可変容量回路の容量値を切り替える制御コードを生成し、上記レジスタＲＥＧに設定するように構成されている。

図４には、１〜４段目に使用されるロウパスフィルタＬＰＦ１１〜ＬＰＦ１４，ＬＰＦ２１〜ＬＰＦ２４のうち１段目と２段目のフィルタの具体的な回路例が示されている。本実施例では、３段目と４段目のフィルタは２段目と同一構成のフィルタであるので、図示を省略する。

この実施例の高利得増幅回路は、互いに位相が１８０度ずれた差動の信号Ｉ，／Ｉ（Ｑ，／Ｑ）として増幅処理するため、各フィルタには一対の入力端子ＩＮｔ，ＩＮｂと一対の出力端子ＯＵＴｔ，ＯＵＴｂが設けられ、正相側の入力端子ＩＮｔと出力端子ＯＵＴｔとの間には、１段目のフィルタの抵抗Ｒｔと２段目のフィルタの抵抗Ｒ１ｔ，Ｒ２ｔおよびトランジスタ増幅回路ＴＡＣｔが直列に接続されている。また、逆相側の入力端子ＩＮｂと出力端子ＯＵＴｂとの間には、１段目のフィルタの抵抗Ｒｂと２段目のフィルタの抵抗Ｒ１ｂ，Ｒ２ｂとトランジスタ増幅回路ＴＡＣｂが直列に接続されている。

本実施例では、トランジスタ増幅回路ＴＡＣｔ，ＴＡＣｂとして、バイポーラトランジスタからなるエミッタフォロワを用いているが、差動増幅回路を用いてもよい。その場合、反転入力端子には出力電圧をフィードバックしてボルテージフォロワとして動作させるように構成する。

図３（Ａ）に示されている可変容量Ｃに相当する容量回路Ｃ’は、それぞれ複数の容量素子Ｃ０，Ｃ１，Ｃ２，Ｃ３，Ｃ４と、これらの容量素子のうちＣ１〜Ｃ４と直列に接続されたスイッチ素子ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４とから構成されている。特に制限されるものでないが、容量Ｃ０〜Ｃ４はそれぞれ２のｎ乗の重みを持つように形成され、Ｃ０＋Ｃ４が製造ばらつきによるＲＣ積ばらつき０％の場合に設計値の容量となる。容量Ｃ０は設計値の８０％の容量値となっており、Ｃ１はＣ０の１／３２（設計値の２．５％）、Ｃ２はＣ０の１／１６（設計値の５％）、Ｃ３はＣ０の１／８（設計値の１０％）、Ｃ４はＣ０の１／４（設計値の２０％）、の容量値を持つように設計される。

スイッチＳＷ１〜ＳＷ４は前記デコーダＤＥＣの出力（容量補正ビット）によってオンまたはオフ状態にされて、オンされたスイッチに接続されている容量とＣ０との合成容量値がトータルの容量値とされ、これによって製造ばらつきが−２０．０〜＋１７．５％の範囲に対して、２．５％刻みで容量の補正を行なえるようになっている。

図３（Ｂ）に示されている可変容量Ｃ１に相当する容量回路Ｃ１’は、トランジスタ増幅回路ＴＡＣｔ，ＴＡＣｂの入力端子間に接続された複数の容量素子Ｃ１０，Ｃ１１，Ｃ１２，Ｃ１３，Ｃ１４と、これらの容量素子のうちＣ１１〜Ｃ１４と直列のスイッチ素子ＳＷ１１，ＳＷ１２，ＳＷ１３，ＳＷ１４とから構成されている。特に制限されるものでないが、容量回路Ｃ’と同様に、容量Ｃ１０〜Ｃ１４はそれぞれ２のｎ乗の重みを持つように形成されている。すなわち、本実施例の場合は、一番小さな容量のC21が２の０乗の重み係数を与えられ、Ｃ２２が２の１乗、Ｃ２３が２の２乗で、Ｃ２４が２の３乗で、Ｃ２０が２の５乗の重みをそれぞれ設定されている（ｎ＝０，１，２，４，５）。ただし、本発明はこの数値に限定されない。

スイッチＳＷ１１〜ＳＷ１４は前記デコーダＤＥＣの出力によってＳＷ１〜ＳＷ４と同様にオンまたはオフ状態にされ、オンされたスイッチに接続されている容量とＣ１０との合成容量値がトータルの容量値とされ、これによって製造ばらつきが−２０．０〜＋１７．５％の範囲に対して、２．５％刻みで容量の補正を行なえるようになる。

スイッチＳＷ１１〜ＳＷ１４とＳＷ１〜ＳＷ４は別々にオン／オフ状態を設定しても良いが、同一の半導体チップ内ではチップ上の各容量素子は同じようにばらつくので、同じデコーダの出力でスイッチＳＷ１１〜ＳＷ１４とスイッチＳＷ１〜ＳＷ４のオン／オフ状態を設定したとしても、容量値のばらつきをそれぞれ減らす方向に設定を行なうことができる。さらに、この実施例のフィルタにおいては、後述のキャリブレーション方式によって、フィルタを構成する素子のうち抵抗がばらついたとしてもＲＣ積として容量Ｃ’，Ｃ２ｔ’，Ｃ２ｂ’，Ｃ１’を調整することでばらつきを補正できるようになっている。

図３（Ｂ）に示されている可変容量Ｃ２に相当する容量回路Ｃ２ｔ’，Ｃ２ｂ’は、それぞれ複数の容量素子Ｃ２０，Ｃ２１，Ｃ２２，Ｃ２３，Ｃ２４と、これらの容量素子のうちＣ２１〜Ｃ２４と直列に接続されたスイッチ素子ＳＷ２１，ＳＷ２２，ＳＷ２３，ＳＷ２４とから構成されている。特に制限されるものでないが、容量Ｃ２０〜Ｃ２４はそれぞれ２のｎ乗の重みを持つように形成され、Ｃ２０＋Ｃ２４が製造ばらつきによるＲＣ積ばらつき０％の場合に設計値の容量となる。容量Ｃ２０は設計値の８０％の容量値となっており、Ｃ２１はＣ２０の１／３２（設計値の２．５％）、Ｃ２２はＣ２０の１／１６（設計値の５％）、Ｃ２３はＣ２０の１／８（設計値の１０％）、Ｃ２４はＣ２０の１／４（設計値の２０％）、の容量値を持つように設計される。

スイッチＳＷ２１〜ＳＷ２４は前記デコーダＤＥＣの出力によってＳＷ１１〜ＳＷ１４と同様にオンまたはオフ状態にされて、オンされたスイッチに接続されている容量とＣ２０との合成容量値がトータルの容量値とされ、これによって製造ばらつきが−２０．０〜＋１７．５％の範囲に対して、２．５％刻みで容量の補正を行なえるようになっている。

次に、本実施例の高利得増幅回路におけるロウパスフィルタのキャリブレーションの手順を、図５のフローチャートおよび図６のタイミングチャートを用いて説明する。本実施例では、キャリブレーションは、コントロールロジック２６０によって電源投入時に１回だけ行なうようにされている。以下に説明するように、本実施例では、いわゆる２分探査法で最適な容量値を設定するようにキャリブレーションが行なわれる（図７参照）。

図５に示されているように、電源投入（ステップＳ１）後に、例えばベースバンド回路からキャリブレーション開始を指示するコマンドをコントロールロジック２６０が受ける（ステップＳ２）と、本キャリブレーションを開始し、まず前段のミキサ２１２ａ，２１２ｂと高利得増幅部２２０Ａ，２２０Ｂを活性化させる（ステップＳ３）。ただし、このとき、ロウノイズアンプ２１０は動作を停止させておく。次に、基準クロックＣＬＫ０をキャリブレーション回路２１４へ供給するとともに、各ロウパスフィルタを初期状態に設定する（ステップＳ４，Ｓ５）。具体的には、各フィルタ内の可変容量の容量値が設計中心の値となるように、図４のスイッチＳＷ４，ＳＷ１４，ＳＷ２４をオン状態にさせ、他のスイッチはオフ状態にさせる。

それから、ステップＳ６でクロック遅延検出出力すなわちフリップフロップＤ−ＦＦの出力を読み込んで、ハイレベルか否かを判定する（ステップＳ７）。ここで、判定結果が"Ｎｏ"つまり検出出力がロウレベルのときは、図６のタイミングＴ１のように、図２のキャリブレーション回路において位相シフト回路ＤＰＳを通過したクロックの位相の方がフィルタＬＰＦ１１〜ＬＰＦ１４を通過したクロックの位相よりも早いということである。

そこで、この場合には、次のステップＳ８で４回目の判定か否か判断し、４回目でないときはステップＳ９に進みフィルタ回路の内の容量の値を調整範囲でコントロールロジック２６０は（前述したようにこの実施例では−２０．０〜＋１７．５％）容量補正ビットが１／２^(3-ｍ)だけ小さな値になる様に設定し、これに従いスイッチＳＷ１〜ＳＷ４，ＳＷ１１〜ＳＷ１４，ＳＷ２１〜ＳＷ２４は切替えられる。具体的には、１回目の判定の後では設計中心の容量値よりも−１０％小さい値である。ｍは図７の表の補正ビットの値を示す。図７の補正ビットの値は、補正する容量値に対応しており、上記補正ビットはコントロールロジック（260）で生成されレジスタ(REG)を経由してデコーダ(DEC)に供給され、上記デコーダは上記補正ビットに対応した容量値を選択するようにスイッチを開閉する。

しかる後、ステップＳ６へ戻って、上記手順を繰り返す。２回目の判定後にもステップＳ９へ来ると、フィルタ回路内の容量値が設計中心の容量値よりも−１５％小さい値に設定される。３回目の判定後にもステップＳ９へ来ると、フィルタ回路内の容量値が設計中心の容量値よりも−１７．５％小さい値に設定される。さらに、ステップＳ７の４回目の判定でも"Ｎｏ"と判定されてステップＳ８へ来ると、ステップＳ１０へ移行して、フィルタ回路内の容量値が調整範囲の最小値である設計中心よりも−２０％小さい値に設定される。

一方、ステップＳ７での判定結果が"Ｙｅｓ"つまり検出出力がハイレベルのときは、図６のタイミングＴ２のように、位相シフト回路ＤＰＳを通過したクロックの位相の方がフィルタＬＰＦ１１〜ＬＰＦ１４を通過したクロックの位相よりも遅いということである。そこで、この場合には、次のステップＳ１１で４回目の判定か否か判断し、４回目でないときはステップＳ１２に進みフィルタ回路の内の容量の値を調整範囲でコントロールロジック２６０は（前述したようにこの実施例では−２０．０〜＋１７．５％）容量補正ビットが１／２^(3-n)だけ大きな値になる様に設定し、これに従いスイッチＳＷ１〜ＳＷ４，ＳＷ１１〜ＳＷ１４，ＳＷ２１〜ＳＷ２４は切替えられる。具体的には、１回目の判定の後では設計中心の容量値よりも＋１０％大きな値である。

しかる後、ステップＳ６へ戻って、上記手順を繰り返す。２回目の判定後にもステップＳ１１へ来ると、フィルタ回路内の容量値が設計中心の容量値よりも＋１５％大きい値に設定される。３回目の判定後にもステップＳ１１へ来ると、フィルタ回路内の容量値が設計中心の容量値よりも＋１７．５％大きい値に設定される。さらに、ステップＳ７の４回目の判定でも"Ｎｏ"と判定されてステップＳ１１へ来ると、ステップＳ１３へ移行して、ステップＳ１１で選択されたフィルタ回路内の容量値が調整範囲の最大値である設計中心よりも＋１７．５％大きい値を保持する。

以上、ステップＳ７の判定で連続して"Ｎｏ"または"Ｙｅｓ"を繰り返した場合を説明したが、ステップＳ７の判定で "Ｎｏ"と"Ｙｅｓ"が交互に生じた場合には、その順序に応じて図７の右端欄の１７．５％，１５％，１２．５％，１０％，７．５％，５％，２．５％，０％，−２．５％，−５％，−７．５％，−１０％，−１２．５％，−１５％，−１７．５％のいずれかの値に設定される。以上のようにして、フィルタ回路内の容量値が設定されると、ステップＳ１４へ移行してキャリブレーション回路２１４への基準クロックＣＬＫ０の供給が遮断され、高利得増幅部２２０Ａ，２２０Ｂおよびミキサ２１２ａ，２１２ｂの動作が停止されてキャリブレーションが終了する（ステップＳ１５）。
キャリブレーションが終了すると、次のキャリブレーションが行われるまでは、補正ビット値の値はレジスタに保持され、スイッチの開閉状態も保持される。

次に、各ロウパスフィルタＬＰＦ１１〜ＬＰＦ１４，ＬＰＦ２１〜ＬＰＦ２４の特性の決定の仕方を簡単に説明する。
ＧＳＭ方式の無線通信装置を設計する場合、希望波に対して妨害波をどのレベル以下まで抑えるべきはＧＳＭの規格によって規定されている。また、受信すべき入力信号の最小レベルもＧＳＭの規格によって規定されている。一方、受信信号のアップコンバートおよび復調を行なう高周波ＩＣに対してベースバンド回路が要求する出力レベルは、一般的には５０ｍＶppのものが多いが、この値は使用するベースバンドＬＳＩによって異なっている。よって、受信回路に要求されるゲインはベースバンドＬＳＩによって異なり、例えば図１の受信回路では、初段のロウノイズアンプ２１０から最終段のアンプＡＭＰ１，ＡＭＰ２の出力端までの間に、ＧＳＭの規格によって規定されている最小レベルの入力信号をベースバンド回路が要求するレベルまで増幅してやる必要がある。

実際の設計では、全体のバランスを考えてロウノイズアンプ２１０、ミキサ２１２、高利得増幅部２２０Ａ，２２０Ｂの３段の利得制御アンプＰＧＡおよび最終段のアンプＡＭＰ１，ＡＭＰ２のゲインが決定される。例えば、最小レベルである−９９ｄＢの希望波が入力される場合、ロウノイズアンプ２１０とミキサ２１２で合わせて約２０ｄＢのゲイン、１段目と２段目の利得制御アンプＰＧＡ１，２にそれぞれ１８ｄＢのゲイン、３段目の利得制御アンプＰＧＡ３に４ｄＢのゲイン、最終段のアンプＡＭＰ１，ＡＭＰ２に８ｄＢのゲインを持たせると、ベースバンド回路が要求する５０ｍＶppレベルの出力が得られる。

高利得増幅部２２０Ａ，２２０ＢのロウパスフィルタＬＰＦに要求される特性は、最も厳しい条件下でも妨害波のレベルを最終段のアンプＡＭＰ１，ＡＭＰ２の入力ダイナミックレンジ以下に抑圧できるようにすることである。具体的には、希望波の入力レベルが−９９ｄＢの時の最も厳しい条件は、−２３ｄＢの３ＭＨｚの妨害波が入力された場合で、このときミキサ２１２ａ，２１２ｂから高利得増幅部２２０Ａ，２２０Ｂへは２１４０ｍＶpp程度のレベルの妨害波が入ってくる。このとき１段目の利得制御アンプＰＧＡ１のゲインが１８ｄＢのときの入力ダイナミックレンジが約１３５ｍＶppであるとすると、１段目のロウパスフィルタＬＰＦ１１、ＬＰＦ２１では、約２１４０ｍＶppの妨害波（３ＭＨｚ）を１３５ｍＶpp以下に抑圧する必要がある。２段目以降のロウパスフィルタＬＰＦ１２、ＬＰＦ２２、ＬＰＦ１３、ＬＰＦ２３についても同様に後段の回路の特性を考慮して設計する必要がある。

本実施例の高利得増幅部２２０Ａ，２２０Ｂにおいては、上記のようにして、ロウパスフィルタＬＰＦ１１〜ＬＰＦ１４，ＬＰＦ２１〜ＬＰＦ２４の特性を決定する。そして、ロウパスフィルタを構成する抵抗と容量の値は、上記のようにして決定したフィルタ特性にチップ面積やＮＦ（ノイズフィギュア）を考慮して決定するようにしている。

図８（Ａ），（Ｂ）は、前記実施例の高利得電圧増幅部に好適なキャリブレーション可能なフィルタ回路の変形例を示す。このうち、図８（Ａ）は、トランジスタ増幅回路ＴＡＣｔ，ＴＡＣｂの出力を入力とする差動アンプＡＭＰ０を設け、該アンプの差動出力をそれぞれ可変容量Ｃ２ｔ，Ｃ２ｂを介して入力側に帰還させるように構成したものである。

また、図８（Ｂ）は、トランジスタ増幅回路ＴＡＣｔ，ＴＡＣｂとしてエミッタフォロワの代わりに差動アンプを用いるとともに、これらのアンプの出力をそれぞれ可変容量Ｃ２ｔ，Ｃ２ｂと抵抗Ｒ３ｔ，Ｒ３ｂを介して入力側に帰還させるように構成した多重帰還型としたものである。

次に、上記実施例のキャリブレーション回路を有する高利得電圧増幅回路を適用した高周波ＩＣとそれを用いた無線通信システムの全体の構成例を説明する。
図９に示されているように、この実施例の無線通信システムは、信号電波の送受信用アンテナ４００、送受信切り替え用のスイッチ４１０、受信信号から不要波を除去するＳＡＷフィルタなどからなるバンドパスフィルタ４２０ａ〜４２０ｄ、送信信号を増幅する高周波電力増幅回路（パワーモジュール）４３０、受信信号を復調したり送信信号を変調したりする高周波ＩＣ２００、送信データをＩ，Ｑ信号に変換したり高周波ＩＣ２００を制御したりするベースバンド回路３００などで構成される。この実施例では、高周波ＩＣ２００とベースバンド回路３００は、各々別個の半導体チップ上に半導体集積回路として構成されている。

特に制限されるものでないが、この実施例の高周波ＩＣ２００は、ＧＳＭ８５０とＧＳＭ９００、ＤＣＳ１８００、ＰＣＳ１９００の通信方式による４つの周波数帯の信号の変復調が可能に構成されている。また、これに応じて、バンドパスフィルタは、ＧＳＭ８５０の周波数帯の受信信号を通過させるフィルタ４２０ａと、ＧＳＭ９００の周波数帯の受信信号を通過させるフィルタ４２０ｂと、ＤＣＳ１８００の周波数帯の受信信号を通過させるフィルタ４２０ｃと、ＰＣＳ１９００の周波数帯の受信信号を通過させるフィルタ４２０ｄとが設けられている。

本実施例の高周波ＩＣ２００は、大きく分けると、受信系回路ＲＸＣと、送信系回路ＴＸＣと、それ以外の制御回路やクロック生成回路など送受信系に共通の回路からなる制御系回路とで構成される。

受信系回路ＲＸＣは、ＧＳＭ８５０、ＧＳＭ９００、ＤＣＳ１８００、ＰＣＳ１９００の各周波数帯の受信信号をそれぞれ増幅するロウノイズアンプ２１０ａ〜２１０ｄと、高周波発振回路（ＲＦＶＣＯ）２６２で生成された局部発振信号φRFを分周し互いに９０°位相がずれた直交信号を生成する分周移相回路２１１と、ロウノイズアンプ２１０ａ〜２１０ｄで増幅された受信信号に分周移相回路２１１で生成された直交信号をミキシングすることによりＩ信号とＱ信号の復調およびダウンコンバートを行なうミキサ回路２１２ａ，２１２ｂと、復調されたＩ，Ｑ信号をそれぞれ増幅してベースバンドＬＳＩ３００へ出力する各周波数帯に共通の高利得増幅部２２０Ａ，２２０Ｂと、高利得増幅部２２０Ａ，２２０Ｂ内のアンプの入力ＤＣオフセットをキャンセルするためのオフセットキャンセル回路２１３、前記実施例のキャリブレーション回路２１４などからなる。

制御系回路には、チップ全体を制御する制御回路（コントロールロジック）２６０と、基準となる発振信号φref を生成する基準発振回路（ＤＣＸＯ）２６５、周波数変換用の高周波発振信号φRFを生成する局部発振回路としての高周波発振回路（ＲＦＶＣＯ）２６２、該高周波発振回路（ＲＦＶＣＯ）２６２と共にＲＦ−ＰＬＬ回路を構成するＲＦシンセサイザ２６１、ＲＦＶＣＯ２６２により生成された発振信号φRF を分周して受信系回路ＲＸＣの分周移相回路２１１に供給する分周回路２６４やＲＦＶＣＯ２６２により生成された発振信号φRF を分周して送信系回路ＴＸＣのフィードバックパス上のダウンコンバート用ミキサ２３５に供給する分周回路２６５などが設けられている。

また、基準発振回路（ＤＣＸＯ）２６５で生成された発振信号φref を分周して、前記キャリブレーション回路２１４へ基準クロックＣＬＫ０として供給する分周回路２６６やＲＦＶＣＯ２６２により生成された発振信号φRF を分周して送信系回路ＴＸＣの直交変調用の分周移相回路２３２に供給する中間周波数の信号φIFを生成する分周回路２６７が設けられている。なお、基準発振信号φrefは周波数精度の高いことが要求されるため、基準発振回路２６５には外付けの水晶振動子が接続される。基準発振信号φrefとしては、２６ＭＨｚあるいは１３ＭＨｚのような周波数が選択される。かかる周波数の水晶振動子は汎用部品であり容易かつ安価に手に入れることができるためである。

ＲＦＶＣＯ２６２は、ＬＣ共振型発振回路などで構成され、ＬＣ共振回路を構成する容量素子が各々スイッチ素子を介して複数個並列に設けられ、そのスイッチ素子をバンド切り替え信号で選択的にオンさせることにより、接続される容量素子すなわちＬＣ共振回路のＣの値を切り替えることで発振周波数を段階的に切り替えることができるように構成されている。また、ＲＦＶＣＯ２６２は、ＲＦシンセサイザ２６１内のループフィルタからの電圧によって可変容量素子の容量値が変化され、発振周波数が連続的に変化される。ＲＦシンセサイザ２６１は、ＲＦＶＣＯ２６２の発振信号φRFを分周する可変分周回路や基準発振信号φrefを分周する分周回路、分周された信号の位相を比較し位相差を検出する位相比較回路、位相差に応じた電流を出力しループフィルタを充放電するチャージポンプなどからなる。本実施例では、ＲＦシンセサイザ２６１は、内部の可変分周回路が整数と分数で与えられる分周比でＲＦＶＣＯ２６２の発振信号φRFを分周可能な回路で構成されたフラクショナルシンセサイザとされている。

送信系回路ＴＸＣは、上記分周回路２６７で分周された中間周波数の信号φIFを分周しかつ互いに９０°位相がずれた直交信号を生成する分周移相回路２３２と、生成された直交信号をベースバンド回路３００から供給されるＩ信号とＱ信号により変調をかけるミキサからなる直交変調回路２３３ａ，２３３ｂと、変調された信号を合成する加算器２３４と、所定の周波数の送信信号φTXを発生する送信用発振回路（ＴＸＶＣＯ）２４０と、送信用発振回路２４０から出力される送信信号φTXをカプラ等で抽出したフィードバック信号と高周波用発振回路（ＲＦＶＣＯ）２６２で生成された発振信号φRFを分周した信号φRF’とを合成することでそれらの周波数差に相当する周波数の信号を生成するオフセットミキサ２３５と、該オフセットミキサ２３５の出力と前記加算器２３４で合成された信号TXIFとを比較して周波数差および位相差を検出する位相比較回路２３６と、該位相比較回路２３６の出力に応じた電圧を生成するループフィルタ２３７と、ＴＸＶＣＯ２４０の出力を分周してＧＳＭ系の送信信号を生成する分周器２３８と、差動出力をシングルの信号に変換して出力するバッファ回路２４１ａ，２４１ｂなどから構成されている。バッファ回路２４１ａ，２４１ｂのうち一方はＧＳＭ用の８５０〜９００ＭＨｚ帯の信号を出力する回路、他方はＤＣＳおよびＰＣＳ用の１８００〜１９００ＭＨｚ帯の信号を出力する回路である。

さらに、この送信系回路ＴＸＣには、前記ＴＸＶＣＯ２４０の出力側から取り出された出力のフィードバック信号を減衰もしくは増幅してオフセットミキサ２３５へ供給するアッテネータもしくはアンプ２４２、減衰もしくは増幅されたフィードバック信号を増幅する可変利得アンプ２４３、前記可変利得アンプ２４３の出力信号と前記加算器２３４で合成された送信信号TXIFとを比較して振幅差を検出する振幅比較回路２４４、該振幅比較回路２４４の出力を帯域制限するループフィルタ２４５、帯域制限された信号を増幅する可変利得アンプ２４６、増幅された振幅制御ループの電圧を電流に変換する電圧−電流変換回路２４７、電流を電圧に変換するフィルタ２４８などからなる振幅制御ループが設けられており、振幅変調と位相変調を行なうＥＤＧＥモードに対応できるように構成されている。

フィルタ２４８を通って振幅制御電圧はパワーモジュール４３０へ増幅率を制御する電圧として出力される。図示しないが、オフセットミキサ２３５へ供給するフィードバック信号はＴＸＶＣＯ２４０の出力側から取り出す代わりに、パワーモジュール４３０の出力側から取り出すようにしても良い。可変利得アンプ２４３と２４６は、一方の利得が増加されるときは他方の利得は絶対値が同じだけ減少され、一方の利得が減少されるときは他方の利得は絶対値が同じだけ増加されるように制御される。

また、特に制限されるものでないが、本実施例では、送信系のＰＬＬの位相比較回路２３６には精度の高いアナログ位相比較回路２３６ａと動作速度の速いディジタル位相比較回路２３６ｂが並列に設けられ、動作開始初期には速度の速いディジタル位相比較回路を動作させ、位相がほぼ一致した後は精度の高いアナログ位相比較回路に切り替えるように構成されている。このようにすることによって、ＰＬＬ回路の動作開始時における引込み動作を早くしかつ精度を高くすることができる。

また、本実施例の高周波ＩＣの制御回路２６０には、ベースバンドＩＣ３００から高周波ＩＣ２００に対して同期用のクロック信号ＣＬＫと、データ信号ＳＤＡＴＡと、制御信号としてロードイネーブル信号ＬＥＮとが供給されており、制御回路２６０は、ロードイネーブル信号ＬＥＮが有効レベルにアサートされると、ベースバンドＩＣ３００から伝送されてくるデータ信号ＳＤＡＴＡをクロック信号ＣＬＫに同期して順次取り込んで、上記コントロールレジスタにセットしセットされた内容に応じてＩＣ内部の各回路に対する制御信号を生成する。特に制限されるものでないが、データ信号ＳＤＡＴＡはシリアルで伝送される。データ信号ＳＤＡＴＡには、ベースバンドＩＣ３００から高周波ＩＣ２００へ与えるコマンドが含まれる。

本実施例のマルチバンド方式の無線通信システムでは、例えばベースバンドＩＣ３００からの指令によって制御回路２６０が、送受信時に高周波用発振回路２５０の発振信号の周波数φRFを、使用するチャネルに応じて変更すると共に、ＧＳＭモードかＤＣＳ／ＰＣＳモードかに応じて、オフセットミキサ２３５に供給される信号の周波数を変更することによって送信周波数の切り替えが行なわれる。

一方、高周波用発振回路（ＲＦＶＣＯ）２５０の発振周波数は、受信モードと送信モードとで異なる値に設定される。高周波用発振回路（ＲＦＶＣＯ）２６２の発振周波数ｆRFは、送信モードでは、例えばＧＳＭ８５０の場合３６１６〜３７１６ＭＨｚに、ＧＳＭ９００の場合３８４０〜３９８０ＭＨｚに、またＤＣＳ１８００の場合３６１０〜３７３０ＭＨｚに、さらにＰＣＳ１９００の場合３８６０〜３９８０ＭＨｚに設定され、この発振周波数ｆRFが分周回路でＧＳＭの場合は１／４に分周され、またＤＣＳとＰＣＳの場合は１／２に分周されてミキサ２３５に供給される。

なお、上記実施例の高周波ＩＣ２００は、これに水晶振動子を外付けして１個のセラミックのような絶縁基板上に実装してディスクリートの電子部品としてのモジュールに構成することができる。また、高周波ＩＣ２００と水晶振動子が実装されたセラミック基板上にさらに前記フィルタ４２０ａ〜４２０ｄを実装したモジュールとして構成してもよい。

以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明はそれに限定されるものでない。例えば前記実施例においては、高利得電圧増幅回路の２段目〜４段目のフィルタ回路として、カットオフ周波数ｆｃが、ｆｃ＝１／２π√（Ｒ１・Ｒ２・Ｃ１・Ｃ２）で表わされるようなフィルタ特性を有する２次のサレンキー形フィルタを使用したものを説明したが、使用するフィルタの形式はこれに限定されず、能動素子を用いたアクティブフィルタであればどのような形式のものであっても良い。また、フィルタの次数も２次に限定されず、３次以上であっても良い。

また、前記実施例では、無線通信システムを構成する高周波ＩＣが、受信系回路と送信系回路とが１つの半導体チップ上に形成されているものを説明したが、本発明は受信系回路と送信系回路が別個の半導体チップ上に形成されているものに対しても適用することができる。さらに、前記実施例においては、位相変調と振幅変調を行なうＥＤＧＥモードに対応可能な高周波ＩＣに適用したものを説明したが、本発明はＷ−ＣＤＭＡ方式に対応可能な高周波ＩＣに適用することができ、それによって同様な効果が得られる。

以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である携帯電話機のような無線通信システムに用いられる高周波ＩＣに適用した場合について説明したが、本発明はそれに限定されるものでなく、無線ＬＡＮ用の高周波ＩＣその他、高周波の信号を増幅する高利得増幅回路を有する半導体集積回路一般に利用することができる。

図１は、本発明に係る容量素子のキャリブレーション機能を有する高利得増幅回路の一実施例とそれを適用した高周波信号の受信回路の構成例を示すブロック図である。 図２は、実施例の高利得増幅回路におけるキャリブレーション回路の構成例を示すブロック図である。 図３（Ａ），（Ｂ）は、実施例の高利得増幅回路を構成する１次と２次のロウパスフィルタの例を示す構成図である。 図４は、実施例の高利得増幅回路に用いられる容量調整可能なロウパスフィルタの具体例を示す回路図である。 図５は、実施例の高利得増幅回路におけるキャリブレーションの手順を示すフローチャートである。 図６は、実施例の高利得増幅回路におけるキャリブレーションの際の信号のタイミングを示すタイミングチャートである。 図７は、実施例のキャリブレーション回路における容量値の決定の仕方を示す説明図である。 図８（Ａ），（Ｂ）は、実施例の高利得増幅回路を構成するロウパスフィルタの変形例を示す構成図である。 図９は、実施例のキャリブレーション機能を有する高利得増幅回路を適用した受信回路を備えた通信用半導体集積回路（高周波ＩＣ）及びそれを用いた無線通信システムの構成例を示すブロック図である。 図１０は、本発明を適用する前の高利得増幅回路について行なったシミュレーションによるフィルタ特性の測定結果を示す特性図である。 図１１は、本発明を適用する前の高利得増幅回路について行なったシミュレーションによる通過帯域でのAmplitude Error対ＥＶＭの測定結果を示す特性図である。

符号の説明

２００ 高周波ＩＣ
２１０ ロウノイズアンプ
２１２ 復調＆ダウンコンバート用ミキサ
２１４ キャリブレーション回路
２２０ 高利得増幅回路
２４０ 送信用発振回路（ＴＸＶＣＯ）
２５０ 高周波発振回路（ＲＦＶＣＯ）
２６０ 制御回路
２６５ 基準発振回路（ＤＣＸＯ）
３００ ベースバンド回路
４００ 送受信用アンテナ
４１０ 送受信切り替え用のスイッチ
４２０ フィルタ
４３０ 高周波電力増幅回路

Claims (10)

1. 位相変調および振幅変調がなされた受信信号と所定の周波数の高周波発振信号とを合成して復調された信号を生成する復調回路と、該復調回路に接続され複数のロウパスフィルタと複数の利得可変増幅回路が交互に直列に多段接続されてなり所定の高周波減衰特性を有する直列信号処理回路とを内蔵した通信用半導体集積回路であって、
   補償すべき特性に対応する上記直列信号処理回路の全体としての高周波減衰特性の目標値と実際に上記直列信号処理回路を動作させたときの高周波減衰特性との偏差を測定して該偏差を小さくするように上記直列信号処理回路を構成する素子の定数を校正するキャリブレーション回路を有する通信用半導体集積回路。
2. 位相変調および振幅変調がなされた受信信号と所定の周波数の高周波発振信号とを合成して上記受信信号を所定の周波数帯の信号にダウンコンバートする周波数変換回路と、該周波数変換回路に接続され複数のロウパスフィルタと複数の利得可変増幅回路が交互に直列に多段接続されてなり所定の高周波減衰特性を有する直列信号処理回路とを内蔵した通信用半導体集積回路であって、
   補償すべき特性に対応する上記直列信号処理回路の全体としての高周波減衰特性の目標値と実際に上記直列信号処理回路を動作させたときの高周波減衰特性との偏差を測定して該偏差を小さくするように上記直列信号処理回路を構成する素子の定数を校正するキャリブレーション回路を有する通信用半導体集積回路。
3. 上記キャリブレーション回路によって定数が校正される上記素子は、上記ロウパスフィルタを構成する容量素子であり、上記ロウパスフィルタには複数の容量素子およびこれらの容量素子とそれぞれ直列に接続されたスイッチ素子からなる可変容量回路をそれぞれ備え、上記スイッチング素子のオン、オフ状態が上記キャリブレーション回路からの信号によって設定されることで校正が行なわれるようにされている請求項１または２に記載の通信用半導体集積回路。
4. 上記ロウパスフィルタを構成するそれぞれの可変容量回路は同一の構成を有し、各可変容量回路は、上記キャリブレーション回路からの信号に基づいて上記スイッチング素子のオン、オフ状態が同じになるように設定される請求項３に記載の通信用半導体集積回路。
5. 上記キャリブレーション回路は、上記直列信号処理回路を通過する信号の遅延量を測定して該遅延量の目標値との差を小さくするように上記直列信号処理回路を構成する素子の定数を校正する請求項１または２に記載の通信用半導体集積回路。
6. 上記キャリブレーション回路は、所定の周期の基準クロックを上記直列信号処理回路の目標信号遅延量分だけ遅延させる信号遅延回路を備え、該信号遅延回路と上記直列信号処理回路に同一の基準クロックを通過させ、通過した信号を比較して遅延が同一になるように上記直列信号処理回路を構成する素子の定数を校正する請求項５に記載の通信用半導体集積回路。
7. 上記キャリブレーション回路は、上記直列信号処理回路を通過した信号と上記信号遅延回路を通過した信号をそれぞれ波形整形する波形整形回路と、これらの波形整形回路で波形整形された信号の位相差を検出する位相比較回路を備え、該位相比較回路の出力に基づいて遅延が同一になるように上記直列信号処理回路を構成する素子の定数を校正する請求項６に記載の通信用半導体集積回路。
8. 上記位相比較回路の出力に基づいて上記可変容量回路を構成する上記スイッチング素子のオン、オフ状態を逐次変化させ、上記直列信号処理回路を通過した信号の遅延量が上記信号遅延回路を通過した信号の遅延量に次第に近づくように上記直列信号処理回路を構成する素子の定数を校正する制御回路を備える請求項７に記載の通信用半導体集積回路。
9. 上記キャリブレーション回路は、上記制御回路からの信号に基づいて上記スイッチング素子のオン、オフ情報を生成するデコーダ回路を備える請求項８に記載の通信用半導体集積回路。
10. 上記キャリブレーション回路は、上記デコーダ回路の出力を保持するレジスタを備える請求項９に記載の通信用半導体集積回路。

Images