《代表的な実施の形態》
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
〔1〕本発明の代表的な実施の形態による半導体集積回路は、複数の容量エレメント(Cn、Cn−1…C1)と複数のスイッチ(SWn、SWn−1…SW1)とを有する内蔵容量(70:151)と、キャリブレーション回路(200)とを具備する。
前記キャリブレーション回路は、電圧・電流変換器(20、30)と、時間積分器(40、50)と、電圧比較器(80)と、ラッチ(90)とを有する(図1参照)。
前記電圧・電流変換器は基準電圧を電流に変換して、前記電流に応答する前記時間積分器は前記内蔵容量の充電と放電との少なくともいずれか一方を利用した時間積分を実行する。前記電圧比較器は、比較基準電圧と前記時間積分による前記内蔵容量の端子電圧との電圧比較を実行する。
キャリブレーション動作の間に複数回の時間積分が順次に実行され、複数回の電圧比較が順次実行され、順次に生成される前記複数回の電圧比較の結果が前記ラッチに順次に格納される(図4参照)。
前記キャリブレーション動作の完了時点での前記ラッチの格納結果に従って、前記内蔵容量の前記複数のスイッチの各オン・オフ制御と前記半導体集積回路に形成された内蔵フィルタ(150)の周波数特性とが決定される。
前記電圧・電流変換器は、スイッチ素子(SW0)を含んでいる。
前記内蔵容量の前記複数のスイッチと前記電圧・電流変換器の前記スイッチ素子とのそれぞれは、前記半導体集積回路に形成されたMOSトランジスタ(PMOS、NMOS)であることを特徴とする(図2、図3参照)。
前記実施の形態によれば、半導体集積回路の内蔵フィルタの周波数特性の不所望な変化を軽減することができる。
好適な実施の形態では、前記内蔵容量(70:151)はキャリブレーション容量(70)と前記内蔵フィルタ(150)のフィルタ容量(151)とを含み、前記キャリブレーション容量と前記フィルタ容量とのそれぞれは前記複数の容量エレメントと前記複数のスイッチとを有するものである。
前記キャリブレーション回路(200)では所定のサーチ・アルゴリズムに従って前記キャリブレーション動作の間に、前記キャリブレーション容量(70)の前記複数のスイッチの各オン・オフ制御が順次に決定されることを特徴とする(図4参照)。
より好適な実施の形態では、前記所定のサーチ・アルゴリズムは、バイナリー・サーチであることを特徴とする(図4参照)。
更により好適な実施の形態では、前記内蔵フィルタ(150)の前記フィルタ容量(151)には少なくとも抵抗(R)とトランスコンダクタとのいずれかが接続されていることを特徴とする(図1参照)。
具体的な一つの実施の形態では、前記内蔵フィルタ(150)は、互いに同一の構成の第1内蔵フィルタ(150A)と第2内蔵フィルタ(150A)とに分割される。前記第1内蔵フィルタと前記第2内蔵フィルタとのそれぞれは、前記フィルタ容量(151)を含む。前記第1内蔵フィルタに含まれた前記フィルタ容量(151A1、A2)と前記第2内蔵フィルタに含まれた前記フィルタ容量(151B1、B2)とは、前記キャリブレーション回路(200)によって並行にキャリブレーションされることを特徴とする(図5参照)。
最も具体的な一つの実施の形態では、前記第1内蔵フィルタと前記第2内蔵フィルタとのそれぞれは、従属接続された複数のアクティブ・フィルタを含んでいる。前記複数のアクティブ・フィルタのそれぞれは、入力容量と帰還容量として前記フィルタ容量(151)を含むことを特徴とする(図5参照)。
他の最も具体的な一つの実施の形態では、前記ラッチは、複数個のフリップフロップを含む。
前記時間積分器(40、50)は、前記変換電流に応答して前記キャリブレーション容量(70)の充電と放電との少なくとも一方を利用した時間積分を実行する。
前記電圧比較器は、前記比較基準電圧と前記時間積分による前記キャリブレーション容量の端子電圧との電圧比較を実行する(図1参照)。
前記キャリブレーション動作の間に、前記時間積分器によって複数回の時間積分が順次に実行され、前記電圧比較器によって前記複数回の電圧比較が順次に実行される。
前記キャリブレーション動作の間に前記電圧比較器の出力から順次に生成される前記複数回の前記電圧比較の結果は、前記ラッチの前記複数個のフリップフロップに順次に格納される。
前記キャリブレーション動作の間に、順次に実行される前記複数回の電圧比較の各結果によって前記キャリブレーション容量(70)の前記複数のスイッチの各オン・オフ制御が順次に決定される。
前記キャリブレーション動作の完了時点での前記ラッチの前記複数個のフリップフロップでの格納結果に従って、前記内蔵フィルタ(150)の前記フィルタ容量(151)の前記複数のスイッチの各オン・オフ制御が決定される(図4参照)。
〔2〕本発明の別の観点の代表的な実施の形態による半導体集積回路は、レシーバーを具備する。
前記レシーバーは、低雑音増幅器と、直交ダウンコンバージョンミキサーと、第1チャンネル選択フィルタと、第2チャンネル選択フィルタとを含む。
RF受信信号は前記低雑音増幅器で増幅され、前記低雑音増幅器の出力のRF増幅信号は前記直交ダウンコンバージョンミキサーを構成するI信号ミキサーとQ信号ミキサーに供給される。
前記直交ダウンコンバージョンミキサーを構成する前記I信号ミキサーと前記Q信号ミキサーとには、略90度の位相差を持つIローカル信号とQローカル信号とがそれぞれ供給される。
前記直交ダウンコンバージョンミキサーの前記I信号ミキサーの出力から生成されるIダウンコンバージョン受信信号は前記第1チャンネル選択フィルタに供給される一方、前記直交ダウンコンバージョンミキサーの前記Q信号ミキサーの出力から生成されるQダウンコンバージョン受信信号は前記第2チャンネル選択フィルタに供給されるものである。
前記第1チャンネル選択フィルタと前記第2チャンネル選択フィルタのそれぞれは、前記半導体集積回路の内蔵フィルタとして半導体チップに集積化されている(図6参照)。
前記半導体集積回路の前記半導体チップには、複数の容量エレメント(Cn、Cn−1…C1)と複数のスイッチ(SWn、SWn−1…SW1)とを有する内蔵容量70:151)が集積化されている。
前記半導体集積回路は、キャリブレーション回路(200)を更に具備する。
前記キャリブレーション回路は、電圧・電流変換器(20、30)と、時間積分器(40、50)と、電圧比較器(80)と、ラッチ(90)とを有する。
前記電圧・電流変換器は基準電圧を電流に変換して、前記電流に応答する前記時間積分器は前記内蔵容量の充電と放電との少なくともいずれか一方を利用した時間積分を実行する。前記電圧比較器は、比較基準電圧と前記時間積分による前記内蔵容量の端子電圧との電圧比較を実行する。
キャリブレーション動作の間に複数回の時間積分が順次に実行され、複数回の電圧比較が順次実行され、順次に生成される前記複数回の電圧比較の結果が前記ラッチに順次に格納される。
前記キャリブレーション動作の完了時点での前記ラッチの格納結果に従って、前記内蔵容量の前記複数のスイッチの各オン・オフ制御と前記半導体集積回路に集積化された前記内蔵フィルタ(150)としての前記第1チャンネル選択フィルタと前記第2チャンネル選択フィルタのそれぞれの周波数特性とが決定される。
前記電圧・電流変換器は、スイッチ素子(SW0)を含んでいる。
前記内蔵容量の前記複数のスイッチと前記電圧・電流変換器の前記スイッチ素子とのそれぞれは、前記半導体集積回路に形成されたMOSトランジスタ(PMOS、NMOS)であることを特徴とする(図2、図3参照)。
前記実施の形態によれば、半導体集積回路の内蔵フィルタの周波数特性の不所望な変化を軽減することができる。
好適な実施の形態では、前記内蔵容量(70:151)はキャリブレーション容量(70)と前記内蔵フィルタ(150)のフィルタ容量(151)とを含み、前記キャリブレーション容量と前記フィルタ容量とのそれぞれは前記複数の容量エレメントと前記複数のスイッチとを有するものである。
前記キャリブレーション回路(200)では所定のサーチ・アルゴリズムに従って前記キャリブレーション動作の間に、前記キャリブレーション容量(70)の前記複数のスイッチの各オン・オフ制御が順次に決定されることを特徴とする(図4参照)。
より好適な実施の形態では、前記所定のサーチ・アルゴリズムは、バイナリー・サーチであることを特徴とする(図4参照)。
更により好適な実施の形態では、前記内蔵フィルタ(150)の前記フィルタ容量(151)には少なくとも抵抗(R)とトランスコンダクタとのいずれかが接続されていることを特徴とする(図1参照)。
好適な実施の形態では、前記レシーバーは、ダイレクト・コンバージョン・レシーバーであることを特徴とする。
前記直交ダウンコンバージョンミキサーの前記I信号ミキサーの出力から生成される前記Iダウンコンバージョン受信信号と前記直交ダウンコンバージョンミキサーの前記Q信号ミキサーの出力から生成される前記Qダウンコンバージョン受信信号とはそれぞれベースバンド受信信号であることを特徴とする(図6参照)。
より好適な実施の形態では、前記ダイレクト・コンバージョン・レシーバーはWCDMA受信無線信号を受信することを特徴とする。
《実施の形態の説明》
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
《フィルタの基本的な構成》
図1は、本発明の実施の形態によるフィルタの基本的な構成を示す図である。すなわち、図1に示すフィルタは、基準電圧発生器10、抵抗回路20、電圧・電流変換器30、充電回路40、放電回路50、切り換えスイッチ60、キャリブレーション容量70、電圧比較器80、ラッチ90を含んでいる。さらに、図1に示すフィルタは、クロック供給回路100、リセット回路110、サーチ回路120、チャンネル選択フィルタ150、キャリブレーション終了制御回路160を含んでいる。また、図1に示すフィルタを構成するこれらの回路10〜160の全ては、半導体集積回路を構成するシリコン半導体チップの内部に集積化されている。
特に、チャンネル選択フィルタ150は、右下に示すように、抵抗Rとフィルタ容量151とを含むローパスフィルタであり、カットオフ周波数は抵抗Rとフィルタ容量151との積の時定数で決定される。尚、チャンネル選択フィルタ150の抵抗Rは、上記非特許文献4に記載のようにトランスコンダクタによって置換されることが可能である。
更に、チャンネル選択フィルタ150に接続された他の回路10〜90、100、110、120、160は、キャリブレーション回路200を構成する。このキャリブレーション回路200は、チャンネル選択フィルタ150の通常動作に先立ったキャリブレーション動作を実行することによってチャンネル選択フィルタ150を所定の周波数特性にチューニングする。周波数チューニングは、フィルタ容量151のチューニングによって実行される。従って、キャリブレーション回路200によるキャリブレーション動作の実行完了の後に、所定の周波数特性にチューニングされたチャンネル選択フィルタ150は妨害信号を抑圧するものである。
以下に、キャリブレーション回路200を構成する各回路の構成と動作とに関して、更に詳細に説明する。
基準電圧発生器10は、例えば、バンドギャップリファレンス電圧発生回路等によって構成されることによって、半導体集積回路の製造プロセス、動作温度、電源電圧等の影響を実質的に受けることが無い略安定したバンドギャップリファレンス電圧VBRGを生成する。すなわち、基準電圧発生器10からのバンドギャップリファレンス電圧VBRGは、変動の極めて小さな定電圧として考えることができる。
抵抗回路20は、図1の左下に示すように、抵抗R1とMOSトランジスタで構成されオン状態とされたスイッチSW0との直列接続によって構成されている。抵抗回路20の抵抗R1とスイッチSW0との直列接続によって電圧・電流変換器30の電流が決定される。すなわち、スイッチSW0を構成するMOSトランジスタのオン抵抗をRon(SW0)とすると、電圧・電流変換器30の変換電流Iは、次式で与えられる。
I=VBRG/(R1+Ron(SW0)) …(1)
電圧・電流変換器30からの変換電流Iは充電回路40に供給されることによって、充電回路40の充電電流の値は変換電流Iの値によって設定される。充電回路40の充電電流が切り換えスイッチ60を介してキャリブレーション容量70を充電することで、キャリブレーション容量70の端子電圧は増加する。放電回路50の放電電流の値は充電回路40の充電電流の値よりも極めて大きく設定されているので、放電回路50の極めて大きな放電電流が切り換えスイッチ60を介してキャリブレーション容量70を高速放電することで、キャリブレーション容量70の端子電圧は急速に減少する。
切り換えスイッチ60はクロック供給回路100から供給されるクロック信号CLKに応答してクロック信号CLKのローレベル“0”の期間に充電回路40の充電電流をキャリブレーション容量70に供給するので、キャリブレーション容量70は充電回路40の充電電流によって充電されることができる。また、切り換えスイッチ60はクロック信号CLKのハイレベル“1”の期間に放電回路50の大きな放電電流をキャリブレーション容量70から流出させるので、キャリブレーション容量70は放電回路50の大きな放電電流によって高速放電されることができる。
キャリブレーション容量70の容量値とチャンネル選択フィルタ150に含まれるフィルタ容量151の容量値とは、サーチ回路120の出力からのマルチビット・ディジタル制御信号170によって制御可能とされている。図1の右下に示すように、チャンネル選択フィルタ150に含まれるフィルタ容量151は、並列接続の複数の容量Cn、Cn−1…C1を含み、複数の容量Cn、Cn−1…C1には複数のスイッチSWn、SWn−1…SW1が直列接続されている。左から1番目の容量Cnは最大のウェイト(重み)の容量値を持ち、左から1番目のスイッチSWnはマルチビット・ディジタル制御信号170の最上位ビット(MSB:Most Significant Bit)によってオン・オフが制御される。左から2番目の容量Cn−1は2番目のウェイト(重み)の容量値を持ち、左から2番目のスイッチSWn−1はマルチビット・ディジタル制御信号170の2番目の上位ビットによってオン・オフが制御される。以下同様に構成され、最後の左からn番目の容量C1は最小のウェイト(重み)の容量値を持ち、左からn番目のスイッチSW1はマルチビット・ディジタル制御信号170の最下位ビット(LSB:Least Significant Bit)によってオン・オフが制御される。抵抗Rの抵抗値とサーチ回路120からのマルチビット・ディジタル制御信号170によって制御されるフィルタ容量151の容量値とによって、チャンネル選択フィルタ150のフィルタ特性を決定する時定数が設定される。
キャリブレーション容量70はチャンネル選択フィルタ150に含まれるフィルタ容量151と全く同一の構成で形成されるとともに、キャリブレーション容量70はサーチ回路120からのマルチビット・ディジタル制御信号170によってチャンネル選択フィルタ150に含まれるフィルタ容量151と全く同一の方法で制御される。その結果、サーチ回路120からのマルチビット・ディジタル制御信号170の制御によるキャリブレーション容量70の容量値の変化は、チャンネル選択フィルタ150に含まれるフィルタ容量151の容量値の変化と同調するものとなる。
また電圧比較器80は、非反転入力端子に供給されるキャリブレーション容量70の端子電圧と反転入力端子に供給される基準電圧発生器10からのバンドギャップリファレンス電圧VBRGの電圧レベルの差を検出する。
ラッチ90はクロック信号CLKに応答してクロック信号CLKのローレベル“0”の期間に電圧比較器80の出力信号を取り込むので、充電回路40の充電電流によって充電されるキャリブレーション容量70の充電速度の大小の判断としての電圧比較器80の出力信号がラッチ90にラッチされる。また、キャリブレーション容量70の充電速度の大小の判断回数は、サーチ回路120の出力からのマルチビット・ディジタル制御信号170のビット数と等しいものである。図1に示すフィルタのキャリブレーション動作の間の複数回の充電速度の判断結果はラッチ90の複数個のフリップフロップに順次格納されて、キャリブレーション動作の完了時点でのラッチ90の複数個のフリップフロップの格納結果は図1に示すフィルタを理想的な特性にチューニングするための制御情報となっている。尚、キャリブレーション動作期間中にサーチ回路120は、バイナリー・サーチ(Binary Search:2探査法)と呼ばれる所定のサーチ・アルゴリズムに従ってフィルタ容量151の複数のスイッチSWn、SWn−1…SW1のオン・オフ制御のためのラッチ90の複数のフリップフロップの格納情報を順次決定する。尚、充電回路40とキャリブレーション容量70とは時間積分器を構成して、キャリブレーション動作の間での複数回の積分速度としての複数回の充電速度の大小の判断結果からチューニング制御情報が生成されている。
また、チャンネル選択フィルタ150のフィルタ容量151の複数のスイッチSWn、SWn−1…SW1を構成するMOSトランジスタのオン抵抗の変動による図1に示すフィルタの特性の変動は、電圧・電流変換器30に接続された抵抗回路20のスイッチSW0を構成するMOSトランジスタのオン抵抗によって補償されることができる。例えば、チャンネル選択フィルタ150のフィルタ容量151の複数のスイッチを構成するMOSトランジスタのオン抵抗の増大によって、図1に示すフィルタの特性を決定する時定数は増大しようとする。しかし、この時には抵抗回路20のスイッチSW0を構成するMOSトランジスタのオン抵抗も増大するので、充電回路40の充電電流が減少して、キャリブレーション容量70の端子電圧の充電速度が減少する。従って、キャリブレーション容量70の充電速度の大小の判断としての電圧比較器80の出力信号とラッチ90の複数個のフリップフロップの格納結果とは、チャンネル選択フィルタ150のフィルタ容量151のチューニング容量が小さな容量値なるような情報となる。その結果、チャンネル選択フィルタ150のフィルタ容量151のチューニング容量の減少によって、図1に示すフィルタの周波数特性を決定する時定数の増大が補償されることができる。
《チャンネル選択フィルタのフィルタ容量》
図2は、図1に示すチャンネル選択フィルタ150のフィルタ容量151の構成を示す図である。図2に示すようにフィルタ容量151は第1端子T1と第2端子T2との間に並列接続の5個の容量C5、C4、C3、C2、C1を含み、5個の容量C5…C1には5個のスイッチSW5、SW4、SW3、SW2、SW1が直列接続されている。
また、5個の容量C5…C1には1個の固定容量C6が接続され、この左から1番目の固定容量C6は最大のウェイト32Cの容量値を持っている。次に左から2番目の容量C5は2番目のウェイト16Cの容量値を持ち、左から1番目のスイッチSW5はマルチビット・ディジタル制御信号170の最上位ビット(MSB)の信号D5によってオン・オフが制御される。左から3番目の容量C4は3番目のウェイト8Cの容量値を持ち、左から2番目のスイッチSW4はマルチビット・ディジタル制御信号170の2番目の上位ビットの信号D4によってオン・オフが制御される。以下同様に構成されて、最後の左から6番目の容量C1は最小ウェイトの1C容量値を持ち、左から5番目のスイッチSW1はマルチビット・ディジタル制御信号170の最下位ビット(LSB) の信号D1によってオン・オフが制御される。抵抗Rの抵抗値とサーチ回路120からのマルチビット・ディジタル制御信号170によって制御されるフィルタ容量151の容量値とによって、チャンネル選択フィルタ150のフィルタ特性を決定する時定数が設定される。
図2のフィルタ容量151の5個のスイッチSW5…SW1は、左下に示すように並列接続されたPチャンネルMOSトランジスタPMOSとNチャンネルMOSトランジスタNMOSとCMOS構成のインバータ回路Invによって構成されている。5個のスイッチSW5…SW1は、マルチビット・ディジタル制御信号170のハイレベルの信号D5…D1によってオン状態に制御される。
また、図1に示すキャリブレーション容量70は、図2に示したフィルタ容量151の構成と全く同様な構成で形成されることができる。
《抵抗回路、電圧・電流変換器、充電回路》
図3は、図1に示す抵抗回路20、電圧・電流変換器30、充電回路40の構成を示す図である。
図3に示すように、抵抗回路20は抵抗R1とスイッチSW0との直列接続によって構成され、スイッチSW0は並列接続されたPチャンネルMOSトランジスタPMOSとNチャンネルMOSトランジスタNMOSとCMOS構成のインバータ回路Invによって構成されている。スイッチSW0では、NチャンネルMOSトランジスタNMOSのゲートにはハイレベルの電源電圧Vddが供給され、PチャンネルMOSトランジスタPMOSのゲートにはローレベルのインバータ回路Invの出力信号が供給されている。従って、スイッチSW0のNチャンネルMOSトランジスタNMOSとPチャンネルMOSトランジスタPMOSとは、常時オン状態に制御されている。
図3の抵抗回路20のスイッチSW0と図2のフィルタ容量151の5個のスイッチSW5…SW1とは、半導体集積回路のシリコンCMOS製造プロセスによって同一の製造条件で同時に製造されることができる。従って、図3の抵抗回路20のスイッチSW0のCMOSスイッチのオン抵抗と図2のフィルタ容量151の5個のスイッチSW5…SW1のCMOSスイッチのオン抵抗とは、略等しい値となる。
図3に示すように、電圧・電流変換器30は、ダイオード接続のPチャンネルMOSトランジスタQp1と演算増幅器OP_AmpとNPNトランジスタQ10と抵抗回路20とによって構成されている。基準電圧発生器10のバンドギャップリファレンス電圧VBRGは演算増幅器OP_Ampの非反転入力端子(+)に供給され、演算増幅器OP_Ampの出力端子はNPNトランジスタQ10のベースに接続され、NPNトランジスタQ10のエミッタと抵抗回路20の抵抗R1の一端は演算増幅器OP_Ampの反転入力端子(−)に接続されている。ゲート・ドレインの接続によってダイオード接続の形式とされたPチャンネルMOSトランジスタQp1は、電源電圧VddとNPNトランジスタQ10のコレクタとの間に接続されている。
図3に示すように、充電回路40は、電源電圧Vddとキャリブレーション容量70との間に接続されたPチャンネルMOSトランジスタQp2によって構成されている。充電回路40のPチャンネルMOSトランジスタQp2のソース・ゲート間には電圧・電流変換器30のダイオード接続PチャンネルMOSトランジスタQp1のソース・ゲート電圧が供給されるので、2個のPチャンネルMOSトランジスタQp1、Qp2はカレントミラーを構成している。例えば、MOSトランジスタQp1、Qp2の素子サイズを同一とすることよって、カレントミラーの出力側の充電回路40のPチャンネルMOSトランジスタQp2の充電電流はカレントミラーの入力側の電圧・電流変換器30と抵抗回路20とに流れる電圧・電流変換器30の変換電流Iによって設定されることができる。
また、カレントミラーの出力側の充電回路40のPチャンネルMOSトランジスタQp2の充電電流により形成されるキャリブレーション容量70の端子電圧Vtは、電圧比較器80の非反転入力端子に供給される。
《フィルタ容量のキャリブレーション動作》
図4は、図2と図3とを参照して説明した図1のチャンネル選択フィルタ150のフィルタ容量151の容量値をキャリブレーションするためのキャリブレーション動作を説明する図である。
図4のイニシャライズ期間P0に示すように、図示されてはいないがキャリブレーション動作コマンドに応答して、リセット回路110からハイレベルHのリセット信号Resetが生成される。ハイレベルHのリセット信号Resetのハイレベルに応答して、ラッチ90の複数のフリップフロップとサーチ回路120とは初期化される。すなわち、ラッチ90に含まれる最上位ビット(MSB) のフリップフロップD5から最下位ビット(LSB) のフリップフロップD1までの5ビットの非反転出力信号は、全てハイレベルの初期状態にセットされる。
次に、第1期間P1で、リセット信号ResetがローレベルLとなって、クロック供給回路100からハイレベルHのクロック信号CLKが生成され、キャリブレーション動作が開始される。まず第1期間P1の前半では、クロック信号CLKがハイレベルHであるので、キャリブレーション容量70は放電回路50の大きな放電電流によって高速放電される。次に第1期間P1の後半ではクロック信号CLKがローレベルLであるので、キャリブレーション容量70は充電回路40の充電電流によって充電される。キャリブレーション容量70とチャンネル選択フィルタ150のフィルタ容量151とは、イニシャライズ期間P0で、図2に示す最大のウェイト32Cの容量値の1個の固定容量C6のみで構成されている。
半導体集積回路のシリコンCMOS製造プロセスの偏差によって、キャリブレーション容量70の初期値の固定容量C6の容量値が増大したとする。すると、第1期間P1の後半で、電圧比較器80の非反転入力端子に供給されるキャリブレーション容量70の端子電圧Vtの電圧レベルは、反転入力端子に供給されるリファレンス電圧VBRGの電圧レベルを超過できない。従って、第1期間P1の後半で、電圧比較器80の出力信号はローレベルLとなる。第1期間P1の後半では、ローレベルLのクロック信号CLKに応答して、電圧比較器80のローレベルLの出力信号がラッチ90の最上位ビット(MSB) のフリップフロップD5にセットされる。従って、ラッチ90の最上位ビット(MSB) のフリップフロップD5の内容は、初期状態のハイレベルHから図4の実線D5(SW5)に示すようにローレベルLに変化する。この場合には、次の第2期間P2では、ラッチ90のフリップフロップD5のローレベルLによってスイッチSW5はオフ状態に制御されるので、キャリブレーション容量70の第2期間P2での初期値は固定容量C6のみとなる。
一方、半導体集積回路のシリコンCMOS製造プロセスの偏差によって、キャリブレーション容量70の初期値の固定容量C6の容量値が減少したとする。すると、第1期間P1の後半では電圧比較器80の非反転入力端子に供給されるキャリブレーション容量70の端子電圧Vtの電圧レベルは、反転入力端子に供給されるリファレンス電圧VBRGの電圧レベルを超過するものとなる。従って、第1期間P1の後半で、電圧比較器80の出力信号はハイレベルHとなる。第1期間P1の後半で、ローレベルLのクロック信号CLKに応答して、電圧比較器80のハイレベルHの出力信号がラッチ90の最上位ビット(MSB) のフリップフロップD5にセットされる。従って、ラッチ90の最上位ビット(MSB) のフリップフロップD5の内容は、図4の破線D5(SW5)に示すように初期状態のハイレベルHの状態で維持される。この場合には次の第2期間P2で、ラッチ90のフリップフロップD5のハイレベルHによってスイッチSW5はオン状態に制御されるので、キャリブレーション容量70の第2期間P2での初期値は固定容量C6に容量C5のウェイト16Cの容量値が追加された容量となる。
次に、第2期間P2では、キャリブレーション容量70の初期値の容量値は、上述のように第1期間P1の動作の相違によって、固定容量C6の容量値のみの場合と、固定容量C6の容量値に対して容量C5のウェイト16Cの容量値が追加される場合とがある。
いずれの場合にも半導体集積回路のシリコンCMOS製造プロセスの偏差によって、キャリブレーション容量70の第2期間P2での初期値の容量値が増大したとする。すると、第2期間P2の後半で、電圧比較器80の非反転入力端子に供給されるキャリブレーション容量70の端子電圧Vtの電圧レベルは、反転入力端子に供給されるリファレンス電圧VBRGの電圧レベルを超過できない。従って、第2期間P2の後半で、電圧比較器80の出力信号はローレベルLとなる。第2期間P2の後半でのローレベルLのクロック信号CLKに応答して電圧比較器80のローレベルLの出力信号が、ラッチ90のフリップフロップD4にセットされる。従って、ラッチ90のフリップフロップD4の内容は、第2期間P2の初期状態でのハイレベルHから図4の実線D4(SW4)に示すようにローレベルLに変化する。この場合には、次の第3期間P3ではラッチ90のフリップフロップD4のローレベルLによってスイッチSW4はオフ状態に制御されるので、キャリブレーション容量70の第3期間P3の初期値に容量C4のウェイト8Cの容量値が追加されることはない。
一方、半導体集積回路のシリコンCMOS製造プロセスの偏差によって、キャリブレーション容量70の第2期間P2での初期値の容量値が減少したとする。すると、第2期間P2の後半では、電圧比較器80の非反転入力端子に供給されるキャリブレーション容量70の端子電圧Vtの電圧レベルは、反転入力端子に供給されるリファレンス電圧VBRGの電圧レベルを超過するものとなる。従って、第2期間P2の後半で、電圧比較器80の出力信号はハイレベルHとなる。すると、第2期間P2の後半のローレベルLのクロック信号CLKに応答して、電圧比較器80のハイレベルHの出力信号がラッチ90のフリップフロップD4にセットされる。従って、ラッチ90のフリップフロップD4の内容は、図4の破線D4(SW4)に示すように初期状態のハイレベルHの状態で維持される。この場合は次の第3期間P3で、ラッチ90のフリップフロップD4のハイレベルHによってスイッチSW4はオン状態に制御されるので、キャリブレーション容量70の第3期間P3での初期値に容量C4のウェイト8Cの容量値が追加されるものとなる。
次に、第3期間P3では、キャリブレーション容量70の初期値の容量値は、上述のように第2期間P2の動作の相違によって、ウェイト8Cの容量C4が追加されていない場合と容量C4が追加されている場合とがある。
いずれの場合にも半導体集積回路のシリコンCMOS製造プロセスの偏差によって、キャリブレーション容量70の第3期間P3での初期値の容量値が増大したとする。すると、第3期間P3の後半で電圧比較器80の非反転入力端子に供給されるキャリブレーション容量70の端子電圧Vtの電圧レベルは、反転入力端子に供給されるリファレンス電圧VBRGの電圧レベルを超過できない。従って、第3期間P3の後半では、電圧比較器80の出力信号はローレベルLとなる。第3期間P3の後半でのローレベルLのクロック信号CLKに応答して電圧比較器80のローレベルLの出力信号が、ラッチ90のフリップフロップD3にセットされる。その結果、ラッチ90のフリップフロップD3の内容は、第3期間P3の初期状態のハイレベルHから図4の実線D3(SW3)に示すようにローレベルLに変化する。この場合には、次の第4期間P4では、ラッチ90のフリップフロップD3のローレベルLによってスイッチSW3はオフ状態に制御されるので、キャリブレーション容量70の第4期間P4での初期値には容量C3のウェイト4Cの容量値が追加されることはない。
一方、半導体集積回路のシリコンCMOS製造プロセスの偏差によって、キャリブレーション容量70の第3期間P3での初期値の容量値が減少したとする。すると、第3期間P3の後半では、電圧比較器80の非反転入力端子に供給されるキャリブレーション容量70の端子電圧Vtの電圧レベルは、反転入力端子に供給されるリファレンス電圧VBRGの電圧レベルを超過するものとなる。従って、第3期間P3の後半で、電圧比較器80の出力信号はハイレベルHとなる。すると、第3期間P3の後半のローレベルLのクロック信号CLKに応答して、電圧比較器80のハイレベルHの出力信号がラッチ90のフリップフロップD3にセットされる。従って、ラッチ90のフリップフロップD3の内容は、図4の破線D3(SW3)に示すように初期状態のハイレベルHの状態で維持される。この場合には次の第4期間P4でラッチ90のフリップフロップD3のハイレベルHによりスイッチSW3はオン状態に制御されるので、キャリブレーション容量70の第4期間P4での初期値には容量C3のウェイト4Cの容量値が追加されるものとなる。
次に、第4期間P4では、キャリブレーション容量70の初期値の容量値は、上述のように第3期間P3の動作の相違によって、ウェイト4Cの容量C3が追加されていない場合と容量C3が追加されている場合とがある。
いずれの場合にも半導体集積回路のシリコンCMOS製造プロセスの偏差によって、キャリブレーション容量70の第4期間P4での初期値の容量値が増大したとする。すると、第4期間P4の後半で電圧比較器80の非反転入力端子に供給されるキャリブレーション容量70の端子電圧Vtの電圧レベルは、反転入力端子に供給されるリファレンス電圧VBRGの電圧レベルを超過できない。従って、第4期間P4の後半では、電圧比較器80の出力信号はローレベルLとなる。第4期間P4の後半でのローレベルLのクロック信号CLKに応答して電圧比較器80のローレベルLの出力信号が、ラッチ90のフリップフロップD2にセットされる。その結果、ラッチ90のフリップフロップD2の内容は、第4期間P4の初期状態のハイレベルHから図4の実線D2(SW2)に示すようにローレベルLに変化する。この場合には、次の第5期間P5では、ラッチ90のフリップフロップD2のローレベルLによってスイッチSW2はオフ状態に制御されるので、キャリブレーション容量70の第5期間P5での初期値には容量C2のウェイト2Cの容量値が追加されることはない。
一方、半導体集積回路のシリコンCMOS製造プロセスの偏差によって、キャリブレーション容量70の第4期間P4での初期値の容量値が減少したとする。すると、第4期間P4の後半では、電圧比較器80の非反転入力端子に供給されるキャリブレーション容量70の端子電圧Vtの電圧レベルは、反転入力端子に供給されるリファレンス電圧VBRGの電圧レベルを超過するものとなる。従って、第4期間P4の後半で、電圧比較器80の出力信号はハイレベルHとなる。すると、第4期間P4の後半のローレベルLのクロック信号CLKに応答して、電圧比較器80のハイレベルHの出力信号がラッチ90のフリップフロップD2にセットされる。従って、ラッチ90のフリップフロップD2の内容は、図4の破線D2(SW2)に示すように初期状態のハイレベルHの状態で維持される。この場合には次の第5期間P5でラッチ90のフリップフロップD2のハイレベルHによってスイッチSW2はオン状態に制御されるので、キャリブレーション容量70の第5期間P5での初期値には容量C2のウェイト2Cの容量値が追加されるものとなる。
次に、第5期間P5では、キャリブレーション容量70の初期値の容量値は、上述のように第4期間P4の動作の相違によって、ウェイト2Cの容量C2が追加されていない場合と容量C2が追加されている場合とがある。
いずれの場合にも半導体集積回路のシリコンCMOS製造プロセスの偏差によって、キャリブレーション容量70の第5期間P5での初期値の容量値が増大したとする。すると、第5期間P5の後半で電圧比較器80の非反転入力端子に供給されるキャリブレーション容量70の端子電圧Vtの電圧レベルは、反転入力端子に供給されるリファレンス電圧VBRGの電圧レベルを超過できない。従って、第5期間P5の後半では、電圧比較器80の出力信号はローレベルLとなる。第5期間P5の後半でのローレベルLのクロック信号CLKに応答して電圧比較器80のローレベルLの出力信号が、ラッチ90のフリップフロップD1にセットされる。その結果、ラッチ90のフリップフロップD1の内容は、第5期間P5の初期状態のハイレベルHから図4の実線D1(SW1)に示すようにローレベルLに変化する。この場合には、キャリブレーション動作の完了後の通常動作期間では、ラッチ90のフリップフロップD1のローレベルLによってスイッチSW1はオフ状態に制御されるので、キャリブレーション容量70の通常動作期間での容量値には容量C1のウェイトCの容量値が追加されることはない。
一方、半導体集積回路のシリコンCMOS製造プロセスの偏差によって、キャリブレーション容量70の第5期間P5での初期値の容量値が減少したとする。すると、第5期間P5の後半では、電圧比較器80の非反転入力端子に供給されるキャリブレーション容量70の端子電圧Vtの電圧レベルは、反転入力端子に供給されるリファレンス電圧VBRGの電圧レベルを超過するものとなる。従って、第5期間P5の後半で、電圧比較器80の出力信号はハイレベルHとなる。すると、第5期間P5の後半のローレベルLのクロック信号CLKに応答して、電圧比較器80のハイレベルHの出力信号がラッチ90のフリップフロップD1にセットされる。従って、ラッチ90のフリップフロップD1の内容は、図4の破線D1(SW1)に示すように初期状態のハイレベルHの状態で維持される。この場合には通常動作期間でラッチ90のフリップフロップD1のハイレベルHによってスイッチSW1はオン状態に制御されるので、キャリブレーション容量70の通常動作期間での容量値には容量C1のウェイトCの容量値が追加されるものとなる。
以上のようにして、イニシャライズ期間P0からスタートされるキャリブレーション動作の第1期間P1から第5期間P5までの動作によって、ラッチ90の最上位フリップフロップD5から最下位フリップフロップD1の内容がセットされる。ラッチ90の5ビットフリップフロップD5〜D1の内容によって、キャリブレーション動作の後の通常動作期間のチャンネル選択フィルタ150のフィルタ容量151の容量値が決定される。すなわち、フィルタ容量151の容量値に対して図2の固定容量C6に他の容量C5…容量C1が追加されるか否が、ラッチ90の5ビットフリップフロップD5〜D1の内容によって決定される。
第6期間P6の後半にキャリブレーション終了制御回路160から、ハイレベルHのキャリブレーション終了信号CALが生成される。第6期間P6の後半でのキャリブレーション終了信号CALのローレベルLからハイレベルHへの変化に応答して、チャンネル選択フィルタ150のフィルタ容量151の5個のスイッチSW5…SW1のオン・オフ制御を最終的に決定することも可能である。すなわち、信号CALのローレベルLからハイレベルHへの変化に応答して、ラッチ90の5ビットの内容をチャンネル選択フィルタ150のフィルタ容量151の5個のスイッチSW5…SW1のオン・オフ制御を最終的に決定する他のラッチの5ビットフリップフロップへ転送するようにすることも可能である。
《MOSオン抵抗によるフィルタの周波数特性の変動の補償》
また、チャンネル選択フィルタ150のフィルタ容量151中に含まれた5個のスイッチSW5…SW1のMOSトランジスタのオン抵抗の変動によるフィルタ150の周波数特性の変動は、電圧・電流変換器30に接続された抵抗回路20のスイッチSW0を構成するMOSトランジスタのオン抵抗によって補償されることができる。例えば、チャンネル選択フィルタ150のフィルタ容量151の5個のスイッチSW5…SW1を構成するMOSトランジスタのオン抵抗の増大によって、フィルタ150の周波数特性を決定する時定数は増大しようとする。しかし、この時には、抵抗回路20のスイッチSW0のMOSトランジスタのオン抵抗も増大するので、充電回路40の充電電流が減少して、キャリブレーション容量70の端子電圧の充電速度が減少する。従って、キャリブレーション容量70の充電速度の大小の判断としての電圧比較器80の出力信号とラッチ90の複数個のフリップフロップの格納結果とは、チャンネル選択フィルタ150のフィルタ容量151のチューニング容量が小さな容量値なるような情報となる。その結果、チャンネル選択フィルタ150のフィルタ容量151のチューニング容量の減少によって、チャンネル選択フィルタ150の周波数特性を決定する時定数の増大が補償されることができる。
《2個のフィルタの平行キャリブレーション》
図5は、図1から図4で説明したチャンネル選択フィルタ150のフィルタ容量151の容量値のキャリブレーション動作の技術を応用することによって、第1ローパスフィルタ150Aと第2ローパスフィルタ150Bのカットオフ周波数とを希望する値に平行にキャリブレーションするための構成を示す図である。
図5に示す第1と第2のローパスフィルタ150A、150Bのそれぞれは、従属接続された4個のアクティブ・フィルタを含み、各アクティブ・フィルタは基本的に2個の抵抗と2個の容量と非反転増幅器とによって構成された2次のサレン・キー(Sallen-Key)型アクティブ・フィルタである。従って、図5の第1と第2のローパスフィルタ150A、150Aのそれぞれは、8次のバターワース(Butterworth)型のローパスフィルタとして構成されている。
また、図5に示す第1と第2のローパスフィルタ150A、150Bのそれぞれは、4個の帰還容量C11、C21、C31、C41と4個の入力容量C12、C22、C32、C42とを含んでいる。第1と第2のローパスフィルタ150A、150Aのそれぞれに含まれた4個の帰還容量C11、C21、C31、C41と4個の入力容量C12、C22、C32、C42との容量値は、中央に配置されたキャリブレーション回路200によって並列にキャリブレーションされる。
すなわち、第1と第2のローパスフィルタ150A、150Bの中央のキャリブレーション回路200は図1から図4で説明したキャリブレーション容量70を含むキャリブレーション回路である。従って、図5に示す中央のキャリブレーション回路200は、内蔵のキャリブレーション容量70と平行に第1と第2のローパスフィルタ150A、150Bの内蔵の4個の帰還容量C11…C41と4個の入力容量C12…C42との各容量を構成するフィルタ容量151を希望値に正確にキャリブレーションするものである。このキャリブレーションは、図4に示すキャリブレーション動作のイニシャライズ期間P0からスタートされるキャリブレーション動作の第1期間P1から第5期間P5までの動作によって完了することができる。その結果、キャリブレーション動作の完了後の通常動作期間では、8次のバターワース型ローパスフィルタとして構成された第1と第2のローパスフィルタ150A、150Bのカットオフ周波数は希望値に正確に設定されることができる。
《マルチモード通信方式》
図6は、携帯電話のGSM通信方式とWCDMA通信方式の両者をサポートする本発明の具体的な実施の形態によるマルチモード無線周波数信号処理半導体集積回路(以下、RFICと言う)10の構成を示す図である。
図6に示すRFIC10は、WCDMA受信ブロック101、GSM受信ブロック102、第1ローカル信号生成ブロック103、GSM/WCDMA・ベースバンド受信処理ブロック104を含んでいる。また、RFIC10は、GSM送信ブロック105、第2ローカル信号生成ブロック106、WCDMA送信ブロック107、GSM/WCDMA・ベースバンド送信処理ブロック108を含んでいる。
図6のRFIC10には、フロントエンドモジュール13を介して携帯電話端末のアンテナ14からのWCDMA通信方式とGSM通信方式とのRF受信信号が供給される。図6のRFIC10から形成されるGSM送信信号とWCDMA送信信号とはGSM・RF電力増幅器モジュール11、WCDMA・RF電力増幅器モジュール12、フロントエンドモジュール13を介して携帯電話端末のアンテナ14に供給される。
《WCDMAの受信キャリブレーション動作》
次に説明するWCDMAの受信動作に先行して、WCDMAの受信キャリブレーション動作が実行される。このキャリブレーション動作では、GSM/WCDMA・ベースバンド受信処理ブロック104中のI信号チャンネル選択フィルタを構成する4個のローパスフィルタ1042_I、1044_I、1046_I、1048_IとQ信号チャンネル選択フィルタを構成する4個のローパスフィルタ1042_Q、1044_Q、1046_Q、1048_Qのそれぞれに含まれるフィルタ容量の値を希望値に正確に設定される。
このWCDMAの受信キャリブレーション動作には、図1から図5で説明したチャンネル選択フィルタのフィルタ容量の容量値のキャリブレーション動作の技術が応用されることができる。従って、GSM/WCDMA・ベースバンド受信処理ブロック104中のI信号チャンネル選択フィルタとQ信号チャンネル選択フィルタとのカットオフ周波数を、略2MHzに正確に設定することができる。
《WCDMAの受信動作》
上述のWCDMAの受信キャリブレーション動作の完了の後、WCDMAの受信動作が実行される。
携帯電話端末のアンテナ14で受信されるバンド1(2110〜2170MHz)のWCDMA受信信号は、最初にフロントエンドモジュール13のアンテナスイッチ1300に供給される。その後、バンド1のWCDMA受信信号は、バンド1のためのデュプレクサー1301と整合回路1308とを介してRFIC10のWCDMA受信ブロック101のバンド1のための低雑音増幅器1010に供給される。低雑音増幅器1010で増幅されたバンド1のWCDMA受信信号は、バンド1のためのバンドパスフィルタ151を介して第1受信ミキサー1013に供給される。第1受信ミキサー1013には、第1ローカル信号生成ブロック103から生成されるバンド1の受信ローカル信号(2110〜2170MHz)が供給される。従って、第1受信ミキサー1013では、バンド1のWCDMA受信増幅信号のダイレクトダウン・コンバージョン(DDC)が行われる。DDCで形成されたバンド1のWCDMA受信アナログベースバンド信号I、Qは、可変利得増幅器1041_I、Q、1043_I、Q、1045_I、Q、1047_I、Q、ローパスフィルタ1042_I、Q、1044_I、Q、1046_I、Q、1048_I、Qを介してA/D変換器1049_I、Qに供給される。A/D変換器1049_I、Qから変換されたバンド1のWCDMA受信ディジタルベースバンド信号RxDB_I、RxDB_Qは、他のLSIで構成されるベースバンド信号処理ユニット(図示せず)に供給される。
アンテナ14で受信されるバンド9(1749.9〜1879.9MHz)のWCDMA受信信号は、最初にフロントエンドモジュール13のアンテナスイッチ1300に供給される。その後、バンド9のWCDMA受信信号は、フロントエンドモジュール13のバンド9のためのデュプレクサー1302と整合回路1309とを介してRFIC10のWCDMA受信ブロック101のバンド9のための低雑音増幅器1011に供給される。低雑音増幅器1011で増幅されたバンド9のWCDMA受信信号は、バンド9のためのバンドパスフィルタ152を介して第2受信ミキサー1014に供給される。第2受信ミキサー1014には、第1ローカル信号生成ブロック103から生成されるバンド9の受信ローカル信号(1749.9〜1879.9MHz)が供給される。従って、第2受信ミキサー1014では、バンド9のWCDMA受信増幅信号のダイレクト・ダウン・コンバージョン(DDC)が行われる。DDCで形成されたバンド9のWCDMA受信アナログベースバンド信号I、Qは、可変利得増幅器1041_I、Q、1043_I、Q、1045_I、Q、1047_I、Q、ローパスフィルタ1042_I、Q、1044_I、Q、1046_I、Q、1048_I、Qを介してA/D変換器1049_I、Qに供給される。A/D変換器1049_I、Qから変換されたバンド9のWCDMA受信ディジタルベースバンド信号RxDB_I、RxDB_Qは、他のLSIによって構成されるベースバンド信号処理ユニット(図示せず)に供給される。
アンテナ14で受信されるバンド6(875〜885MHz)のWCDMA受信信号は、最初にフロントエンドモジュール13のアンテナスイッチ1300に供給される。その後、バンド6のWCDMA受信信号は、フロントエンドモジュール13のバンド6のためのデュプレクサー1303と整合回路1310とを介してRFIC10のWCDMA受信ブロック101のバンド1のための低雑音増幅器1012に供給される。低雑音増幅器1012で増幅されたバンド6のWCDMA受信信号は、バンド6のためのバンドパスフィルタ153を介して第3受信ミキサー1015に供給される。第3受信ミキサー1015には、第1ローカル信号生成ブロック103から生成されるバンド6の受信ローカル信号(875〜885MHz)が供給される。従って、第3受信ミキサー1015では、バンド6のWCDMA受信増幅信号のダイレクト・ダウン・コンバージョン(DDC)が行われる。DDCで形成されたバンド6のWCDMA受信アナログベースバンド信号I、Qは、可変利得増幅器1041_I、Q、1043_I、Q、1045_I、Q、1047_I、Q、ローパスフィルタ1042_I、Q、1044_I、Q、1046_I、Q、1048_I、Qを介してA/D変換器1049_I、Qに供給される。A/D変換器1049_I、Qから変換されたバンド6のWCDMA受信ディジタルベースバンド信号RxDB_I、RxDB_Qは、他のLSIで構成されるベースバンド信号処理ユニット(図示せず)に供給される。
《GSMの受信キャリブレーション動作》
次に説明するGSMの受信動作に先行して、GSMの受信キャリブレーション動作が実行される。このキャリブレーション動作では、GSM/WCDMA・ベースバンド受信処理ブロック104中のI信号チャンネル選択フィルタを構成する4個のローパスフィルタ1042_I、1044_I、1046_I、1048_IとQ信号チャンネル選択フィルタを構成する4個のローパスフィルタ1042_Q、1044_Q、1046_Q、1048_Qのそれぞれに含まれるフィルタ容量の値を希望値に正確に設定される。
このGSMの受信キャリブレーション動作には、図1から図5で説明したチャンネル選択フィルタのフィルタ容量の容量値のキャリブレーション動作の技術が応用されることができる。しかし、この場合には、GSM/WCDMA・ベースバンド受信処理ブロック104中のI信号チャンネル選択フィルタとQ信号チャンネル選択フィルタとのカットオフ周波数を、略200KHzと正確に設定するものである。
《GSMの受信動作》
上述のGSMの受信キャリブレーション動作の完了の後、GSMの受信動作が実行される。
携帯電話端末のアンテナ14で受信されるDCS1800(1805〜1850MHz)の受信信号は、最初にフロントエンドモジュール13のアンテナスイッチ1300に供給される。その後、DCS1800の受信信号は、表面弾性波フィルタ1304と整合回路1311とを介してRFIC10のGSM受信ブロック102のDCS1800のための低雑音増幅器1020に供給される。低雑音増幅器1020で増幅されたDCS1800の受信信号は、第4受信ミキサー1024に供給される。第4受信ミキサー1024には、第1ローカル信号生成ブロック103から生成されるDCS1800の受信ローカル信号(1805〜1850MHz)が供給される。従って、第4受信ミキサー1024では、DCS1800の受信信号のダイレクト・ダウン・コンバージョン(DDC)が行われる。DDCで形成されたバンド6のDCS1800の受信アナログベースバンド信号I、Qは、可変利得増幅器1041_I、Q、1043_I、Q、1045_I、Q、1047_I、Q、ローパスフィルタ1042_I、Q、1044_I、Q、1046_I、Q、1048_I、Qを介してA/D変換器1049_I、Qに供給される。A/D変換器1049_I、Qから変換されたDCS1800の受信ディジタルベースバンド信号RxDB_I、RxDB_Qは、他のLSIで構成されるベースバンド信号処理ユニット(図示せず)に供給される。
携帯電話端末のアンテナ14で受信されるPCS1900(1930〜1990MHz)の受信信号は、最初にフロントエンドモジュール13のアンテナスイッチ1300に供給される。その後、PCS1900の受信信号は、表面弾性波フィルタ1305と整合回路1312とを介してRFIC10のGSM受信ブロック102のPCS1900のための低雑音増幅器1021に供給される。低雑音増幅器1021で増幅されたPCS1900の受信信号は、第4受信ミキサー1024に供給される。第4受信ミキサー1024には、第1ローカル信号生成ブロック103から生成されるPCS1900の受信ローカル信号(1930〜1990MHz)が供給される。従って、第4受信ミキサー1024では、PCS1900の受信信号のダイレクト・ダウン・コンバージョン(DDC)が行われる。DDCで形成されたPCS1900の受信アナログベースバンド信号I、Qは、可変利得増幅器1041_I、Q、1043_I、Q、1045_I、Q、1047_I、Q、ローパスフィルタ1042_I、Q、1044_I、Q、1046_I、Q、1048_I、Qを介してA/D変換器1049_I、Qに供給される。A/D変換器1049_I、Qから変換されたPCS1900の受信ディジタルベースバンド信号RxDB_I、RxDB_Qは、他のLSIで構成されるベースバンド信号処理ユニット(図示せず)に供給される。
携帯電話端末のアンテナ14で受信されるGSM850(869〜894MHz)の受信信号は、最初にフロントエンドモジュール13のアンテナスイッチ1300に供給される。その後、GSM850の受信信号は、表面弾性波フィルタ1306と整合回路1313とを介してRFIC10のGSM受信ブロック102のGSM850のための低雑音増幅器1022に供給される。低雑音増幅器1022で増幅されたGSM850の受信信号は、第5受信ミキサー1025に供給される。第5受信ミキサー1025には、第1ローカル信号生成ブロック103から生成されるGSM850の受信ローカル信号(869〜894MHz)が供給される。従って、第5受信ミキサー1025では、GSM850の受信信号のダイレクト・ダウン・コンバージョン(DDC)が行われる。DDCで形成されたGSM850の受信アナログベースバンド信号I、Qは、可変利得増幅器1041_I、Q、1043_I、Q、1045_I、Q、1047_I、Q、ローパスフィルタ1042_I、Q、1044_I、Q、1046_I、Q、1048_I、Qを介してA/D変換器1049_I、Qに供給される。A/D変換器1049_I、Qから変換されたGSM850の受信ディジタルベースバンド信号RxDB_I、RxDB_Qは、他のLSIで構成されるベースバンド信号処理ユニット(図示せず)に供給される。
携帯電話端末のアンテナ14で受信されるEGSM(GSM900:925〜950MHz)の受信信号は、最初にフロントエンドモジュール13のアンテナスイッチ1300に供給される。その後、EGSMの受信信号は、表面弾性波フィルタ1307と整合回路1314とを介してRFIC10のGSM受信ブロック102のEGSMのための低雑音増幅器1023に供給される。低雑音増幅器1023増幅されたEGSMの受信信号は、第5受信ミキサー1025に供給される。第5受信ミキサー1025には、第1ローカル信号生成ブロック103から生成されるEGSMの受信ローカル信号(925〜950MHz)が供給される。従って、第5受信ミキサー1025では、EGSMの受信信号のダイレクト・ダウン・コンバージョン(DDC)が行われる。DDCで形成されたEGSMの受信アナログベースバンド信号I、Qは、可変利得増幅器1041_I、Q、1043_I、Q、1045_I、Q、1047_I、Q、ローパスフィルタ1042_I、Q、1044_I、Q、1046_I、Q、1048_I、Qを介してA/D変換器1049_I、Qに供給される。A/D変換器1049_I、Qから変換されたEGSMの受信ディジタルベースバンド信号RxDB_I、RxDB_Qは、他のLSIで構成されるベースバンド信号処理ユニット(図示せず)に供給される。
《GSMの送信動作》
ベースバンド信号処理ユニット(図示せず)からRFIC10に供給されるEGSMおよびGSM850の送信ディジタルベースバンド信号TxDB_I、TxDB_Qは、GSM/WCDMA・ベースバンド送信処理ブロック108のD/A変換器1080、1081により送信アナログベースバンド信号に変換される。
ベースバンド信号処理ユニット(図示せず)からRFIC10に供給されるDCS1800およびPCS1900の送信ディジタルベースバンド信号TxDB_I、TxDB_Qも、GSM/WCDMA・ベースバンド送信処理ブロック108のD/A変換器1080、1081により送信アナログベースバンド信号に変換されることができる。
EGSMおよびGSM850の送信アナログベースバンド信号もしくはDCS1800およびPCS1900の送信アナログベースバンド信号は、GSM送信ブロック105のミキサー1050に供給される。GSM送信ブロック105はオフセットPLLの回路形式によって構成され、IFミキサー1050には第1ローカル信号生成ブロック103の分周器1034から生成される略80MHzの中間周波ローカル信号が供給される。従って、IFミキサー1050から生成される送信IF信号はローパスフィルタ1051を介して位相比較器1052の一方の入力端子に供給される。位相比較器1052の出力はローパスフィルタ1053を介して送信電圧制御発振器1054に供給される。送信電圧制御発振器1054の出力に接続された分周器1055、1056の出力はフィードバック回路1057を介して位相比較器1052の他方の入力端子に供給されるので、送信電圧制御発振器1054から生成されるRF送信信号の位相はFミキサー1050から生成される送信IF信号の位相と一致する。従って、EGSM、GSM850、DCS1800、PCS1900のいずれかのGSM通信において、送信電圧制御発振器1054から生成されるRF送信信号は送信アナログベースバンド信号の位相変調による正確な位相情報を含むものとなる。
EGSM、GSM850、DCS1800、PCS1900のいずれかのGSM通信が位相変調による位相情報を含むと伴に振幅変調による振幅情報を含む場合には、IFミキサー1050から生成される送信IF信号の振幅情報はローパスフィルタ1051を介してフィードフォワード回路1058の一方の入力端子に供給される。
EGSMおよびGSM850のRF送信信号を増幅する第1RF電力増幅器111のRF送信増幅信号の一部は、第1パワーカップラーとフィードバック回路1057とを介してフィードフォワード回路1058の他方の入力端子に供給される。フィードフォワード回路1058の出力信号は、制御回路1059を介してGSM・RF電力増幅器モジュール11の送信パワー制御回路110に供給される。フィードフォワード回路1058の一方の入力端子と他方の入力端子とにそれぞれ供給される送信IF信号の振幅情報と第1RF電力増幅器111のRF送信増幅信号の一部とが一致するように、制御回路1059と送信パワー制御回路110とは第1RF電力増幅器111の増幅利得を制御する。DCS1800およびPCS1900のRF送信信号を増幅する第2RF電力増幅器112のRF送信増幅信号の一部は、第2パワーカップラーとフィードバック回路1057とを介してフィードフォワード回路1058の他方の入力端子に供給される。フィードフォワード回路1058の出力信号は、制御回路1059を介してGSM・RF電力増幅器モジュール11の送信パワー制御回路110に供給される。フィードフォワード回路1058の一方の入力端子と他方の入力端子とにそれぞれ供給される送信IF信号の振幅情報と第2RF電力増幅器112のRF送信増幅信号の一部とが一致するように、制御回路1059と送信パワー制御回路110とは第2RF電力増幅器112の増幅利得を制御する。従って、EGSM、GSM850、DCS1800、PCS1900のいずれかのGSM通信が位相変調による位相情報を含むと伴に振幅変調による振幅情報を含む場合には、送信電圧制御発振器1054から生成されるRF送信信号は送信アナログベースバンド信号の位相変調による正確な位相情報と振幅変調による正確な振幅情報とを含むものとなる。
尚、オフセットPLLのGSM送信ブロック105の制御回路1059の出力レベルに応答して送信パワー制御回路110が第1および第2RF電力増幅器111、112に供給される電源電圧レベルを制御することによって第1および第2RF電力増幅器111、112の増幅利得を制御するものである。
また、EGSMのRF送信信号の周波数は889〜915MHzに設定され、GSM850のRF送信信号の周波数は824〜849MHzに設定されている。更に、DCS1800のRF送信信号の周波数は1710〜1785MHzに設定され、PCS1900のRF送信信号の周波数は1850〜1910MHzに設定されている。
《WCDMAの送信動作》
ベースバンド信号処理ユニット(図示せず)からRFIC10に供給されるWCDMAのバンド1あるいはバンド6あるいはバンド9の送信ディジタルベースバンド信号TxDB_I、TxDB_Qは、GSM/WCDMA・ベースバンド送信処理ブロック108のD/A変換器1080、1081に供給される。D/A変換器1080、1081によって変換されたWCDMAのバンド1あるいはバンド6あるいはバンド9の送信アナログベースバンド信号は、マルチプレクサ1082に供給される。
WCDMAのバンド6の送信アナログベースバンド信号は、マルチプレクサ1082からローパスフィルタ1070と他のマルチプレクサ1072とを介して第1送信ミキサー1073に供給される。第1送信ミキサー1073には、第2ローカル信号生成ブロック106から生成されるバンド6の送信ローカル信号(830〜840MHz)が供給される。従って、第1送信ミキサー1073では、バンド6のWCDMA送信アナログベースバンド信号のダイレクト・アップ・コンバージョン(DUC)が行われる。DDCで形成され周波数が830〜840MHzに設定されたバンド6のWCDMA・RF送信信号は、可変利得増幅器1075とドライバー増幅器1077とを介してWCDMA・RF電力増幅器モジュール12に供給される。WCDMA・RF電力増幅器モジュール12では、バンド6のWCDMA・RF送信信号は、バンド6のための表面弾性波バンドパスフィルタ1210を介してRF電力増幅器1220によって増幅される。RF電力増幅器1220からのバンド6のWCDMA・RF送信増幅信号は、バンド6のためのアイソレータ1317とデュプレクサー1303とアンテナスイッチ1300とを介して、携帯電話端末のアンテナ14に供給される。
WCDMAのバンド9の送信アナログベースバンド信号は、マルチプレクサ1082から他のローパスフィルタ1071と他のマルチプレクサ1072とを介して第2送信ミキサー1074に供給される。第2送信ミキサー1074には、第2ローカル信号生成ブロック106から生成されるバンド9の送信ローカル信号(1749.9〜1784.9MHz)が供給される。従って、第2送信ミキサー1074では、バンド9のWCDMA送信アナログベースバンド信号のダイレクト・アップ・コンバージョン(DUC)が行われる。DDCで形成され周波数が1749.9〜1784.9MHzに設定されたバンド9のWCDMA・RF送信信号は、可変利得増幅器1076とドライバー増幅器1078とを介してWCDMA・RF電力増幅器モジュール12に供給される。WCDMA・RF電力増幅器モジュール12では、バンド9のWCDMA・RF送信信号は、バンド9のための表面弾性波バンドパスフィルタ1211を介してRF電力増幅器1221によって増幅される。RF電力増幅器1221からのバンド9のWCDMA・RF送信増幅信号は、バンド9のためのアイソレータ1318とデュプレクサー1302とアンテナスイッチ1300とを介して、携帯電話端末のアンテナ14に供給される。
WCDMAのバンド1の送信アナログベースバンド信号は、マルチプレクサ1082から他のローパスフィルタ1071と他のマルチプレクサ1072とを介して第2送信ミキサー1074に供給される。第2送信ミキサー1074には、第2ローカル信号生成ブロック106から生成されるバンド1の送信ローカル信号(1920〜1980MHz)が供給される。従って、第2送信ミキサー1074では、バンド1のWCDMA送信アナログベースバンド信号のダイレクト・アップ・コンバージョン(DUC)が行われる。DDCで形成され周波数が1920〜1980MHzに設定されたバンド1のWCDMA・RF送信信号は、可変利得増幅器1076とドライバー増幅器1079とを介してWCDMA・RF電力増幅器モジュール12に供給される。WCDMA・RF電力増幅器モジュール12では、バンド1のWCDMA・RF送信信号は、バンド1のための表面弾性波バンドパスフィルタ1212を介してRF電力増幅器1222によって増幅される。RF電力増幅器1222からのバンド1のWCDMA・RF送信増幅信号は、バンド1のためのアイソレータ1319とデュプレクサー1301とアンテナスイッチ1300とを介して、携帯電話端末のアンテナ14に供給される。
以上、本発明者によってなされた発明を実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、本発明はWCDMA通信方式をサポートする携帯電話端末に使用される半導体集積回路に内蔵のI、Q両チャンネルに使用するためのチャンネル選択フィルタだけでなく、高速パケット通信を可能とするIEEE802.11a等の無線LANの受信をサポートする導体集積回路に適用することもできる。
更に、キャリブレーション動作期間中にサーチ回路120は、バイナリー・サーチ以外のシーケンシャル・サーチ等のその他のサーチ・アルゴリズムに従ってフィルタ容量151の複数のスイッチのオン・オフ制御のためのラッチ90の複数のフリップフロップの格納情報を順次決定することもできる。
また、本発明は種々の用途に使用される半導体集積回路に内蔵されるローパスフィルタのカットオフ周波数を正確に設定する場合に、広く採用することが可能である。例えば、フェーズロックドループ(PLL)等の負帰還制御システムでのループ・フィルタやフィードバック・フィルタの周波数特性の正確に設定する場合に、本発明を適用することができる。
更に本発明の上記の実施の形態では、充電回路40とキャリブレーション容量70とは時間積分器を構成して、キャリブレーション動作の間での複数回の積分速度としての複数回の充電速度の大小の判断結果からチューニング制御情報が生成されていた。本発明の他の実施の形態では、電圧・電流変換器30の変換電流を放電回路50に供給する一方、充電回路40を高速充電とする。電圧・電流変換器30の変換電流により制御された放電回路40とキャリブレーション容量70とで、時間積分器を構成する。キャリブレーション動作の間では、複数回の積分速度としての複数回の放電速度の大小の判断結果からチューニング制御情報を生成することもできる。