JP2003516083A - プロセス、電圧、および温度に対してフィルタ回路を自動的に同調させる方法および回路 - Google Patents

プロセス、電圧、および温度に対してフィルタ回路を自動的に同調させる方法および回路

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JP2003516083A JP2001542462A JP2001542462A JP2003516083A JP 2003516083 A JP2003516083 A JP 2003516083A JP 2001542462 A JP2001542462 A JP 2001542462A JP 2001542462 A JP2001542462 A JP 2001542462A JP 2003516083 A JP2003516083 A JP 2003516083A
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    • H03H11/02—Multiple-port networks
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03J—TUNING RESONANT CIRCUITS; SELECTING RESONANT CIRCUITS
    • H03J2200/00—Indexing scheme relating to tuning resonant circuits and selecting resonant circuits
    • H03J2200/10—Tuning of a resonator by means of digitally controlled capacitor bank

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Abstract

(57)【要約】 【課題】 プロセス、電圧、および温度の変動を補償するためにフィルタ回路を自動的に同調させる回路および方法が開示される。 【解決手段】 このフィルタ回路は１以上のＮビットキャパシタアレイを含む。この回路は、校正回路および同調回路を含む。この校正回路は、抵抗器と、Ｎ個の入力データビットを受信するように校正される少なくともＮ個のキャパシタを有するキャパシタアレイを含む。少なくともＮ個のキャパシタの各々は入力データビットと関連している。この校正回路は、入力データビットに応じて入力電圧信号を積分し、キャパシタの各々を同調させるために出力信号を発生するように構成される。この同調回路は、キャパシタアレイを同調させるために入力データビットを校正回路に供給するように結合され、Ｎ個のキャパシタの各々に対するデータビット値を決定して設定することによって出力信号に応じてＮ個のキャパシタを逐次同調させるように構成される。同調回路は、他の残りのキャパシタを同調させるために同調データビット値を関連キャパシタに供給する。全データビットが同調される場合、これらのデータビットは、プロセス、電圧、および温度の変動を補償するためにフィルタ回路に供給される。

Description

【発明の詳細な説明】
【０００１】 （発明の背景） （１．発明の分野） 本発明は一般に同調回路の分野に関するものである。より詳細には、本発明は
、プロセス、電圧、および温度の変動に対してフィルタ回路を同調させる同調回
路に関するものである。
【０００２】 （２．関連技術の説明） 最近の集積回路（ＩＣ）チップは、しばしば好ましくない信号を取り除くため
にフィルタ回路を含んでいる。例えば、ビデオ信号処理では、エイリアス防止フ
ィルタは、好ましくない雑音成分を関心のあるベースバンド信号を歪ませること
から取り除くために連続時間アナログ信号のディジタル化より前に用いられるこ
とが多い。ビデオ信号処理用途のためのエイリアス防止フィルタは、一般的には
大きな固定部と並列に２進重み付けキャパシタを有するキャパシタのアレイを含
んでいる。このキャパシタアレイは、実際にディジタル信号をアナログ等価物に
変換するキャパシタディジタル／アナログ変換器（ＤＡＣ）である。
【０００３】 従来のフィルタでは、キャパシタＤＡＣは、一般的に抵抗器―キャパシタ（Ｒ
Ｃ）フィルタ形態で１つあるいはそれ以上の抵抗器と併用される。当技術で周知
であるように、単一チップ上のキャパシタおよび抵抗器の使用は、プロセス、電
圧、および／または温度の変動によりＲＣ積変化を生じる。例えば、フィルタの
キャパシタおよび抵抗器は、一般的には製造工程中に固有のプロセスの変動によ
りチップの仕様書に正確に合わせて製造されない。同様に、チップの供給電圧の
変動はＲＣ積変化に影響を及ぼす。同様に、ＩＣチップは、動作中熱を発生し、
それによってＲＣ積値をずらす。
【０００４】 理解できるように、このようなＲＣ積の変動はフィルタの性能に悪影響を及ぼ
す。特に、能動ＲＣフィルタ遮断周波数は受動フィルタ素子のＲＣ積に逆比例に
従う。フィルタ抵抗器およびキャパシタの正規の変動は±５０％以上のＲＣ積変
化を生じる。このようなＲＣ積の変化はフィルタ遮断特性の変動を生じ、それに
よって不安定な結果としばしば予測できない結果をもたらす。プロセス、電圧、
および／または温度の変動によって引き起こされるＲＣ積変化を補償するために
、従来の技術は、一般的には、複雑で、高価なソフトウェアおよび／またはハー
ドウェアを使用することによってフィルタのキャパシタＤＡＣを同調させた。
【０００５】 前述のことから見て、必要されるものは、プロセス、電圧、および温度の変動
に対する一定のＲＣ特性を提供するためにＲＣ回路を自動的に同調させる回路お
よび方法である。
【０００６】 （発明の概要） 大まかに言って、本発明は、プロセス、電圧、および温度の変動に対して一定
のＲＣ特性を提供するフィルタ回路を自動的に同調させる回路および方法を提供
することによってこれらの要求を満たす。本発明は、製法、装置、システム、機
器、あるいは方法を含む多数の方法で実施できることを理解すべきである。
【０００７】 一実施形態では、本発明は、プロセス、電圧、および温度の変動を補償するた
めにフィルタ回路を同調させる回路を提供する。このフィルタ回路は１つあるい
はそれ以上のＮビットキャパシタアレイを含む。この回路は校正回路および同調
回路を含む。この校正回路は、抵抗器と、Ｎ個の入力データビットを受信するよ
うに校正される少なくともＮ個のキャパシタを有するキャパシタアレイとを含ん
でいる。このキャパシタは、好ましくは２Ｎ個のキャパシタを含むが、わずかＮ
個の２進の重み付けキャパシタを有してもよい。Ｎ個のキャパシタの各々は入力
データビットに関連している。この校正回路は、入力データビットに応じて入力
電圧信号を積分し、キャパシタの各々を同調させるために出力信号を発生するよ
うに構成される。同調回路は、キャパシタアレイを同調させるために入力データ
ビットを校正回路に供給するように結合され、Ｎ個のキャパシタの各々に対する
データビット値を決定して設定することによって出力信号に応じてＮ個のキャパ
シタを逐次同調させるように構成される。この同調回路は、他の残りのキャパシ
タを同調させるために同調データビット値を関連キャパシタに供給する。全デー
タビットが同調される場合、これらのビットは、プロセス、電圧、および温度の
変動を補償するためにフィルタ回路に供給される。
【０００８】 もう一つの実施形態では、本発明は、抵抗器および１つあるいはそれ以上のＮ
ビットのキャパシタアレイを有する回路のプロセス、電圧、および／または温度
の変動を補償する方法を提供する。この方法は、（ａ）結合されるＮビットのキ
ャパシタアレイおよび抵抗器を有する校正回路を提供することであって、Ｎビッ
トキャパシタアレイがキャパシタのセットを有し、キャパシタのセットが各サブ
セットが入力データビットに関連しているＮ個のサブセットのキャパシタを有す
ることと；（ｂ）入力電圧信号およびＮ個の入力データビットをＮビットキャパ
シタアレイに供給することであって、１入力ビットがＮ個のサブセットのキャパ
シタの各々のためのものであることと；（ｃ）入力電圧信号を入力データビット
に応じて積分し、キャパシタの各々を同調させるために出力信号を発生し；およ
び（ｄ）Ｎ個のサブセットのキャパシタの各々に対するデータビット値を決定し
て設定することによって出力電圧信号に応じてＮ個のサブセットのキャパシタを
連続して同調させることとを含み、データビットが関連のサブセットのキャパシ
タに対して同調される場合、同調データビット値は他の残りのサブセットのキャ
パシタを同調させるために関連のサブセットのキャパシタに供給される。キャパ
シタアレイは、好ましくは２N個のキャパシタを含むが、わずかＮ個の２進重み
付けキャパシタを有してもよい。
【０００９】 さらにもう一つの実施形態では、プロセス、電圧、および／または温度の変動
を補償するためにフィルタ回路を同調させる方法が提供される。このフィルタ回
路は、少なくともＮ個のキャパシタを含み、抵抗器に結合されるキャパシタアレ
イを含む。Ｎ個のキャパシタの各々は入力データビットに関連している。この方
法では、入力電圧信号およびＮ個の入力データビットはＮビットキャパシタアレ
イに供給され、１つの入力データビットは各キャパシタのためのものである。こ
の入力電圧信号は、キャパシタの各々を同調させるために出力信号を発生するよ
うに入力データビットに応じて積分される。Ｎ個のキャパシタは、Ｎ個のキャパ
シタの各々に対するデータビット値を決定して設定することによって出力電圧に
応じて連続して同調される。データビットが関連キャパシタに対して同調される
場合、同調データビット値は他の残りのキャパシタを同調させるために関連キャ
パシタに供給される。
【００１０】 好ましくは、データビットは、最上位ビットから最下位ビットまでの連続近似
方法を使用して連続して同調される。データビットを最上位ビットから最下位ビ
ットまで連続して設定することによって、積分出力信号の電圧範囲は、目標電圧
が積分時間ｔｒｅｆの終わりに達するまで二等分によって連続して狭くされる。
このように発生された同調データビットは、フィルタ回路の性能がプロセス、電
圧、および温度とはほぼ無関係であるように効果的に定ＲＣ積を供給する。本発
明の他の態様および長所は、本発明の原理を例として示す添付図面とともに行わ
れる下記の詳細な説明から明らかになる。
【００１１】 （好ましい実施形態の詳細な説明） 本発明は、プロセス、電圧、および温度の変動に対する一定ＲＣ特性を供給す
るようにフィルタ回路を自動的に同調させる回路および方法に対して記載されて
いる。しかしながら、本発明はいくつかあるいは全てのこれらの特定の詳細なし
に実施されてもよいことは当業者に明らかである。他の例では、周知の回路、シ
ステム、およびプロセス動作は、本発明を不必要に不明瞭にしないように詳細に
記載されていない。
【００１２】 本発明は、フィルタ回路の遮断周波数を定特性に近づくように同調させる同調
回路および方法を提供する。本発明の同調回路および方法は、連続近似アルゴリ
ズムを実施し、校正回路を使用してキャパシタＤＡＣの最適設定を決定する。次
に、最適設定は、フィルタ抵抗器およびキャパシタ素子のプロセス、電圧、およ
び温度の変動を補償するためにフィルタ回路に供給される。
【００１３】 図１は、本発明の一実施形態による１つあるいはそれ以上のフィルタ回路１０
４を同調させるチューナ回路１０２を示す。チューナ回路１０２は、ライン１０
８を介して基準電圧Ｖｒｅｆ、ライン１１０を介してクロック信号ＣＬＫ、およ
びライン１１２上のリセット信号ＲＥＳＥＴを受信する。これらの信号に応じて
、チューナ回路１０２は、チューナ回路１０２内の校正回路（図示せず）を同調
させ、同調データワードｂ［３：０］を発生する。次に、チューナ回路１０２は
、データバス１０６を介して同調データワードｂ［３：０］をフィルタ回路１０
４に供給する。下記に詳述されるように、同調データワードｂ［３：０］は、プ
ロセス、電圧、および／または温度の変動を補償するように決定されて設定され
る。
【００１４】 図２は、本発明の一実施形態によるフィルタ回路１０４のより詳細な概略図を
示す。このフィルタ回路１０４は、一対の抵抗器Ｒｆ１およびＲｆ２と、一対の
キャパシタアレイ２０２と、演算増幅器（オペアンプ）２０４とを含んでいる。
抵抗器Ｒｆ１およびＲｆ２はノード２０６で直列に結合される。抵抗器Ｒｆ２は
、ノード２０８でオペアンプ２０４の入力ノードに結合される。このオペアンプ
２０４は出力ノード２１０で出力を発生する。図示されたフィルタ回路１０４は
ローパスフィルタであるけれども、本発明は、ハイパスフィルタ、バンドパスフ
ィルタ、およびオールパスフィルタのようないかなる適当な種類のフィルタにも
適用される。
【００１５】 継続して図２を参照すると、キャパシタアレイ２０２の中の１つはノード２０
６および２１０に結合されるのに対して、他のキャパシタアレイ２０２はオペア
ンプの入力ノード２０８に結合される。両方のキャパシタアレイ２０２は、同調
データワードｂ［３：０］を受信するようにデータバス１０６に結合される。本
発明は４ビットのデータワードを使用して示されているけれども、本発明は、１
よりも大きいかあるいは等しい任意の適当な整数のビットのデータバスも使用で
きる。
【００１６】 動作において、入力電圧は抵抗器Ｒｆ１に印加される場合、フィルタ回路は、
入力電圧Ｖｉｎをフィルタリングし、フィルタ回路１０４の伝達関数に従って出
力ノード２１０でフィルタリング出力電圧を発生する。下記に詳述されるように
、キャパシタアレイ２０２に印加された同調ワードｂ［３：０］の同調ビットに
よって、伝達関数のＲＣ積はプロセス、電圧、および／または温度の変動に対し
てほぼ一定にすることができる。ＲＣ積は一定のままであるので、伝達関数も周
波数の関数としてほぼ一定のままである。
【００１７】 一実施形態では、フィルタ回路１０４は、下記のようにバターワースサレンお
よびケイの４次フィルタのｓ領域伝達関数によって記述できる。
【００１８】
【数１】 ここで、Ｋはフィルタの利得であり、ｓは２πｆ・ｊに等しい。分かるように
、ＲＣ積が一定のままである場合、フィルタ特性および遮断周波数は一定のまま
である。フィルタのＲＣ積はプロセス、電圧、および温度によって決まるので、
ＲＣ積が変動に対して一定量でない場合、遮断周波数は実質的に変動してもよい
。したがって、フィルタのＲＣ積がキャパシタンスを調整することによって一定
に同調できる場合、遮断周波数は一定であってもよい。
【００１９】 図３は、本発明の一実施形態によるチューナ回路１０２のより詳細な概略図を
示している。チューナ回路１０２は、同調論理回路３０２と、タイミング論理回
路３０４と、校正回路３０６とを含んでいる。このタイミング論理回路３０４お
よび同調論理回路３０２は、共に校正回路３０６を制御する同調回路を含む。タ
イミング論理回路３０４は、クロック信号ＣＬＫおよびリセット信号ＲＥＳＥＴ
を受信する。ＣＬＫ信号およびＲＥＳＥＴ信号に応じて、タイミング論理回路３
０４は他のリセット信号ＲＳＴを発生する。リセット信号ＲＳＴは、校正回路３
０６をリセットするように供給される。
【００２０】 さらに、タイミング論理回路３０４は、時間信号ｔｒｅｆおよびスタート信号
ＳＴＡＲＴを発生する。時間信号ｔｒｅｆは、いつ信号をサンプリングするかを
示すために、好ましくは等しい時間間隔で周期的に発生される。例えば、ｔｒｅ
ｆがアサートされる場合、比較器３０８は、サンプリングするためにＲＥＳＵＬ
Ｔ信号をチューニング論理回路３０２に出力する。一方、ＳＴＡＲＴ信号は、同
調動作の開始を示すために同調論理回路３０２に供給される。同調論理回路３０
２は、同調のために入力データビットを校正回路３０６に連続して供給する。
【００２１】 連続して図３を参照すると、校正回路３０６は、積分器３０７と、比較器３０
８と、キャパシタアレイ３１０と、抵抗器Ｒ１と、乗算器３１２と、インバータ
３１４とを含んでいる。乗算器３１２は、比較器３０８の負の入力ポートに結合
される。インバータ３１４および抵抗器Ｒ１は直列に結合される。抵抗器Ｒ１は
、加算ノード３１８で積分器３０７の負の入力ポートに結合される。積分器３０
７の出力は、ノード３２０で比較器３０８の正の入力ポートに結合される。キャ
パシタアレイ３１０は、ノード３１８および３２０で積分器３０７に並列に結合
される。スイッチ３１６は、ノード３１８および３２０にも結合され、積分器を
リセットするためにリセット信号ＲＳＴをタイミング論理回路３０４から受信す
るように構成される。この積分器３０７は、演算増幅器のような任意の適当な積
分装置を使用して実行されてもよい。
【００２２】 この形態では、キャパシタアレイ３１０は、入力データビットをデータバス３
１８を介して同調論理回路３０２から受信する。下記により詳細に記載されてい
るように、同調論理回路３０２は、キャパシタアレイ３１０のキャパシタを逐次
同調させるために入力データビットを連続して供給する。動作において、基準電
圧Ｖｒｅｆが入力ノード３２２に印加される場合、乗算器３１２は、入力基準電
圧Ｖｒｅｆを定数ｋと乗算し、比較器３０８の負の入力ポートに入力するために
他の基準電圧ｋＶｒｅｆを発生する。
【００２３】 一方、インバータ３１４は、そのとき抵抗器Ｒ１に供給される基準電圧Ｖｒｅ
ｆを受信し、反転する。分かるように、加算ノード３１８に流れ込む電流ｉは、
このようにＶｒｅｆ／Ｒ１に等しい。積分器３０７は、電流ｉを時間の関数とし
て積分し、（Ｖｒｅｆ／ＲＣ）＊ｔとして規定される積分出力電圧Ｖｉｎｔを発
生し、ここでＲは抵抗器Ｒ１の抵抗値であり、Ｃはキャパシタアレイ３１０のキ
ャパシタンス値であり、ｔは時間である。次に、積分出力電圧Ｖｉｎｔは比較器
３０８の正の入力ノードに供給される。比較器３０８は、入力電圧ｋＶｒｅｆお
よびＶｉｎｔを比較し、時間ｔｒｅｆで比較の結果を示す出力信号ＲＥＳＵＬＴ
を発生する。時間ｔｒｅｆは、好ましくは整数のクロックサイクルであり、相互
作用時間を示す。すなわち、ｔｒｅｆは、積分が開始されてから、比較器がラッ
チされるまでの時間である。クロックは、精度基準であり、時間の関数としてＶ
ｉｎｔの傾斜を設定する。
【００２４】 図示された実施形態では、比較器３０８は、タイミング論理回路３０４からの
ｔｒｅｆ信号に応じて出力信号ＲＥＳＵＬＴを出力する。ｔｒｅｆ信号は、比較
器３０８をトリガーして、比較結果を示すＲＥＳＵＬＴ信号をチューニング論理
回路３０２に出力する。チューニング論理回路３０２は、その信号に応答して、
キャパシタアレイ３１０を同調するために入力データビットを設定する。タイミ
ング論理回路３０４からのリセット信号ＲＳＴは、比較器３０８から出力信号を
出力する際に積分器３０７をリセットするようにスイッチ３１６を制御する。同
時に、同調論理回路は、次のキャパシタを同調させるために入力データビットの
次のセットをキャパシタアレイ３１０に供給する。一旦全ビットが同調されると
、同調論理回路３０２は、バス３１８を介して同調ビット値を４ビットラッチ３
２２に供給する。ラッチ３２２は、同調データワードを記憶し、このデータをデ
ータバス１０６を介してフィルタ回路１０４に供給する。
【００２５】 一実施形態では、出力信号ＲＥＳＵＬＴは２つの論理状態の中の１つを有する
ことを理解すべきである。すなわち、ＶｉｎｔがｋＶｒｅｆよりも大きい場合、
ＲＥＳＵＬＴは単に論理「１」である。しかしながら、ＶｉｎｔがｋＶｒｅｆよ
りも大きくない場合、ＲＥＳＵＬＴは論理「０」である。キャパシタを同調させ
るために論理信号ＲＥＳＵＬＴを使用することによって、ハードウェアおよびソ
フトウェアによるチューニング論理回路の設計を実質的に簡易にすることができ
る。
【００２６】 図４は、本発明の一実施形態によるキャパシタアレイ３１０のより詳細な回路
図を示している。キャパシタアレイは、ノード３１８および３２０の両端間に並
列に結合された複数のキャパシタＣ０、Ｃ１、Ｃ２、Ｃ３、およびＣｉを含む。
４つのキャパシタＣ０、Ｃ１、Ｃ２、Ｃ３は、データビット桁を示す２進重み付
けキャパシタである。各キャパシタは、入力データと関連し、入力データを同調
論理回路３０２から受信する。キャパシタＣ０〜Ｃ３は２進データワードを示す
。例えば、キャパシタＣ０は、最下位ビット桁ｂ［０］に関連し、キャパシタＣ
１は第２ビット桁ｂ［１］に関連し、キャパシタＣ２は第３ビット桁ｂ［２］に
関連し、キャパシタＣ３は最上位ビットｂ［３］に関連している。一実施形態で
は、フィルタ回路１０４のキャパシタアレイ２０２は、キャパシタアレイと同じ
キャパシタ配置を有する。このように、キャパシタアレイ３１０に対する同調ビ
ット値は、フィルタ回路１０４のキャパシタアレイ２０２のために使用できる。
【００２７】 各キャパシタをビット桁に関連づけるために、キャパシタＣ０、Ｃ１、Ｃ２、
およびＣ３は２進重み付けキャパシタンス値によって特徴付けられる。図示され
た実施形態では、例えば、キャパシタＣ１は、キャパシタＣ０のキャパシタンス
値の２倍のキャパシタンス値を有する。同様に、キャパシタＣ２は、キャパシタ
Ｃ０のキャパシタンス値の４倍あるいはキャパシタＣ１のキャパシタンス値の２
倍である。同様に、キャパシタＣ３はキャパシタＣ０のキャパシタンス値の８倍
を有する。キャパシタＣｉは、キャパシタアレイ３１０に備えられ、固定キャパ
シタンス値を与え、キャパシタアレイ３１０のキャパシタンス範囲を狭める。本
発明は４入力データビットをキャパシタに供給するために４ビットデータバスを
使用して示されているけれども、当業者は、本発明は任意の数のデータビット、
データバスおよびキャパシタに同様に適していることを容易に理解する。例えば
、８つのデータビットは、８ビットデータバスを介して８つのキャパシタのスイ
ッチを制御するために設けられてもよい。
【００２８】 キャパシタアレイ３１０のキャパシタＣ０、Ｃ１、Ｃ２、およびＣ３は、スイ
ッチ４０２、４０４、４０６、および４０８のそれぞれによって制御される。ス
イッチ４０２、４０４、４０６、４０８は、順にチューニング論理回路からの入
力データビットｂ［０］、ｂ［１］、ｂ［２］、およびｂ［３］のそれぞれによ
って制御される。例えば、入力データビット値がゼロである場合、スイッチは開
いて、関連キャパシタは非作動である。しかしながら、ビット値が１である場合
、関連キャパシタは作動される。
【００２９】 一実施形態では、キャパシタアレイ３１０は、ＣＬＳＢキャパシタのセットを
使用して実行されてもよい。キャパシタＣ０は、２０すなわち１つのキャパシタ
ＣＬＳＢであってもよく、キャパシタＣ１は、２１すなわち２つのＣＬＳＢキャ
パシタであってもよく、キャパシタＣ２は、２２すなわち４つのＣＬＳＢキャパ
シタであってもよく、キャパシタＣ３は２３すなわち８つのＣＬＳＢキャパシタ
であってもよい。一方、キャパシタＣ１、Ｃ２およびＣ３は図４に示された割り
当てられたキャパシタンスに対応する単一キャパシタであってもよい。
【００３０】 図５は、本発明の一実施形態による構成回路３０６を同調させる典型的な連続
近似方法を示す。動作５０２において、インデックス変数ｎはＮ−１に設定する
。これはインデックス変数ｎを入力データビットの最上位ビット、すなわち３に
設定する効果を有する。次に、動作５０４において、すべてのビットｂ［ｎ：０
］をゼロに設定することによって、Ｎに対する全てのデータビット０がクリアさ
れる。次に、動作５０６において、インデックス変数ｎに対応するビットは同調
のために１に設定する。インデックス変数ｎに対応するビットのセットは、キャ
パシタアレイ３１０の対応するキャパシタを選択し、作動する効果を有する。そ
のように作動される選択キャパシタの場合、積分器３０７は、動作５０８におい
て、抵抗器Ｒ１の抵抗値Ｒおよびキャパシタアレイ３１０のキャパシタンス値に
応じて電流ｉを積分する。
【００３１】 時間ｔｒｅｆで、比較器３０８は、動作５１０で、ＶｉｎｔおよびｋＶｒｅｆ
を比較し、ＶｉｎｔがｋＶｒｅｆよりも大きいかどうかを決定する。大きい場合
、同調論理回路３０２は、動作５１４においてビットｎを「１」のディジタル値
に設定する。さもなければ、同調論理回路３０２は、動作５１２においてビット
ｎを「０」のディジタル値に設定する。ビットｎはこのように決定され、同調さ
れる。
【００３２】 ビットｎを同調させた後、インデックス変数ｎは、動作５１６において、１だ
け減分され、同調させるために次のビットを選択する。これは、ビットｂ［３］
が丁度同調された場合、次のビットｂ［２］の選択を可能にする。インデックス
変数ｎを最上位ビットに設定し、次にｎを減分することは、最上位ビットｂ［３
］から最下位ビットｂ［０］まで一つずつデータビットを同調させる効果を有す
る。しかしながら、本発明も、最下位ビットから最上位ビットまでのデータビッ
トを同調させることによって適用されてもよいことに注目すべきである。
【００３３】 次のビットを選択する前に、動作５１８において、インデックス変数ｎがゼロ
よりも小さいかどうかが決定される。ｎの値がゼロよりも小さくない場合、これ
は、１つあるいはそれ以上のデータビットがなお設定される必要があることを意
味する。この場合、この方法は、チューニングのために次のビットが「１」に設
定される動作５０６にまで戻る。しかしながら、ｎの値がゼロよりも小さい場合
、全ビットが同調されたことを意味する。したがって、この方法は、動作５２０
で終了する。
【００３４】 図５のフローチャートに示されるように、データビットのチューニングは、本
来キャパシタに対応するデータビットに対する二等分動作を連続して実行するこ
とを含む。図６は、時間の関数として典型的な積分出力電圧Ｖｉｎｔのグラフ６
００を示している。積分器３０７は、積分出力電圧Ｖｉｎｔが傾斜を持って上方
に上昇するように時間０で積分を始める。時間ｔｒｅｆでＶｉｎｔがｋＶｒｅｆ
に等しいポイント６１０で終わるライン６０８は目標チューニングポイント６１
０を示している。すなわち、目標チューニングポイント６１０は、ｋＶｒｅｆラ
イン６０６が時間ｔｒｅｆを横切る場所である。
【００３５】 グラフ６００は、２つのＶｉｎｔライン６０２および６０４を示す。Ｖｉｎｔ
ライン６０２は、Ｖｉｎｔ６０２の傾斜が目標ライン６０８よりも大きい場合を
示すのに対して、Ｖｉｎｔライン６０４は、Ｖｉｎｔライン６０４の傾斜が目標
ライン６０８よりも小さい場所である。これら２つのＶｉｎｔライン６０２およ
び６０４は、Ｖｉｎｔ範囲の上限および下限をそれぞれ示している。前述のよう
に、比較器３０８は、時間ｔｒｅｆのＶｉｎｔ値とｋＶｒｅｆ値とを比較する。
Ｖｉｎｔは、Ｖｉｎｔライン６０２におけるようにｋＶｒｅｆよりも大きい場合
、関連キャパシタのキャパシタンス値があまりにも小さいことを意味する。した
がって、キャパシタに対するデータビットは「１」に設定する。一方、Ｖｉｎｔ
がＶｉｎｔライン６０４におけるようにｋＶｒｅｆよりも小さい場合、これは、
関連キャパシタのキャパシタンス値があまりにも大きいことを意味する。したが
って、キャパシタに対するデータビットは「０」に設定される。
【００３６】 最上位ビットから最下位ビットまでのデータビットを連続して設定することに
よって、Ｖｉｎｔの範囲は、目標ポイントに到達するまで二等分によって連続し
て狭められる。このように発生された同調データビットは、同調データビットが
その後に供給されるフィルタ回路の性能が実質的にプロセス、電圧、および温度
とは無関係であるように定ＲＣ積を効果的に提供する。
【００３７】 下記の表１は、キャパシタアレイ３１０のキャパシタＣ０、Ｃ１、Ｃ２、およ
びＣ３に供給される連続入力データビットを示している。ここで、ｂ［ｎ］は同
調ビット値を示し、時間は図５のフローチャートのループを通るパスを示してい
る。
【００３８】
【表１】 図７は、典型的なプロセス、電圧、および温度のセットでデータビットｂ［３
：０］の同調を示す典型的なグラフ７００を示している。時間ｔｒｅｆは、積分
の開始と比較器のラッチとの時間間隔である。各ｔｒｅｆ時間間隔で、積分器出
力電圧Ｖｉｎｔは、ｋ＊Ｖｒｅｆと比較され、対応するデータビットを設定する
。データビットは連続して同調されるので、積分出力電圧Ｖｉｎｔは、Ｖｉｎｔ
がｋ＊Ｖｒｅｆに等しい同調ポイント７１６に徐々に近づく。これは、図６に以
前に示されるようにＲＣを一定に設定する効果を有する。このグラフでは、傾斜
ｍは、１／ＲＣ＝△Ｖ／△Ｔ＝ｋＶｒｅｆ／ｔｒｅｆに比例する。チューナの積
分器は、同調が完了される場合、Ｖｉｎｔがｔ＝ｔｒｅｆでｋＶｒｅｆに等しい
ようにＣを同調させることによって傾斜を一定に設定する。
【００３９】 本発明はいくつかの好ましい実施形態に関して記載されているが、本発明の範
囲内にある変更、変形、および均等物がある。本発明の方法、装置、およびシス
テムとも実施する代替の方法があることにも注目すべきである。したがって、添
付される特許請求の範囲は、本発明の真の精神および範囲内にあるような全ての
このような変更、変形、および均等物を含むように解釈ざるべきであることが意
図される。
【図面の簡単な説明】
本発明は、添付図面とともに下記の詳細な説明によって容易に理解され、同じ
参照番号は同じ構造要素を示している。
【図１】 本発明の一実施形態による１つあるいはそれ以上のフィルタ回路を同調させる
同調器回路を示す。
【図２】 本発明の一実施形態によるフィルタ回路のより詳細な概略図を示す。
【図３】 本発明の一実施形態によるチューナ回路のより詳細な概略図を示す。
【図４】 本発明の一実施形態による典型的なキャパシタアレイのより詳細な回路図を示
す。
【図５】 本発明の一実施形態による典型的な連続近似方法を示す。
【図６】 時間の関数として典型的な積分出力電圧Ｖｉｎｔのグラフを示す。
【図７】 典型的なプロセス、電圧、および温度のセットでデータビットｂ［３：０］の
同調を示す典型的なグラフを示す。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ， ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ，ＡＴ， ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＢＺ，Ｃ Ａ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ， ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，Ｋ Ｅ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ， ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，Ｒ Ｕ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ， ＺＡ，ＺＷ Ｆターム(参考） 5J098 AA11 AA14 AB02 AC02 AC18 AC28 AD18 CA01 CA02 CA08 5K058 AA17 AA18 AA19 EA07 GA11 【要約の続き】 調される場合、これらのデータビットは、プロセス、電 圧、および温度の変動を補償するためにフィルタ回路に 供給される。

Claims (25)

    【特許請求の範囲】
  1. 【請求項１】 プロセス、電圧、および温度の変動を補償するためにフィルタ回路を同調させ
    る回路であって、前記フィルタ回路が、１つあるいはそれ以上のＮビットキャパ
    シタアレイを含むものにおいて、 抵抗器および少なくともＮ個のキャパシタを有するキャパシタアレイを含む校
    正回路であって、前記キャパシタアレイの前記少なくともＮ個のキャパシタが、
    Ｎ個の入力データビットを受信するように構成され、前記少なくともＮ個のキャ
    パシタの各々が入力データビットに関連づけられ、前記校正回路が、前記入力デ
    ータビットに応じて入力電圧信号を積分し、前記キャパシタの各々を同調させる
    出力信号を発生するように構成される前記校正回路と、 前記入力データビットを前記校正回路に供給するように結合され、前記キャパ
    シタアレイを同調させる同調回路と、を備え、前記同調回路が、前記少なくとも
    Ｎ個のキャパシタの各々に対するデータビット値を決定し、かつ設定することに
    よって前記出力信号に応じてＮ個のキャパシタを逐次同調させるように構成され
    、前記同調回路が、同調データビット値を他の残りのキャパシタに同調させるた
    めに前記関連キャパシタに供給することを特徴とする回路。
  2. 【請求項２】 前記抵抗器および前記キャパシタアレイがＲＣ積値を規定し、かつ前記同調回
    路が、プロセス、電圧、および／あるいは温度に対する定ＲＣ積値を供給するよ
    うに前記少なくともＮ個のキャパシタのための同調データビットを発生すること
    を特徴とする請求項１記載の回路。
  3. 【請求項３】 前記同調回路が、基準時間信号を前記校正回路に供給し、特定の持続期間前記
    入力電圧信号を積分し、かつ前記少なくともＮ個のキャパシタの各々を同調させ
    る積分の持続期間が同じであることを特徴とする請求項１記載の回路。
  4. 【請求項４】 前記校正回路がさらに、 前記抵抗器および前記キャパシタに結合され、前記入力電圧信号を積分し、出
    力電圧信号を発生する積分器と、 前記出力電圧信号を受信し、かつ基準電圧信号と比較するように結合された比
    較器とを備え、前記比較器が、前記比較の結果を示す出力信号を発生し、前記比
    較器が、前記出力信号を前記少なくともＮ個のキャパシタの各々に対する前記デ
    ータビット値を設定する前記同調回路に供給することを特徴とする請求項１記載
    の回路。
  5. 【請求項５】 前記同調回路がさらに、 タイミング信号を前記校正回路に供給するタイミング論理回路を備え、前記タ
    イミング信号が、前記校正回路をリセットするリセット信号および前記出力信号
    を発生するタイミング信号を含み、前記リセット信号およびタイミング信号が前
    記積分のタイマ間隔を規定することを特徴とする請求項４記載の回路。
  6. 【請求項６】 タイミング回路がさらに、 前記入力データビットを前記キャパシタアレイに供給するように結合される同
    調論理回路を備え、前記同調論理回路が前記出力信号を前記比較器から受信する
    ように結合され、前記同調論理回路が、前記比較器からの前記出力信号に応じて
    前記少なくともＮ個のキャパシタを逐次同調させることを特徴とする請求項５記
    載の回路。
  7. 【請求項７】 前記少なくともＮ個のキャパシタに関連した前記データビットが、最上位ビッ
    トおよび最下位ビットを有するＮビットの２進ワードを示し、かつ前記同調回路
    が、前記最上位ビットから前記最下位ビットまでの前記Ｎ個のキャパシタに対す
    る前記データビット値を連続して同調させることを特徴とする請求項１記載の回
    路。
  8. 【請求項８】 前記同調回路が、前記出力電圧信号が前記基準電圧信号よりも大きいことを前
    記出力信号が示す場合、「１」のディジタル値に同調されるデータビットを設定
    し、さもなければ「０」のディジタル値に同調される前記データビットを設定す
    ることによって前記データビット値を同調させることを特徴とする請求項７記載
    の回路。
  9. 【請求項９】 前記同調データビット値が、１つあるいはそれ以上のキャパシタアレイを有す
    る１つあるいはそれ以上のフィルタ回路に供給されることを特徴とする請求項７
    記載の回路。
  10. 【請求項１０】 抵抗器および１つあるいはそれ以上のＮビットのキャパシタアレイを有する回
    路のプロセス、電圧、および／または温度の変動を補償する方法であって、 結合されたＮビットキャパシタアレイおよび抵抗器を有する校正回路を設け、
    前記Ｎビットキャパシタアレイが、Ｎ個のサブセットのキャパシタを含むキャパ
    シタのセットを有し、前記Ｎ個のサブセットのキャパシタの各々が入力データビ
    ットに関連づけられ、 入力電圧信号およびＮ個の入力データビットを前記Ｎビットのキャパシタアレ
    イに供給することであって、１入力データビットが、Ｎ個のサブセットのキャパ
    シタの各々に対するものであり、 前記入力データビットに応じて前記入力電圧信号を積分し、前記キャパシタの
    各々を同調させる出力信号を発生し、 前記キャパシタの各々に対するデータビット値を決定し、かつ設定することに
    よって前記出力電圧信号に応じてＮ個のサブセットのキャパシタを連続して同調
    させ、前記データビットが関連のサブセットのキャパシタに対して同調された場
    合、前記同調データビット値が他の残りのサブセットのキャパシタを同調させる
    ために前記関連キャパシタに供給されることを特徴とする方法。
  11. 【請求項１１】 前記抵抗器および前記キャパシタアレイがＲＣ積値を規定し、かつ前記キャパ
    シタに対する同調データビットが、プロセス、電圧、および／または温度に対す
    る定ＲＣ積値を供給するように発生されることを特徴とする請求項１０記載の方
    法。
  12. 【請求項１２】 前記入力電圧信号が、特定の持続期間積分され、かつ前記キャパシタの各々を
    同調させる積分の特定の持続期間が同じであることを特徴とする請求項１０の方
    法。
  13. 【請求項１３】 前記入力電圧信号を積分する動作がさらに、 前記入力電圧信号を積分し、積分出力電圧信号を発生し、 前記出力電圧信号を基準電圧信号と比較し、かつ 前記比較の結果を示す前記出力信号を発生することとを含むことを特徴とする
    請求項１０記載の方法。
  14. 【請求項１４】 前記入力電圧信号を積分する動作がさらに、 前記入力電圧信号の積分を開始するためにスタート信号を供給し、かつ 前記積分を停止するためにタイミング信号を供給するものであり、前記スター
    ト信号およびタイミング信号が積分の間隔を規定することを特徴とする請求項１
    ３記載の方法。
  15. 【請求項１５】 前記サブセットのキャパシタに関連した前記データビットが、最上位ビットお
    よび最下位ビットを有するＮビットの２進ワードを示し、かつ前記セットのキャ
    パシタに対する前記データビット値が、前記最上位ビットから前記最下位ビット
    まで連続して同調されることを特徴とする請求項１４記載の方法。
  16. 【請求項１６】 さらに、 前記同調データビット値を１つあるいはそれ以上のＮビットのキャパシタアレ
    イを有するフィルタ回路に供給し、プロセス、電圧、および／あるいは温度の変
    動を補償することを含むことを特徴とする請求項１５記載の方法。
  17. 【請求項１７】 前記データビットが、前記出力電圧信号が前記基準電圧信号よりも大きいこと
    を前記出力信号が示す場合、「１」のディジタル値を割り当て、さもなければ「
    ０」のディジタル値を前記データビットに割り当てることによってに同調される
    ことを特徴とする請求項７記載の方法。
  18. 【請求項１８】 プロセス、電圧、および／または温度の変動を補償するためにフィルタ回路を
    同調させる方法であって、前記フィルタ回路が、少なくともＮ個のキャパシタを
    含み、かつ抵抗器に結合されるキャパシタアレイを含み、Ｎ個のキャパシタの各
    々が入力データビットに関連するものにおいて、 入力電圧信号およびＮ個の入力データビットを前記Ｎビットのキャパシタアレ
    イに供給することであって、１入力データビットが、各キャパシタに対するもの
    であり、 前記入力データビットに応じて前記入力電圧信号を積分し、前記キャパシタの
    各々を同調させる出力信号を発生し、 前記少なくともＮ個のキャパシタの各々に対するデータビット値を決定し、か
    つ設定することによって前記出力電圧信号に応じて前記少なくともＮ個のキャパ
    シタを連続して同調させることとを含み、前記データビットが関連キャパシタに
    対して同調された場合、前記同調データビット値が他の残りのサブセットのキャ
    パシタを同調させるために前記関連キャパシタに供給されることを特徴とする方
    法。
  19. 【請求項１９】 前記抵抗器および前記キャパシタアレイがＲＣ積値を規定し、かつ前記少なく
    ともＮ個のキャパシタに対する同調データビットが、プロセス、電圧、および／
    または温度に対する定ＲＣ積値を供給するように発生されることを特徴とする請
    求項１８記載の方法。
  20. 【請求項２０】 前記入力電圧信号を積分する動作がさらに、 前記入力電圧信号を積分し、積分出力電圧信号を発生し、 前記出力電圧信号を基準電圧信号と比較し、かつ 前記比較の結果を示す前記出力信号を発生することとを含むことを特徴とする
    請求項１９記載の方法。
  21. 【請求項２１】 前記入力電圧信号を積分する動作がさらに、 前記入力電圧信号の積分を開始するためにスタート信号を供給し、かつ 前記積分を停止するためにタイミング信号を供給するものであり、前記スター
    ト信号およびタイミング信号が積分の間隔を規定することを特徴とする請求項２
    ０記載の方法。
  22. 【請求項２２】 前記少なくともＮ個のキャパシタに関連した前記データビットが、最上位ビッ
    トおよび最下位ビットを有するＮビットの２進ワードを示し、かつ前記少なくと
    もＮ個のキャパシタに対する前記データビット値が、前記最上位ビットから前記
    最下位ビットまで連続して同調されることを特徴とする請求項２０記載の方法。
  23. 【請求項２３】 さらに、 前記同調データビット値を１つあるいはそれ以上のＮビットのキャパシタアレ
    イを有するフィルタ回路に供給し、プロセス、電圧、および／あるいは温度の変
    動を補償することを含むことを特徴とする請求項２２記載の方法。
  24. 【請求項２４】 前記データビットが、前記出力電圧信号が前記基準電圧信号よりも大きいこと
    を前記出力信号が示す場合、「１」のディジタル値を割り当て、さもなければ「
    ０」のディジタル値を前記データビットに割り当てることによってに同調される
    ことを特徴とする請求項２２記載の方法。
  25. 【請求項２５】 前記キャパシタアレイが２Ｎ個のキャパシタを含むことを特徴とする請求項１
    ８記載の方法。
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