KR100714554B1 - 필터 캘리브레이션 회로 - Google Patents

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KR100714554B1
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권용일
박타준
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삼성전기주식회사
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Abstract

본 발명은 CMOS RC 능동필터와 같은 필터의 캘리브레이션 회로에 관한 것으로서,
본 발명은, 가변되는 캐패시턴스를 갖는 복수의 가변 캐패시터 회로를 포함하는 캐패시터 뱅크와, 상기 캐패시터 뱅크에 충전된 전하를 방전시키는 캐패시터 뱅크 스위치와, 상기 캐패시터 뱅크의 충전을 조절하는 캐패시터 충전 조절부와, 상기 캐패시터 뱅크의 전류를 조절하는 전류조절부와, 상기 캐패시터 뱅크에 의해 가변하는 검출전압과 기설정된 기준전압과 비교하는 비교부 및 제어부를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 필터 캘리브레이션 회로에서 캘리브레이션의 정확도를 높일 수 있는 효과가 있다.
필터, 캘리브레이션, 캐패시터

Description

필터 캘리브레이션 회로{CALIBRATION CIRCUITRY OF FILTER}
도 1은 종래 기술에 따른 필터의 블록도.
도 2는 종래 기술에 따른 필터 캘리브레이션 회로의 내부 상세 블록도.
도 3은 본 발명에 따른 필터 캘리브레이션 회로의 블록도.
도 4는 도 3의 캐패시터 뱅크의 구현도.
도 5는 도 3의 전류원의 제1 구현 회로도.
도 6은 도 3의 전류원의 제2 구현 회로도.
도 7은 본 발명에 따른 필터 캘리브레이션 회로의 전류조절부 회로도.
도 8은 본 발명에 따른 제어부의 제어신호와 검출전압(V0)의 타이밍도.
<도면의 주요 부분에 대한 부호의 설명>
110 : 캐패시터 뱅크 120 : 캐패시터 뱅크 스위치
130 : 캐패시터 충전 조절부 131 : 인버터
140 : 전류조절부 141 : 전류원
142 : 전류미러부 143 : 전류미러 스위치
150 : 비교부 160 : 제어부
SWA : 제1 스위치 SWB : 제2 스위치
TR1 : 제1 트랜지스터 TR2 : 제2 트랜지스터
TR3 : 제3 트랜지스터 TR4 : 제4 트랜지스터
TR5 : 제5 트랜지스터
본 발명은 CMOS RC 능동필터와 같은 필터의 캘리브레이션 회로에 관한 것으로서, 보다 상세하게는 CMOS RC 능동필터와 같은 필터에 있어서 캐패시턴스를 선형적으로 캘리브레이션하여 보다 정확한 캘리브레이션을 제공하는 필터의 캘리브레이션 회로에 관한 것이다.
일반적으로, RC 필터는 저항과 캐패시터를 포함하고, 상기 저항의 저항값과 상기 캐패시터의 캐패시턴스에 의해 정해지는 시정수에 의하여 필터 특성이 결정된다. 그런데, 통상적인 CMOS 공정 기술에서, 시정수는 공정의 변화나 온도, 또는 시간에 따라 변화된다. 이러한 필터의 시정수는 필터의 주파수 특성에 직접적인 영향을 미치기 때문에 만일 이러한 필터링 특성을 바로잡아 주는 캘리브레이션을 하지 않는 경우, 상기 필터는 정상적으로 동작하지 못할 수 있다.
도 1은 종래 기술에 따른 필터의 블록도이다.
도 1에 도시된 바와 같이 필터(1)는 캘리브레이션 회로(10)와 필터회로(20)로 구성된다. 상기 캘리브레이션 회로(10)와 상기 필터회로(20) 각각은 gm(상호 컨덕턴스, 이하 gm 이라 함.)을 조절하는 gm 조절부(11, 21)를 포함한다. gm은 상기 필터(1)의 시정수를 결정하는 파라미터이며, gm을 캘리브레이션 하는 것에 의하여 상기 필터(1)의 시정수를 가변하여 상기 필터(1)의 필터링 특성을 캘리브레이션 할 수 있다.
상기와 같은 종래 필터(1)의 캘리브레이션 동작을 설명하면, 먼저, 상기 캘리브레이션 회로(10)는 상기 gm 조절부(11)에서 gm을 캘리브레이션 한 다음, 상기 필터회로(20)에 상기 캘리브레이션된 gm에 따른 gm 제어신호를 공급한다. 상기 필터회로(20)는 상기 gm 제어신호에 따라 상기 gm 조절부(21)의 gm을 조절한다. 이와 같은 gm 조절과정을 통하여 상기 필터(1)는 캘리브레이션이 되어 정상동작한다.
한편, 별도의 캘리브레이션 회로를 두지 않고, 필터회로에서 필터의 파라미터를 직접 측정하여 상기 파라미터로부터 직접 gm을 조절하여 상기 필터회로의 필터링 특성을 캘리브레이션 하는 방법도 있지만, 이와 같은 경우에는 파라미터를 측정하기 위한 회로를 별도로 구성해야 하기 때문에 회로 구성이 복잡해져 사용되지 않는다.
도 2는 종래 기술에 따른 필터 캘리브레이션 회로의 내부 상세 블록도이다.
도 2에 도시된 바와 같이, 상기 캘리브레이션 회로(10)는 gm 조절부(11)와 제어부(12)로 구성된다.
상기 gm 조절부(11)에서 트랜지스터(Ma)와 트랜지스터(Mb)의 입력전압(Vin +, Vin-)에 따라 전류(I0 -, I0 +)가 가변된다. 상기 전류(I0 -, I0 +)와 상기 입력전압(Vin +, Vin -)의 비가 gm이 된다.
또한, 상기 제어부(12)는 상기 전류(I0 -, I0 +)를 검출하고 검출된 전류(I0 -, I0 +)를 기설정된 값과 비교하여, 그 비교결과에 따라 제어전압(Vctrl)을 상기 gm 조절부(11)의 트랜지스터(Mc)에 공급한다. 상기 제어전압(Vctrl)에 따라 상기 트랜지스터(Mc)가 스위칭 동작을 하여 상기 전류(I0 -, I0 +)의 크기가 변동되고, 변동된 상기 전류(I0-, I0 +)가 상기 제어부(12)로 피드백된다.
상기 전류(I0 -, I0 +)가 기설정된 값을 가질 때까지, 이와 같은 과정을 반복한다. 상기 전류(I0 -, I0 +)가 기설정된 값을 가질 때, 상기 캘리브레이션 회로(10)는 캘리브레이션을 완료하며, 상기 전류(I0 -, I0 +)와 상기 입력전압(Vin +, Vin -)의 비가 캘리브레이션된 gm이 된다.
캘리브레이션이 완료되면, 상기 캘리브레이션 회로(10)는 상기 필터회로(20) 의 gm 조절부(21)가 캘리브레이션된 gm 값을 가지도록 gm 제어신호를 상기 필터회로(20)에 공급하고, 상기 필터회로(20)의 gm 조절부(21)는 상기 gm 제어신호에 따라 gm 을 조절하여 캘리브레이션을 한다.
그런데, 종래 기술의 필터 캘리브레이션 회로에 따르면, gm은 제어전압(Vctrl)에 대하여 비선형적으로 동작하여, 이에 따라, 캘리브레이션이 부정확하다는 문제점이 있다.
본 발명은 상술한 종래 기술의 문제를 해결하기 위한 것으로서, 그 목적은 정확한 캘리브레이션이 가능한 필터 캘리브레이션 회로를 제공하는데 있다.
상기한 기술적 과제를 달성하기 위해서, 본 발명에 따른 필터 캘리브레이션 회로는, 동작전압단에 일단이 병렬접속된 복수의 가변 캐패시터 회로를 포함하고, 상기 복수의 가변 캐패시터 회로는 캐패시터 가변 제어에 따라 가변되는 캐패시턴스를 갖는 캐패시터 뱅크; 상기 복수의 가변 캐패시터 회로에 병렬연결되고, 스위칭 온(ON) 시 상기 캐패시터 뱅크에 충전된 전하를 방전시키는 캐패시터 뱅크 스위치; 상기 동작전압단에 일단이 연결된 제1 스위치와, 상기 복수의 가변 캐패시터 회로의 타단과 상기 제1 스위치의 타단 사이에 연결된 제2 스위치를 포함하는 캐패시터 충전 조절부; 상기 제1 스위치와 상기 제2 스위치의 연결노드에서 접지로 흐르는 전류를 조절하는 전류조절부; 상기 캐패시터 뱅크에 의해 가변되는 검출전압과 기설정된 기준전압과 비교하는 비교부; 및 상기 비교부의 비교결과에 따라 상기 캐패시터 뱅크의 캐패시턴스를 제어하고, 상기 캐패시터 뱅크 스위치와 상기 제1 스위치 및 상기 제2 스위치를 기설정된 주기로 스위칭 제어하는 제어부를 포함하는 것을 특징으로 하는 필터 캘리브레이션 회로를 제공한다.
상기 복수의 가변 캐패시터 회로 각각은, 기설정된 캐패시턴스를 갖는 캐패시터; 및 상기 캐패시터와 직렬연결되는 캐패시터 스위치를 포함하는 것을 특징으로 한다.
상기 전류조절부는, 제1 전류를 공급하는 전류원; 및 상기 제1 스위치와 상기 제2 스위치의 연결노드에 흐르는 제2 전류를 상기 전류원의 제1 전류와 동일하게 조절하는 전류미러부를 포함하는 것을 특징으로 한다.
상기 전류조절부는, 상기 전류미러부의 동작을 스위칭하는 전류미러 스위치를 더 포함하는 것을 특징으로 한다.
상기 전류미러부는, 상기 전류원에 연결된 드레인과, 상기 전류원에 연결된 게이트와, 접지에 연결된 소스를 갖는 제1 트랜지스터; 및 상기 제1 스위치와 상기 제2 스위치의 연결노드에 연결된 드레인과, 상기 제1 트랜지스터의 게이트에 연결된 게이트와, 접지에 연결된 소스를 갖는 제2 트랜지스터를 포함하는 것을 특징으로 한다.
상기 전류조절부는, 상기 전류미러부의 동작을 스위칭하는 전류미러 스위치를 더 포함하는 것을 특징으로 한다.
상기 전류미러 스위치는, 상기 전류원과 상기 전류미러부 사이에 연결되어 상기 전류원에서 상기 전류미러부로 공급되는 상기 제1 전류를 스위칭하는 제3 트랜지스터; 및 상기 제1 트랜지스터와 상기 제2 트랜지스터를 스위칭하는 제4 트랜지스터를 포함하는 것을 특징으로 한다.
상기 전류원은, 가변전류원인 것을 특징으로 한다.
상기 전류원은, 상기 동작전압단과 상기 전류미러부에 사이에 병렬연결되어 상기 동작전압단과 상기 전류미러부 사이의 전류를 조절하는 복수의 트랜지스터를 포함하고, 상기 복수의 트랜지스터는 전류조절신호에 따라 적어도 하나가 온되어 상기 제1 전류를 가변하는 것을 특징으로 한다.
상기 전류원은, 상기 동작전압단과 상기 전류미러부에 사이에 병렬연결된 복수의 트랜지스터; 및 상기 복수의 트랜지스터 각각과 상기 전류미러부 사이에 직렬로 연결되어 상기 복수의 트랜지스터에 흐르는 전류를 조절하는 복수의 스위치를 포함하고, 상기 복수의 스위치는 전류조절신호에 따라 적어도 하나가 온되어 상기 제1 전류를 가변하는 것을 특징으로 한다.
상기 비교부는, 상기 복수의 가변 캐패시터 회로의 타단에서 상기 검출전압을 검출하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시형태를 보다 상세하게 설명한다. 도면 상에서 실질적으로 동일한 구성과 기능을 가진 구성요소들은 동일한 참조부호를 사용할 것이다.
도 3은 본 발명에 따른 필터 캘리브레이션 회로의 블록도이다.
도 3을 참조하면, 본 발명에 따른 필터 캘리브레이션 회로(100)는, 캐패시터 뱅크(110), 캐패시터 뱅크 스위치(120), 캐패시터 충전 조절부(130), 전류조절부(140), 비교부(150) 및 제어부(160)를 포함한다.
도 4는 도 3의 캐패시터 뱅크(110)의 구현도이다.
도 4를 참조하면, 상기 캐패시터 뱅크(110)는 동작전압단(Vdd)에 일단이 병렬접속된 복수의 가변 캐패시터 회로(VC1, VC2, VC3, ..., VCn)를 포함한다. 또한, 상기 복수의 가변 캐패시터 회로(VC1, VC2, VC3, ..., VCn) 각각은 기설정된 캐패시턴스를 갖는 캐패시터(C1, C2, C3, ..., Cn)와, 상기 캐패시터와 직렬연결되는 캐패시터 스위치(SW1, SW2, SW3, ..., SWn)를 포함한다.
상기 캐패시터 스위치는 제어신호(S12)에 의하여 온/오프 동작한다. 또한, 상기 캐패시터 뱅크(110)는 상기 복수의 가변 캐패시터 회로(VC1, VC2, VC3, ..., VCn)와 병렬연결되고 기설정된 캐패시턴스를 갖는 캐패시터(C0)를 포함할 수 있다.
상기 제어신호(S12)에 따라 상기 캐패시터 뱅크(110)는 가변되는 캐패시턴스를 가진다. 예를 들어, 상기 복수의 캐패시터 스위치(C1, C2, C3, ..., Cn)가 모두 오프인 경우, 상기 캐패시터 뱅크(110)의 캐패시턴스는 C0가 되며, 이는 상기 캐패 시터 뱅크(110)의 캐패시턴스의 최소값이 된다. 그리고, 상기 복수의 캐패시터 스위치(C1, C2, C3, ..., Cn)가 모두 온인 경우, 상기 캐패시터 뱅크(110)의 캐패시턴스는 C0+C1+C2+C3+...+Cn이 되며, 이는 상기 캐패시터 뱅크(110)의 캐패시턴스의 최대값이 된다.
따라서, 상기 캐패시턴스 뱅크(110)는 상기 제어신호(S12)에 따라 캐패시턴스가 C0과 C0+C1+C2+C3+...+Cn의 범위를 갖는다. 상기 캐패시터 뱅크(110)의 캐패시턴스의 초기값은 상기 최소값 또는 최대값 중 어느 하나로 설정될 수 있다.
도 3을 다시 참조하면, 상기 캐패시터 뱅크 스위치(120)는 상기 캐패시터 뱅크(110)의 상기 복수의 가변캐패시터 회로(VC1, VC2, VC3, ..., VCn)와 병렬로 연결된다. 상기 캐패시터 뱅크 스위치(120)가 온(ON) 되는 경우에 상기 캐패시터 뱅크(110)에 충전된 전하는 방전되며, 상기 캐패시터 뱅크(110) 양단의 전압은 0V이 된다.
상기 캐패시터 충전 조절부(130)는 제1 스위치(SWA)와 제2 스위치(SWB)를 포함한다. 상기 제1 스위치(SWA)는 동작전압단(Vdd)에 일단이 연결되고, 상기 제2 스위치(SWB)는 상기 복수의 가변 캐패시터 회로(VC1, VC2, VC3, ..., VCn)의 타단과 상기 제1 스위치(SWA) 타단 사이에 연결된다. 상기 제2 스위치(SWB)가 온되는 경우에 상기 캐패시터 뱅크(110)에 전류가 흘러 상기 캐패시터 뱅크(110)가 충전되기 시작한다.
상기 캐패시터 충전 조절부(130)는 상기 제1 스위치(SWA)의 드레인에 연결된 인버터(131)를 더 포함할 수 있다. 상기 인버터(131)는 상기 제2 스위치(SWB)에 공급되는 신호를 인버팅하여 상기 제1 스위치(SWA)에 공급한다.
상기 전류조절부(140)는 제1 전류(I10)를 공급하는 전류원(141)과, 상기 제1 스위치(SWA)와 상기 제2 스위치(SWB)의 연결노드에서 접지로 흐르는 제2 전류(I20)를 상기 제1 전류(I10)와 동일하게 조절하는 전류미러부(142)를 포함할 수 있다.
상기 전류원(141)은 상기 제1 전류(I10)를 가변하여 공급하는 가변 타입 전류원으로 이루어질 수 있다.
도 5는 도 3의 전류원의 제1 구현 회로도이다.
도 5를 참조하면, 상기 전류원(141)은 상기 동작전압단(Vdd)과 상기 전류미러부(142) 사이에 병렬연결된 복수의 트랜지스터(P1a, P2a, P3a, P4a)를 포함한다.
상기 복수의 트랜지스터(P1a, P2a, P3a, P4a)는 전류조절신호에 따라 동작하여 상기 복수의 트랜지스터(P1a, P2a, P3a, P4a)에 흐르는 전류(I11, I12, I13, I14)의 크기를 가변한다.
상기 제1 전류(I10)는 상기 복수의 트랜지스터(P1a, P2a, P3a, P4a)에 흐르는 전류(I11, I12, I13, I14)의 합이 된다.
또한, 상기 복수의 트랜지스터(P1a, P2a, P3a, P4a)에는 각각 전류가 흐르며, 상기 전류(I11, I12, I13, I14)의 크기는 상기 복수의 트랜지스터(P1a, P2a, P3a, P4a)의 각 W/L의 크기에 따라 결정된다. 따라서, 상기 복수의 트랜지스터(P1a, P2a, P3a, P4a)의 각 W/L의 크기를 달리하고, 상기 복수의 트랜지스 터(P1a, P2a, P3a, P4a) 각각을 스위칭에 의하여 제1 전류(I10)의 크기를 다양하게 가변할 수 있다.
여기서, 상기 전류조절신호는 상기 복수의 트랜지스터(P1a, P2a, P3a, P4a) 각각을 스위칭하는 신호로, 상기 제1 전류(I10)는 상기 전류조절신호에 의해 그 크기가 결정된다. 상기 전류조절신호는 상기 제어부(160)에서 공급되는 것일 수 있다.
도 6은 도 3의 전류원의 제2 구현 회로도이다.
도 6을 참조하면, 상기 전류원(141)은 상기 동작전압단(Vdd)과 상기 전류미러부(142) 사이에 병렬연결된 복수의 트랜지스터(P5, P6, P7, P8)와 상기 복수의 트랜지스터(P5, P6, P7, P8) 각각과 연결되어 상기 복수의 트랜지스터(P5, P6, P7, P8)에 흐르는 전류(I11, I12, I13, I14)를 조절하는 복수의 스위치(P1b, P2b, P3b, P4b)를 포함한다.
상기 복수의 스위치(P1b, P2b, P3b, P4b)는 전류조절신호에 따라 동작하여 상기 복수의 트랜지스터(P5, P6, P7, P8)에 흐르는 전류(I11, I12, I13, I14)의 크기를 가변한다.
상기 제1 전류(I10)는 상기 복수의 트랜지스터(P5, P6, P7, P8)에 흐르는 전류(I11, I12, I13, I14)의 합이 된다.
또한, 상기 복수의 트랜지스터(P5, P6, P7, P8)와 상기 복수의 스위치(P1b, P2b, P3b, P4b)에 흐르는 전류(I11, I12, I13, I14)의 크기는 상기 복수의 트랜지 스터(P5, P6, P7, P8) 및 상기 복수의 스위치(P1b, P2b, P3b, P4b)의 각 W/L의 크기에 따라 결정될 수 있다. 따라서, 상기 복수의 트랜지스터(P5, P6, P7, P8)의 각 W/L와, 상기 복수의 스위치(P1b, P2b, P3b, P4b)의 각 W/L의 크기를 달리하고, 상기 복수의 스위치(P1b, P2b, P3b, P4b) 각각의 스위칭에 의하여 상기 제1 전류(I10)를 다양하게 가변할 수 있다.
여기서, 상기 전류조절신호는 상기 복수의 스위치(P1b, P2b, P3b, P4b) 각각을 스위칭하는 신호로, 상기 제1 전류(I10)는 상기 전류조절신호에 의해 그 크기가 결정된다. 상기 전류조절신호는 상기 제어부(160)에서 공급되는 것일 수 있다.
도 3을 다시 참조하면, 상기 전류미러부(142)는 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2)를 포함할 수 있다. 상기 제1 트랜지스터(TR1)는 상기 전류원(141)에 연결된 드레인과, 상기 전류원(141)에 연결된 게이트와, 접지에 연결된 소스를 갖는다. 또한, 상기 제2 트랜지스터(TR2)는, 상기 제1 스위치(SWA)와 상기 제2 스위치(SWB)의 연결노드에 연결된 드레인과, 상기 제1 트랜지스터(TR1)의 게이트에 연결된 게이트와, 접지에 연결된 소스를 갖는다.
상기 전류조절부(140)는 상기 전류미러부(142)의 동작을 스위칭하는 전류미러 스위치를 더 포함할 수 있으며, 상기 전류미러 스위치는 도 7을 참조하여 보다 상세히 설명한다.
도 7은 본 발명에 따른 필터 캘리브레이션 회로의 전류조절부 회로도이다.
도 7을 참조하면, 상기 전류미러 스위치(143)는, 상기 전류원(141)과 상기 전류미러부(142) 사이에 연결되어 상기 전류원(141)에서 상기 전류미러부(142)로 공급되는 상기 제1 전류(I10)를 스위칭하는 제3 트랜지스터(TR3)와, 상기 제3 트랜지스터(TR3)가 상기 전원미러부(142)에 접속하는 연결노드와 접지 사이에 병렬로 연결되어, 상기 제1 트랜지스터(TR1)와 상기 제2 트랜지스터(TR2)를 온/오프하는 제4 트랜지스터(TR4)를 포함할 수 있다.
상기 제3 트랜지스터(TR3)와 상기 제4 트랜지스터(TR4)를 동작하기 위한 동작신호가 상기 제3 트랜지스터(TR3)와 상기 제4 트랜지스터(TR4)에 인가된다. 하이(HIGH)레벨의 동작신호가 인가되는 경우에, 상기 제3 트랜지스터(TR3)는 상기 전류원(141)의 제1 전류(I10)가 상기 전류미러부(142)로 공급되는 것을 차단한며, 상기 제4 트랜지스터(TR4)는 상기 제1 트랜지스터(TR1)와 상기 제2 트랜지스터(TR2)를 오프하여 상기 전류미러부(142)의 동작을 제어한다. 상기 동작신호는 상기 제어부(160)에서 공급되는 것일 수 있다.
또한, 상기 전류미러부(142)는 상기 제1 트랜지스터(TR1)의 게이트 및 상기 제2 트랜지스터(TR2)의 게이트에 연결된 게이트와 접지에 연결된 드레인 및 소스를 갖는 제5 트랜지스터(TR5)를 더 포함할 수 있다.
상기 제5 트랜지스터(TR5)의 게이트와 접지 사이에는 일정 전압이 형성되며, 상기 전압은 상기 제1 트랜지스터(TR1)와 상기 제2 트랜지스터(TR2)의 게이트 전압이 일정하게 유지되게 한다.
게다가, 상기 전류조절부(140)는 상기 제1 스위치(SWA)가 상기 제2 스위 치(SWB)에 접속되는 연결노드와 상기 전류미러부(142) 사이에 연결된 저항(RREF)을 포함할 수 있다.
다시 도 3을 참조하면, 상기 비교부(150)는 상기 캐패시터 뱅크(110)에 의해 가변되는 전압을 검출하여 상기 검출전압을 기설정된 기준전압(VREF)과 비교하고, 그 비교결과(S14)를 상기 제어부(160)에 공급한다.
상기 검출전압은 상기 캐패시터 뱅크(110)의 복수의 가변 캐패시터 회로(VC1, VC2, VC3, ..., VCn)의 타단에서 검출되는 전압(V0)이 될 수 있다.
상기 제어부(160)는 상기 비교부(150)의 비교결과(S14)에 따라 제어신호(S12)을 공급하여 상기 캐패시터 뱅크(110)의 캐패시턴스를 제어하고, 기설정된 주기를 가지는 제어신호(S11)를 상기 캐패시터 뱅크 스위치(120)에 공급하여 상기 캐패시터 뱅크 스위치(120)를 스위칭 제어하며, 기설정된 주기를 가지는 제어신호(S13)를 상기 캐패시터 충전 조절부(130)에 공급하여 상기 제1 스위치(SWA) 및 상기 제2 스위치(SWB)를 스위칭 제어한다.
여기서, 상기 제어신호(S11)의 기설정된 주기와 상기 제어신호(S13)의 기설정된 주기는 동일하며, 상기 제어신호(S11)와 상기 제어신호(S13)의 신호레벨의 타이밍에 따라, 상기 캐패시터 뱅크 스위치(120) 및 상기 캐패시터 충전 조절부(130)의 제1 스위치(SWA) 및 제2 스위치(SWB)가 스위칭하여 상기 캐패시터 뱅크(110)의 충전과 방전이 스위칭된다.
또한, 상기 제어부(160)는 캘리브레이션이 완료된 후, 필터회로(170)의 캐패시턴스를 제어하기 위한 제어신호(S15)를 상기 필터회로(170)에 공급할 수 있다.
도 8은 본 발명에 따른 제어부의 제어신호와 검출전압(V0)의 타이밍도이다.
도 8을 참조하면, S11는 상기 캐패시터 뱅크 스위치(120)를 스위칭하는 제어신호이며, S12는 상기 제1 스위치(SWA) 및 상기 제2 스위치(SWB)를 스위칭 하는 제어신호이고, V0은 상기 캐패시터 뱅크(110)의 복수의 가변 캐패시터 회로(VC1, VC2, VC3, ..., VCn)의 타단에서 검출되는 전압이다.
이하, 첨부된 도 3 내지 도 8을 참조하여 본 발명의 작용 및 효과에 대하여 설명한다.
도 3을 참조하면, 본 발명에 따른 필터 캘리브레이션 회로(100)가 캘리브레이션을 시작하면, 먼저, 상기 필터 캘리브레이션 회로(100)의 캐패시터 뱅크(110)는 캐패시턴스의 초기값을 설정한다. 상기 초기값은 상기 캐패시터 뱅크(110)의 최대값 또는 최소값이 될 수 있다. 다음으로, 상기 필터 캘리브레이션 회로(100)의 제어부(160)는 하이레벨의 제어신호(S11)를 상기 필터 캘리브레이션 회로(100)의 캐패시터 뱅크 스위치(120)에 공급한다. 상기 하이레벨의 제어신호(S11)에 의하여 상기 캐패시터 뱅크 스위치(120)가 온이 되고, 상기 캐패시터 뱅크(110)는 양단이 단락되어 충전된 전하를 방전한다. 상기 방전이 완료되면, 상기 캐패시터 뱅크(110) 양단의 전압은 0V가 된다.
상기 제어부(160)는 상기 제어신호(S11)가 온 상태인 동안 상기 필터 캘리브레이션 회로(100)의 캐패시터 충전 조절부(130)에 로우레벨의 제어신호(S13)를 공급한다. 상기 로우레벨의 제어신호(S13)에 의하여 상기 캐패시터 충전 조절부(130)의 제2 스위치(SWB)는 오프되며, 상기 제어신호(S13)가 상기 캐패시터 충전 조절부(130)의 인버터(131)에 의하여 인버팅되어 상기 캐패시터 충전 조절부(132)의 제1 스위치(SWA)에 하이레벨의 신호가 공급되어 상기 제1 스위치(SWA)는 온된다. 따라서, 상기 제어신호(S13)가 로우레벨인 때에는 온상태인 제1 스위치(SWA)에 전류가 흐르고, 오프 상태인 제 2 스위치(SWB)에 의해 상기 캐패시터 뱅크(110)에는 전류가 흐르지 않는다.
이하, 상기 캐패시터 뱅크(110)의 충전되어 있는 전하가 상기와 같이 방전되는 동작을 도 3 및 도 8을 참조하여 설명한다.
도 3 및 도 8을 참조하면, 상기 제어부(160)는 일정 시간동안 상기 하이레벨의 제어신호(S11)를 공급한다. 이 시간동안 상기 제어신호(S13)은 로우레벨을 유지한다. 상기 제어신호(S11)가 하이레벨을 유지하는 동안, 상기 캐패시터 뱅크(110)는 충전된 전하의 방전을 개시한다. 방전이 완료되면 상기 캐패시터 뱅크(110) 양단의 전압은 0V가 되므로 검출전압(V0)은 동작전압(Vdd)과 동일하게 된다. 상기 제 어신호(S11)의 하이레벨 유지시간은 상기 캐패시터 뱅크(110)에 충전된 전하가 모두 방전되기 충분한 시간으로 기설정될 수 있다.
상기 캐패시터 뱅크(110)가 방전을 완료한 다음, 상기 캐패시터 뱅크(110)는 충전을 시작한다. 상기 제어부(160)는 상기 제어신호(S11)를 로우레벨로 천이하여 상기 캐패시터 뱅크 스위치(120)에 공급하고, 이와 동시에 상기 제어신호(S13)을 하이레벨로 천이하여 상기 캐패시터 충전 조절부(130)에 공급한다. 이에 따라, 상기 캐패시터 뱅크 스위치(120)와 상기 제1 스위치(SWA)는 오프되고, 상기 제2 스위치(SWB)는 온이 되어, 상기 캐패시터 뱅크(110)에 제2 전류(I20)가 흐른다. 상기 제2 전류(I20)에 의하여 상기 캐패시터 뱅크(110)가 충전된다.
상기 캐패시터 뱅크(110)를 충전하는 상기 제2 전류(I20)의 크기는 본 발명의 전류조절부(140)에서 조절한다. 상기 전류조절부(140)의 전류미러부(142)는 상기 제2 전류(I20)를 상기 전류조절부(140)의 전류원(141)에서 공급되는 제1 전류(I10)와 동일하게 조절한다. 따라서, 상기 제1 전류(I10)를 조절함으로써, 상기 제2 전류(I20)를 조절할 수 있다.
상기 제1 전류(I0)의 크기는 상기 필터(100)의 캘리브레이션 동작 이전에 설정되어 있을 수 있다. 이하, 상기 제1 전류(I10)의 크기를 조절하는 동작은 도 5 및 도 6을 참조하여 설명한다.
도 5를 참조하면, 상기 전류원(141)의 복수의 트랜지스터(P1a, P2a, P3a, P4a)는 공급된 전류제어신호에 따라 온/오프 동작을 하고, 상기 복수의 트랜지스터(P1a, P2a, P3a, P4a) 중 온된 트랜지스터에 흐르는 전류의 합이 제1 전류(I10)가 된다.
도 6을 참조하면, 복수의 스위치(P1b, P2b, P3b, P4b)는 공급된 전류제어신호에 의하여 온/오프 동작을 하고, 상기 복수의 스위치(P1b, P2b, P3b, P4b) 중 온된 스위치와 연결된 상기 복수의 트랜지스터(P5, P6, P7, P8)에 흐르는 전류의 합이 제1 전류(I10)가 된다.
다시 도 3을 참조하면, 상기 캐패시터 뱅크(110)가 상기 제2 전류(I20)에 의하여 충전을 시작하면, 상기 캐패시터 뱅크(110)의 양단의 전압은 가변하기 시작한다. 상기 캐패시터 뱅크(110)의 캐패시턴스를 CBANK라 할 때, 상기 캐패시터 뱅크(110)의 전압(Vcap)은 수학식 1과 같이 표현된다.
Figure 112006036527216-pat00001
따라서, 상기 캐패시터 뱅크(110)의 복수의 가변 캐패시터 회로(VC1, VC2, VC3, ..., VCn)의 양단 중 동작전압단에 연결되지 않은 타단에서 검출되는 전압(V0) 은 다음과 같이 표현될 수 있다.
Figure 112006036527216-pat00002
본 발명의 비교부(150)는 상기 검출전압(V0)을 기설정된 기준전압(VREF)과 비교하고, 그 비교결과(S14)를 상기 제어부(160)에 공급한다.
상기 제어부(160)는 상기 캐패시터가 뱅크(110)가 충전되기 시작한 시점부터 기설정된 일정 시점이 경과한 후, 상기 제어신호(S13)를 하이레벨에서 로우레벨로 천이한다. 이에 따라, 상기 제2 스위치(SWB)가 오프되어 상기 캐패시터 뱅크(110)는 충전을 중단하고 상기 검출전압(V0)은 일정한 값을 유지한다.
도 8을 다시 참조하여, 상기 캐패시터 뱅크(110)가 충전되는 동작을 설명한다. 상기 제어신호(S11)가 하이레벨에서 로우레벨로 천이하고, 이와 동시에, 상기 제어신호(S13)가 로우레벨에서 하이레벨로 천이하면, 상기 캐패시터 뱅크(110)는 충전을 시작하여 상기 검출전압(V0)은 감소하기 시작한다. 상기 검출전압(V0)은 상기 동작전압(Vdd)에서 -I10/CBANK의 기울기로 감소한다. 상기 캐패시터 뱅크(110)의 캐패시턴스의 초기값이 최대값로 설정되어 있는 경우, 점선으로 표시된 상기 검출전압(V0)은 캘리브레이션 중인 것을 나타내며, 실선으로 표시된 상기 검출전압(V0)은 캘리브레이션이 완료된 것을 나타낸다.
다시 도 3을 참조하면, 상기 제어신호(S13)가 하이레벨에서 로우레벨로 천이한 후, 상기 제어부(160)는 상기 비교부의 비교결과(S14)에 따라 캘리브레이션의 완료여부를 결정한다. 캘리브레이션이 완료되지 않은 경우에는 상기 제어부(160)는 상기 캐패시터 뱅크(110)의 캐패시턴스를 변경하기 위한 제어신호(S12)를 상기 캐패시터 뱅크(110)에 공급하고, 상기 캐패시터 뱅크(110)는 상기 제어신호(S12)에 따라 캐패시턴스를 변경한다.
상기 캐패시터 뱅크(110)의 캐패시턴스가 상기 제어신호(S12)에 따라 변경된 후, 상기 제어부(160)는 하이레벨로 천이된 상기 제어신호(S11)를 상기 캐패시터 뱅크 스위치(120)에 다시 공급하여 상기 캐패시터 뱅크(110)를 방전/충전하고 상기 검출전압(V0)과 상기 기준전압(VREF)을 비교하는 상기 과정을 반복한다.
상기 캐패시터 뱅크(110)의 캘리브레이션이 완료되었는지는 아래와 같이 판단한다.
상기 캐패시터 뱅크(110)의 캐패시턴스(CBANK)의 초기값이 최대값으로 설정되어 있는 경우에는, 초기에 상기 검출전압(V0)이 상기 기준전압(VREF)보다 크게 나타난다. 상기 제어부(160)는 상기 제어신호(S12)를 통해 상기 캐패시터 뱅크(110)의 캐패시턴스(CBANK)를 감소시키면서 상기 검출 전압(V0)이 상기 기준전압(VREF)과 같아지거나 작아지는 경우의 캐패시턴스(CBANK)를 찾는다. 상기 캐패시턴스(CBANK)가 상기 캐패시터 뱅크(110)의 캘리브레이션된 캐패시턴스가 되며, 캘리브레이션은 완료된다.
이와 반대로, 상기 캐패시터 뱅크(110)의 캐패시턴스(CBANK)의 초기값이 최소값으로 설정되어 있는 경우에는, 초기에 상기 검출전압(V0)이 상기 기준전압(VREF)보다 작게 나타난다. 상기 제어부(160)는 상기 제어신호(S12)를 통해 상기 캐패시터 뱅크(110)의 캐패시턴스(CBANK)를 증가시키면서 상기 검출 전압(V0)이 상기 기준전압(VREF)과 같아지거나 커지는 경우의 캐패시턴스(CBANK)를 찾는다. 상기 캐패시턴스(CBANK)가 상기 캐패시터 뱅크(110)의 캘리브레이션된 캐패시턴스가 되며, 상기 캘리브레이션은 완료된다.
상기 캐패시터 뱅크(110)의 캘리브레이션이 완료되면, 상기 제어부(160)는 필터회로(170)의 캐패시턴스를 조절하기 위한 제어신호(S15)를 상기 필터회로(170)에 공급한다. 상기 필터회로(170)는 상기 캐패시터 뱅크(110)와 동일한 캐패시터 뱅크를 포함할 수 있으며, 상기 필터회로(170)의 캐패시터 뱅크는 상기 제어신호(S15)에 의하여 캘리브레이션된 상기 캐패시터 뱅크(110)와 동일한 캐패시턴스를 갖도록 조절된다.
상기 제어신호(S15)는 상기 캐패시터 뱅크(110)의 캘리브레이션이 완료된 때의 상기 제어신호(S12)와 동일한 신호일 수 있다.
상기 제어신호(S12)에 의하여 상기 캐패시터 뱅크(110)의 캐패시터가 변경되는 동작을 도 4를 참조하여 설명한다.
도 4를 참조하면, 상기 제어신호(S12)에 의하여 복수의 가변 캐패시터 회로(VC1, VC2, VC3, ..., VCn)의 캐패시터 스위치(SW1, SW2, SW3, ..., SWn)이 스위칭 동작하며 상기 캐패시터 뱅크(110)의 캐패시턴스가 가변한다.
도 7을 다시 참조하면, 캘리브레이션이 종료된 후, 상기 전류조절부(140)의 전류조절 스위치(143)가 동작하여 상기 캐패시터 뱅크(110)에 대한 전류공급을 차단할 수 있다. 상기 전류조절 스위치(143)의 제3 트랜지스터(TR3)와 상기 제4 트랜지스터(TR4)에 하이레벨의 동작신호가 공급되어 상기 전류원(141)에서 상기 전류미러부(142)로 공급되는 전류를 차단하고, 상기 전류미러부(142)를 오프시킬 수 있다.
이후, 캘리브레이션이 다시 필요하면, 로우레벨의 동작신호가 상기 제3 트랜지스터(TR3)와 상기 제4 트랜지스터(TR4)에 공급되어 상기 전류원(141)이 상기 전류미러부(142)에 전류 공급을 재개한다. 이와 같이, 캘리브레이션 동작이 없는 경우 상기 전류조절 스위치(143)에 하이레벨의 동작신호를 공급하여, 상기 전류조절부(140)의 동작을 오프함으로써, 불필요한 전력소모가 방지된다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정된다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 자명할 것이며, 이 또한 첨부된 청구범위에 기재된 기술적 사상에 속한다 할 것이다.
상술한 바와 같이, 본 발명에 따르면, 캐패시턴스를 선형적으로 캘리브레이션할수 있어, 필터의 캘리브레이션 정확도를 높일 수 있는 효과가 있다.
또한, 회로 구성을 위한 면적이 줄어들어 제품을 다운사이징 할 수 있으며, 저전력의 트랜지스터를 사용하여 전류원을 형성함으로써 전력소모가 낮아지는 효과가 있다.

Claims (11)

  1. 동작전압단에 일단이 병렬접속된 복수의 가변 캐패시터 회로를 포함하고, 상기 복수의 가변 캐패시터 회로는 캐패시터 가변 제어에 따라 가변되는 캐패시턴스를 갖는 캐패시터 뱅크;
    상기 복수의 가변 캐패시터 회로에 병렬연결되고, 스위칭 온(ON) 시 상기 캐패시터 뱅크에 충전된 전하를 방전시키는 캐패시터 뱅크 스위치;
    상기 동작전압단에 일단이 연결된 제1 스위치와, 상기 복수의 가변 캐패시터 회로의 타단과 상기 제1 스위치의 타단 사이에 연결된 제2 스위치를 포함하는 캐패시터 충전 조절부;
    상기 제1 스위치와 상기 제2 스위치의 연결노드에서 접지로 흐르는 전류를 조절하는 전류조절부;
    상기 캐패시터 뱅크에 의해 가변되는 검출전압과 기설정된 기준전압과 비교하는 비교부; 및
    상기 비교부의 비교결과에 따라 상기 캐패시터 뱅크의 캐패시턴스를 제어하고, 상기 캐패시터 뱅크 스위치와 상기 제1 스위치 및 상기 제2 스위치를 기설정된 주기로 스위칭 제어하는 제어부
    를 포함하는 것을 특징으로 하는 필터 캘리브레이션 회로.
  2. 제1항에 있어서, 상기 복수의 가변 캐패시터 회로 각각은,
    기설정된 캐패시턴스를 갖는 캐패시터; 및
    상기 캐패시터와 직렬연결되는 캐패시터 스위치
    를 포함하는 것을 특징으로 하는 필터 캘리브레이션 회로.
  3. 제1항에 있어서, 상기 전류조절부는,
    제1 전류를 공급하는 전류원; 및
    상기 제1 스위치와 상기 제2 스위치의 연결노드에 흐르는 제2 전류를 상기 전류원의 제1 전류와 동일하게 조절하는 전류미러부
    를 포함하는 것을 특징으로 하는 필터 캘리브레이션 회로.
  4. 제3항에 있어서, 상기 전류조절부는,
    상기 전류미러부의 동작을 스위칭하는 전류미러 스위치를 더 포함하는 것을 특징으로 하는 필터 캘리브레이션 회로.
  5. 제3항에 있어서, 상기 전류미러부는,
    상기 전류원에 연결된 드레인과, 상기 전류원에 연결된 게이트와, 접지에 연 결된 소스를 갖는 제1 트랜지스터; 및
    상기 제1 스위치와 상기 제2 스위치의 연결노드에 연결된 드레인과, 상기 제1 트랜지스터의 게이트에 연결된 게이트와, 접지에 연결된 소스를 갖는 제2 트랜지스터
    를 포함하는 것을 특징으로 하는 필터 캘리브레이션 회로.
  6. 제5항에 있어서, 상기 전류조절부는,
    상기 전류미러부의 동작을 스위칭하는 전류미러 스위치를 더 포함하는 것을 특징으로 하는 필터 캘리브레이션 회로.
  7. 제6항에 있어서, 상기 전류미러 스위치는,
    상기 전류원과 상기 전류미러부 사이에 연결되어 상기 전류원에서 상기 전류미러부로 공급되는 상기 제1 전류를 스위칭하는 제3 트랜지스터; 및
    상기 제1 트랜지스터와 상기 제2 트랜지스터를 스위칭하는 제4 트랜지스터
    를 포함하는 것을 특징으로 하는 필터 캘리브레이션 회로.
  8. 제1항에 있어서, 상기 전류원은,
    가변전류원인 것을 특징으로 하는 필터 캘리브레이션 회로.
  9. 제8항에 있어서, 상기 전류원은,
    상기 동작전압단과 상기 전류미러부에 사이에 병렬연결되어 상기 동작전압단과 상기 전류미러부 사이의 전류를 조절하는 복수의 트랜지스터를 포함하고,
    상기 복수의 트랜지스터는 전류조절신호에 따라 적어도 하나가 온되어 상기 제1 전류를 가변하는 것을 특징으로 하는 필터 캘리브레이션 회로.
  10. 제8항에 있어서, 상기 전류원은,
    상기 동작전압단과 상기 전류미러부에 사이에 병렬연결된 복수의 트랜지스터; 및
    상기 복수의 트랜지스터 각각과 상기 전류미러부 사이에 직렬로 연결되어 상기 복수의 트랜지스터에 흐르는 전류를 조절하는 복수의 스위치
    를 포함하고,
    상기 복수의 스위치는 전류조절신호에 따라 적어도 하나가 온되어 상기 제1 전류를 가변하는 것을 특징으로 하는 필터 캘리브레이션 회로.
  11. 제1항에 있어서, 상기 비교부는,
    상기 복수의 가변 캐패시터 회로의 타단에서 상기 검출전압을 검출하는 것을 특징으로 하는 필터 캘리브레이션 회로.
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