JP3739351B2 - キャパシタンス調整回路 - Google Patents
キャパシタンス調整回路 Download PDFInfo
- Publication number
- JP3739351B2 JP3739351B2 JP2002330535A JP2002330535A JP3739351B2 JP 3739351 B2 JP3739351 B2 JP 3739351B2 JP 2002330535 A JP2002330535 A JP 2002330535A JP 2002330535 A JP2002330535 A JP 2002330535A JP 3739351 B2 JP3739351 B2 JP 3739351B2
- Authority
- JP
- Japan
- Prior art keywords
- switch
- variable capacitor
- operational amplifier
- power supply
- supply line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/04—Frequency selective two-port networks
- H03H11/12—Frequency selective two-port networks using amplifiers with feedback
- H03H11/1291—Current or voltage controlled filters
Landscapes
- Networks Using Active Elements (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、可変キャパシタのキャパシタンスを調整する回路に関する。この発明は、例えば周波数フィルタに設けられる可変キャパシタの調整に使用することができる。
【０００２】
【従来の技術】
周波数フィルタとして、例えばＲＣフィルタが知られている。ＲＣフィルタは、例えば下記特許文献１の図６に開示されている。ＲＣフィルタでは、オペアンプの一方の入力端子と当該オペアンプの出力端子との間に、抵抗ＲおよびキャパシタＣが並列に接続される。このような構成の周波数フィルタにおいて、カットオフ周波数Ｆc は、下式（１）で与えられる。
【０００３】
Ｆc ＝１／（２πＲＣ） ・・・（１）
半導体集積回路では、抵抗ＲおよびキャパシタＣを、ポリシリコンで形成する。しかしながら、ポリシリコンで抵抗を形成する場合、抵抗値に±１０％程度のチップ間ばらつきが生じる。同様に、ポリシリコンでキャパシタを形成する場合、キャパシタンスに±１０％程度のチップ間ばらつきが生じる。このため、カットオフ周波数Ｆc は、設計値の０．９2 〜１．１2 倍の間でばらつくことになる。すなわち、カットオフ周波数Ｆc には、±２０％程度のチップ間ばらつきが生じる。
【０００４】
このため、キャパシタＲとして可変キャパシタを用いた周波数フィルタが、既に提案されている。このような周波数フィルタは、例えば特許文献１の図４１や、特許文献２の図１等で開示されている。
【０００５】
さらに、かかる可変キャパシタのキャパシタンスを調整する回路が、特許文献１の図３９に開示されている。同図のキャパシタ調整回路によれば、可変キャパシタで設定されるキャパシタンスの最適値を測定することができる。
【０００６】
【特許文献１】
米国特許第６４１７７３７号明細書
【特許文献２】
特開平５−１１４８３５号公報
【０００７】
【発明が解決しようとする課題】
特許文献１の図３９に開示されているキャパシタ調整回路では、スイッチ１９３を閉じ且つスイッチ１９４を開いたときにトランジスタ・ペア１７６，１８２から可変キャパシタ１８８に電荷が流入し、この流入電荷が可変キャパシタ１８８に蓄積される。そして、比較器１９８が、可変キャパシタ１８８の端子電圧ＶCAP と参照電圧ＶRES との比較結果を出力する。続いて、スイッチ１９３が開かれ且つスイッチ１９４が閉じられる。これにより、可変キャパシタ１８８の蓄積電荷が、グランドに放出される。
【０００８】
ここで、トランジスタ１７６，１８２のゲート・ドレイン間には、寄生キャパシタが形成される。この寄生キャパシタには、トランジスタ１７６，１８２を流れる電流の一部が蓄積される。しかしながら、スイッチ１９４が閉じられても、この寄生キャパシタに蓄積された電荷は、放電されない。放電の際には、スイッチ１９３が開かれるからである。この寄生キャパシタに蓄積された電荷は、スイッチ１９３が閉じられたときに、可変キャパシタ１８８に移動する。この移動電荷は、可変キャパシタ１８８の端子電圧ＶCAP の誤差の原因になる。
【０００９】
このため、特許文献１の図３９に示されたキャパシタ調整回路は、十分な精度を得ることができなかった。
【００１０】
以上のような理由から、高精度でキャパシタの調整を行う技術が嘱望されていた。
【００１１】
【課題を解決するための手段】
この発明に係るキャパシタ調整回路は、一方の入力端子から参照電圧を入力する第１オペアンプと、一方の主電極で第１電源ラインに接続され、他方の主電極で第１オペアンプの他方の入力端子に接続され、且つ、制御電極で第１オペアンプの出力端子に接続された第１トランジスタと、一方の主電極で第１電源ラインに接続され、且つ、制御電極で第１オペアンプの出力端子に接続された第２トランジスタと、一端で第１トランジスタの他方の主電極に接続され且つ他端で第２電源ラインに接続された抵抗素子と、一端で第２トランジスタの他方の主電極に接続された第１スイッチと、直列接続されたキャパシタおよびスイッチを含む回路を複数有し、これらの回路を第１スイッチの他端と第２電源ラインとの間に並列接続してなる可変キャパシタと、一端で可変キャパシタの一端に接続され且つ他端で第２電源ラインに接続された第２スイッチと、一方の入力端子で可変キャパシタの一端に接続され且つ他方の入力端子から参照電圧を入力する第２オペアンプと、一端で第２トランジスタの他方の主電極に接続された第３スイッチと、一端で第３スイッチの他端に接続され且つ他端で第２電源ラインに接続された負荷と、可変キャパシタに設けられたスイッチの開／閉を制御することによって可変キャパシタの容量値を順次変更しつつ、第１〜第３スイッチの開／閉を制御することによって可変キャパシタの容量値ごとに第２オペアンプの出力値を格納し、第２オペアンプの出力電位が変化したときのスイッチの開／閉状態を示す情報をスイッチ制御情報として出力する制御回路とを備える。
【００１２】
このような構成によれば、第３スイッチと負荷とを用いて、第２トランジスタの他方の主電極と制御電極との間の寄生キャパシタに蓄積された電荷を、第２電源ラインに放出することができる。
【００１３】
【発明の実施の形態】
以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、本発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎない。
【００１４】
この実施の形態では、１個の半導体チップに、キャパシタ調整回路とＲＣフィルタ回路とを形成する。１個の半導体チップに同じＲＣフィルタ回路が複数個形成される場合であっても、１個のキャパシタ調整回路で調整することが可能である。
【００１５】
図１は、この実施の形態に係るキャパシタ調整回路の構成を示す回路図である。図１に示されたように、このキャパシタ調整回路１００は、第１のオペアンプ１０１、第１のｎＭＯＳ(n-type Metal Oxide Semiconductor) トランジスタ１０２、第２のｎＭＯＳトランジスタ１０３、抵抗素子１０４、第１のスイッチ１０５、可変キャパシタ１０６、第２のスイッチ１０７、第２のオペアンプ１０８、第３のスイッチ１０９、負荷１１０および制御回路１１１を備えている。
【００１６】
オペアンプ１０１は、正入力端子から、参照電圧Ｖref を入力する。
【００１７】
ｎＭＯＳトランジスタ１０２は、ソースで電源ラインＶＤＤに接続され、ドレインでオペアンプ１０１の反転入力端子に接続され、且つ、ゲートでオペアンプ１０１の出力端子に接続されている。
【００１８】
ｎＭＯＳトランジスタ１０３は、ソースで電源ラインＶＤＤに接続され、且つ、ゲートでオペアンプ１０１の出力端子に接続されている。
【００１９】
抵抗素子１０４は、一端でｎＭＯＳトランジスタ１０２のドレインに接続され、且つ、他端でグランドラインＧＮＤに接続されている。抵抗素子１０４の抵抗値は、後述するＲＣフィルタ回路の抵抗値Ｒと同じ値に設定される。
【００２０】
可変キャパシタ１０６は、一端でスイッチ１０５の一端に接続され且つ他端でグランドラインＧＮＤに接続されている。
【００２１】
スイッチ１０７は、一端で可変キャパシタ１０６の一端に接続され且つ他端でグランドラインＧＮＤに接続されている。
【００２２】
オペアンプ１０８は、正入力端子で可変キャパシタ１０６の一端に接続され且つ反転入力端子から参照電圧Ｖref を入力する。
【００２３】
スイッチ１０９は、一端でｎＭＯＳトランジスタ１０３のドレインに接続されている。
【００２４】
負荷１１０は、一端でスイッチ１０９の他端に接続され且つ他端でグランドラインＧＮＤに接続されている。
【００２５】
制御回路１１１は、スイッチ１０５，１０７，１０９の開／閉を制御し、且つ、オペアンプ１０８の出力電圧Ｖs を格納する。加えて、制御回路１１１は、キャパシタンスの最適値を判定し、この判定結果に基づいてＲＣフィルタ回路のキャパシタンスを調整する。
【００２６】
図２は、可変キャパシタ１０６の具体的構成の一例を示す回路図である。
【００２７】
図２に示されたように、この可変キャパシタ１０６は、５個のキャパシタ２０１−１〜２０１−５と、５個のスイッチ２０２−１〜２０２−５とを備えている。キャパシタ２０１−１〜２０１−５は、それぞれ、一端でスイッチ１０５に接続され、他端でスイッチ２０２−１〜２０２−５の一端に接続されている。また、スイッチ２０２−１〜２０２−５の他端は、グランドラインＧＮＤに接続されている（図１参照）。
【００２８】
図２の例では、可変キャパシタ１０６内に、５個のキャパシタ２０１−１〜２０１−５を設けた。但し、可変キャパシタ１０６に設けられるキャパシタの個数およびキャパシタンスは、任意である。加えて、各キャパシタのキャパシタンスは、同一であってもよいし、異なっていてもよい。後述するように、可変キャパシタ１０６に設けられるキャパシタの個数およびキャパシタンスは、ＲＣフィルタ回路の可変キャパシタに設けられるキャパシタ（図５参照）の個数およびキャパシタンスと同じである。
【００２９】
図３は、負荷１１０の具体的構成の一例を示す回路図である。
【００３０】
図３（Ａ）は、負荷１１０を抵抗素子３０１で構成した例である。図３（Ａ）において、抵抗素子３０１は、一端でスイッチ１０９の一端に接続され、他端でグランドラインＧＮＤに接続される。
【００３１】
また、図３（Ｂ）は、負荷１１０をダイオード接続のｎＭＯＳトランジスタ３０２で構成した例である。ｎＭＯＳトランジスタ３０２は、一端でスイッチ１０９の他端に接続され、他端でグランドラインＧＮＤに接続される。なお、負荷１１０として、通常のダイオードを使用してもよいことはもちろんである。
【００３２】
負荷１１０は、ｎＭＯＳトランジスタ１０３からグランドラインＧＮＤに流れる電流が過大にならないように抑制することを目的として設けられる。したがって、その目的を達成できる素子であればよい。
【００３３】
図４は、ＲＣフィルタ回路の構成例を示す回路図である。後述するように、このＲＣフィルタ回路４００のカットオフ周波数Ｆc が、キャパシタ調整回路１００によって調整される。
【００３４】
図４に示したように、このＲＣフィルタ回路４００は、オペアンプ４０１、抵抗素子４０２，４０４および可変キャパシタ４０３を備えている。
【００３５】
オペアンプ４０１の正入力端子は、抵抗素子４０４を介して、信号入力端子４０５に接続される。また、オペアンプ４０１の反転入力端子は、グランドラインＧＮＤに接続される。さらに、このオペアンプ４０１の出力端子は、信号出力端子４０６に接続される。そして、オペアンプ４０１の出力端子と正入力端子との間には、抵抗素子４０２および可変キャパシタ４０３が、並列に接続される。
【００３６】
このような構成によれば、上述の式（１）で示されたようなカットオフ周波数Ｆc を得ることができる。
【００３７】
図５は、可変キャパシタ４０３の具体的構成の一例を示す回路図である。
【００３８】
図５に示されたように、この可変キャパシタ４０３は、５個のキャパシタ５０１−１〜５０１−５と、５個のスイッチ５０２−１〜５０２−５と、スイッチ制御回路５０３とを備えている。キャパシタ５０１−１〜５０１−５の一端は、それぞれ、オペアンプ４０１の出力端子に接続されている（図４参照）。さらに、キャパシタ５０１−１〜５０１−５の他端は、スイッチ５０２−１〜５０２−５の一端に接続されている。そして、スイッチ５０２−１〜５０２−５の他端は、オペアンプ４０１の正入力端子に接続されている。スイッチ制御回路５０３は、制御回路１１１（図１参照）から入力されたスイッチ制御信号に基づいて、スイッチ５０２−１〜５０２−５の開／閉を制御する。
【００３９】
上述のように、ＲＣフィルタ回路の抵抗値およびキャパシタンスの製造ばらつきがそれぞれ±１０％の場合、カットオフ周波数Ｆc の製造ばらつきは±２０％程度になる。この実施の形態では、可変キャパシタ４０３のキャパシタンスを調整することにより、ＲＣフィルタ回路４００のカットオフ周波数Ｆc を調整する。したがって、可変キャパシタ４０３は、キャパシタンスの設計値を中心にして±２０％程度の変更を高精度に行えるように構成することが望ましい。すなわち、可変キャパシタ４０３内のキャパシタ（図５の例ではキャパシタ５０１−１〜５０１−５）の個数およびキャパシタンスは、±２０％程度の変更を高精度に行えるように決定されるべきである。
【００４０】
次に、キャパシタンス調整回路１００を用いて周波数フィルタ回路４００のカットオフ周波数Ｆc を調整する原理について、図６、図７を用いて説明する。
【００４１】
図６は、キャパシタンス調整回路１００の動作を説明するためのタイミングチャートである。
【００４２】
▲１▼まず、電源ラインＶＤＤに電源電圧が印加される。さらに、オペアンプ１０１の正入力端子およびオペアンプ１０８の反転入力端子に、参照電圧Ｖref が印加される。このとき、オペアンプ１０１の反転入力端子の電圧Ｖ(-) は、零ボルトである。オペアンプ１０１の反転入力端子は、抵抗素子１０４を介してグランドラインＧＮＤに導通しており、且つ、このときトランジスタ１０２はオフしているからである。
【００４３】
オペアンプ１０１からは、両入力端子の電位差に応じた電圧が出力される。これにより、ｎＭＯＳトランジスタ１０２，１０３は、オンする。トランジスタ１０２がオンするので、抵抗素子１０４に電流が流れる。このため、抵抗素子１０４の電圧降下により、電圧Ｖ(-) が上昇する。したがって、オペアンプ１０１の入力端子間の電位差が小さくなり、よって、オペアンプ１０１の出力電圧が低下する。この結果、ｎＭＯＳトランジスタ１０２は、ゲート電位が低下するので、ドレイン電流が減少する。これにより、電圧Ｖ(-) が低下する。このようにして、電圧降下量Ｖ(-) は、参照電圧Ｖref と同じ値に収束する。電圧降下量Ｖ(-) と参照電位Ｖref とが一致したとき、オペアンプ１０１からは所定の正電圧が出力され、ｎＭＯＳトランジスタ１０２，１０３はオンしている。このとき、ｎＭＯＳトランジスタ１０２および抵抗素子１０４に流れる電流Ｉ0 は、下式（２）で表される。式（２）において、Ｒは、抵抗素子１０４の抵抗値である。
【００４４】
Ｉ0 ＝ Ｖref／Ｒ ・・・（２）
ｎＭＯＳトランジスタ１０２，１０３のゲート電圧は同一であるため、ｎＭＯＳ１０３もオンする。
【００４５】
▲２▼次に、キャパシタンス調整回路１００の放電動作が、行われる。この放電動作では、まず、制御回路１１１が、第１スイッチ１０５を開き、且つ、第２、第３スイッチ１０７，１０９を閉じる（図６参照）。第２スイッチ１０７を閉じることにより、可変コンデンサ１０６の両端子がグランドラインＧＮＤに導通する。したがって、可変コンデンサ１０６の蓄積電荷は、グランドラインＧＮＤに放出される。また、第３スイッチ１０９を閉じることにより、ｎＭＯＳトランジスタ１０３のドレインが負荷１１０を介してグランドラインＧＮＤに導通する。したがって、ｎＭＯＳトランジスタ１０３のゲート・ドレイン間寄生キャパシタの蓄積電荷は、グランドラインＧＮＤに放出される。このとき、ｎＭＯＳトランジスタ１０３はオンしているので、電源ラインＶＤＤから供給される電流も、グランドラインＧＮＤに放出される。負荷１１０は、ｎＭＯＳトランジスタ１０３からの電流を抑制するために設けられている。
【００４６】
▲３▼続いて、キャパシタンス調整回路１００の蓄電動作が、行われる。この蓄電動作では、まず、制御回路１１１が、スイッチ２０２−１〜２０２−５（図２参照）を制御して、可変キャパシタ１０６のキャパシタンスＣv を、最大値に設定する。さらに、制御回路１１１は、第１スイッチ１０５を閉じ、且つ、第２、第３スイッチ１０７，１０９を開く。これにより、可変キャパシタ１０６の一端が、グランドラインＧＮＤから切断されるとともに、ｎＭＯＳトランジスタ１０３のドレインと導通する。加えて、ｎＭＯＳトランジスタ１０３のドレインが、グランドラインＧＮＤから切断される。このとき、ｎＭＯＳトランジスタ１０３はオンしている。したがって、ｎＭＯＳトランジスタ１０３を介して、電源ラインＶＤＤから可変キャパシタ１０６に、電流Ｉm が供給される。これにより、可変キャパシタ１０６に電荷が蓄積され、端子電圧Ｖc （図１参照）が上昇する。この電圧Ｖc は、下式（３）で表される。式（３）において、Δｔは、積分モードの時間（すなわち可変キャパシタ１０６への電荷蓄積時間）である。式（３）から解るように、可変キャパシタ１０６のキャパシタンスが大きいほど、電圧Ｖc は小さくなる。
【００４７】
Ｖc ＝ （Ｉm／Ｃv）×Δｔ ・・・（３）
オペアンプ１０８は、電圧Ｖc が参照電圧よりも小さいときはローレベルを出力し、電圧Ｖc が参照電圧よりも大きいときはハイレベルを出力する。制御回路１１１は、時間Δｔが経過した後、オペアンプ１０８の出力電圧Ｖs を格納する。
【００４８】
▲４▼次に、２回目の放電動作が行われる。制御回路１１１は、再び、第１スイッチ１０５を開き且つ第２、第３スイッチ１０７，１０９を閉じる。これにより、可変コンデンサ１０６の蓄積電荷およびｎＭＯＳトランジスタ１０３のゲート・ドレイン間寄生キャパシタの蓄積電荷は、グランドラインＧＮＤに放出される。
【００４９】
▲５▼続いて、２回目の蓄電動作が行われる。制御回路１１１は、スイッチ２０２−１〜２０２−５を制御して、可変キャパシタ１０６のキャパシタンスＣv を、１段階低い値に変更する。その後、制御回路１１１は、第１スイッチ１０５を閉じ、且つ、第２、第３スイッチ１０７，１０９を開く。これにより、可変キャパシタ１０６に電荷が蓄積され、端子電圧Ｖc （図１参照）が上昇する。このときの電圧Ｖc は、可変キャパシタ１０６のキャパシタンスが最大のときの値よりも、高くなる。時間Δｔが経過した後、制御回路１１１は、オペアンプ１０８の出力電圧Ｖs を格納する。
【００５０】
▲６▼その後、可変キャパシタ１０６のキャパシタンスＣv が下限値になるまで、上述のような放電動作および蓄電動作が繰り返される。
【００５１】
▲７▼放電・蓄電動作が終了すると、制御回路１１１は、オペアンプ１０８の出力値を相互に比較する。図６に示したように、ｎ回目の測定でオペアンプ１０８の出力電圧Ｖs がローレベルからハイレベルに転じた場合（すなわち、ｎ回目の測定で初めてＶc＞Ｖrefとなった場合）、ｎ−１回目またはｎ回目の測定における端子電圧Ｖc が、参照電圧Ｖref に最も近い値である。ここで、この実施の形態では、キャパシタンスＣv の設計値を上式（３）に代入することによって、参照電圧Ｖref を定める。すなわち、キャパシタンスＣv が設計値と同一のとき、端子電圧Ｖc は参照電圧Ｖref と完全に一致する。
【００５２】
この実施の形態では、ｎ回目の測定におけるキャパシタンスＣv を、最適値として扱う。但し、ｎ−１回目の測定におけるキャパシタンスＣv を最適値として扱ってもよいことは、もちろんである。
【００５３】
▲８▼制御回路１１１は、ｎ回目の測定におけるスイッチ２０２−１〜２０２−５の開／閉制御情報を、スイッチ制御信号として出力する。スイッチ制御回路５０３（図５参照）は、このスイッチ制御信号を入力する。スイッチ制御回路５０３は、このスイッチ制御信号にしたがって、スイッチ５０２−１〜５０２−５の開／閉を制御する。
【００５４】
上述したように、キャパシタ調整回路１００とＲＣフィルタ回路４００とは、同じ半導体チップ内に形成される。したがって、可変キャパシタ１０６，４０３の製造ばらつきの大きさは、同程度になることが期待される。加えて、抵抗素子１０４，４０２の製造ばらつきも、同程度になることが期待される。このため、この実施の形態によれば、可変キャパシタ１０６の調整結果に応じて可変キャパシタ４０３を調整することにより、ＲＣフィルタ回路４００のカットオフ周波数Ｆc を精度良く調整することができる。
【００５５】
図７は、ＲＣフィルタ回路４００の周波数特性を示すグラフである。図７において、縦軸は振幅を示しており、横軸は周波数を示している。図７において、曲線Ａ，Ｂは、それぞれ、ＲＣフィルタ回路４００の周波数特性を示している。曲線Ａと曲線Ｂとでは、可変キャパシタ４０３のキャパシタンスが異なる。カットオフ周波数Ｆc1は曲線Ａに対応し、カットオフ周波数Ｆc2は曲線Ｂに対応している。
【００５６】
図７から解るように、スイッチ５０２−１〜５０２−５（図５参照）の開／閉を制御して可変キャパシタ４０３のキャパシタンスを調整することにより、所望のカットオフ周波数Ｆc を得ることが可能となる。
【００５７】
この実施の形態によれば、スイッチ１０９および負荷１１０が設けられているので、ｎＭＯＳトランジスタ１０３のゲート・ドレイン間寄生キャパシタの放電を行うことができる。このため、かかる寄生キャパシタの蓄積電荷に起因して可変キャパシタ１０６の端子電圧Ｖc が上昇することを、防止できる。したがって、この実施の形態によれば、ＲＣフィルタ回路４００のカットオフ周波数Ｆc を精度良く調整することができる。
【００５８】
上述のように、この実施の形態では、ｎＭＯＳトランジスタ１０３のゲート・ドレイン間寄生キャパシタの放電を、可変キャパシタ１０６の放電と同時に行うこととした。しかし、これらの放電は、個別に行ってもよい。また、これらの放電の時間は同じである必要はない。すなわち、これらのキャパシタの放電がそれぞれ完全に行われるように、それぞれの放電時間を定めればよい。
【００５９】
【発明の効果】
以上詳細に説明したように、本発明のキャパシタ調整回路によれば、可変キャパシタのキャパシタンスを高精度に調整することができる。
【図面の簡単な説明】
【図１】実施の形態に係るキャパシタンス調整回路の構成を示す回路図である。
【図２】図１に示した可変キャパシタの構成例を示す回路図である。
【図３】（Ａ）、（Ｂ）ともに、図１に示した負荷の構成例を示す回路図である。
【図４】実施の形態に係るＲＣフィルタ回路の構成を示す回路図である。
【図５】図４に示した可変キャパシタの構成例を示す回路図である。
【図６】図１に示したキャパシタンス調整回路の動作を示すタイミングチャートである。
【図７】図４に示したＲＣフィルタ回路の特性を示すグラフである。
【符号の説明】
１００ キャパシタンス調整回路
１０１，１０８ オペアンプ
１０２，１０３ ｎＭＯＳトランジスタ
１０４ 抵抗素子
１０５，１０７，１０９ スイッチ
１１０ 負荷
１１１ 制御回路
【発明の属する技術分野】
この発明は、可変キャパシタのキャパシタンスを調整する回路に関する。この発明は、例えば周波数フィルタに設けられる可変キャパシタの調整に使用することができる。
【０００２】
【従来の技術】
周波数フィルタとして、例えばＲＣフィルタが知られている。ＲＣフィルタは、例えば下記特許文献１の図６に開示されている。ＲＣフィルタでは、オペアンプの一方の入力端子と当該オペアンプの出力端子との間に、抵抗ＲおよびキャパシタＣが並列に接続される。このような構成の周波数フィルタにおいて、カットオフ周波数Ｆc は、下式（１）で与えられる。
【０００３】
Ｆc ＝１／（２πＲＣ） ・・・（１）
半導体集積回路では、抵抗ＲおよびキャパシタＣを、ポリシリコンで形成する。しかしながら、ポリシリコンで抵抗を形成する場合、抵抗値に±１０％程度のチップ間ばらつきが生じる。同様に、ポリシリコンでキャパシタを形成する場合、キャパシタンスに±１０％程度のチップ間ばらつきが生じる。このため、カットオフ周波数Ｆc は、設計値の０．９2 〜１．１2 倍の間でばらつくことになる。すなわち、カットオフ周波数Ｆc には、±２０％程度のチップ間ばらつきが生じる。
【０００４】
このため、キャパシタＲとして可変キャパシタを用いた周波数フィルタが、既に提案されている。このような周波数フィルタは、例えば特許文献１の図４１や、特許文献２の図１等で開示されている。
【０００５】
さらに、かかる可変キャパシタのキャパシタンスを調整する回路が、特許文献１の図３９に開示されている。同図のキャパシタ調整回路によれば、可変キャパシタで設定されるキャパシタンスの最適値を測定することができる。
【０００６】
【特許文献１】
米国特許第６４１７７３７号明細書
【特許文献２】
特開平５−１１４８３５号公報
【０００７】
【発明が解決しようとする課題】
特許文献１の図３９に開示されているキャパシタ調整回路では、スイッチ１９３を閉じ且つスイッチ１９４を開いたときにトランジスタ・ペア１７６，１８２から可変キャパシタ１８８に電荷が流入し、この流入電荷が可変キャパシタ１８８に蓄積される。そして、比較器１９８が、可変キャパシタ１８８の端子電圧ＶCAP と参照電圧ＶRES との比較結果を出力する。続いて、スイッチ１９３が開かれ且つスイッチ１９４が閉じられる。これにより、可変キャパシタ１８８の蓄積電荷が、グランドに放出される。
【０００８】
ここで、トランジスタ１７６，１８２のゲート・ドレイン間には、寄生キャパシタが形成される。この寄生キャパシタには、トランジスタ１７６，１８２を流れる電流の一部が蓄積される。しかしながら、スイッチ１９４が閉じられても、この寄生キャパシタに蓄積された電荷は、放電されない。放電の際には、スイッチ１９３が開かれるからである。この寄生キャパシタに蓄積された電荷は、スイッチ１９３が閉じられたときに、可変キャパシタ１８８に移動する。この移動電荷は、可変キャパシタ１８８の端子電圧ＶCAP の誤差の原因になる。
【０００９】
このため、特許文献１の図３９に示されたキャパシタ調整回路は、十分な精度を得ることができなかった。
【００１０】
以上のような理由から、高精度でキャパシタの調整を行う技術が嘱望されていた。
【００１１】
【課題を解決するための手段】
この発明に係るキャパシタ調整回路は、一方の入力端子から参照電圧を入力する第１オペアンプと、一方の主電極で第１電源ラインに接続され、他方の主電極で第１オペアンプの他方の入力端子に接続され、且つ、制御電極で第１オペアンプの出力端子に接続された第１トランジスタと、一方の主電極で第１電源ラインに接続され、且つ、制御電極で第１オペアンプの出力端子に接続された第２トランジスタと、一端で第１トランジスタの他方の主電極に接続され且つ他端で第２電源ラインに接続された抵抗素子と、一端で第２トランジスタの他方の主電極に接続された第１スイッチと、直列接続されたキャパシタおよびスイッチを含む回路を複数有し、これらの回路を第１スイッチの他端と第２電源ラインとの間に並列接続してなる可変キャパシタと、一端で可変キャパシタの一端に接続され且つ他端で第２電源ラインに接続された第２スイッチと、一方の入力端子で可変キャパシタの一端に接続され且つ他方の入力端子から参照電圧を入力する第２オペアンプと、一端で第２トランジスタの他方の主電極に接続された第３スイッチと、一端で第３スイッチの他端に接続され且つ他端で第２電源ラインに接続された負荷と、可変キャパシタに設けられたスイッチの開／閉を制御することによって可変キャパシタの容量値を順次変更しつつ、第１〜第３スイッチの開／閉を制御することによって可変キャパシタの容量値ごとに第２オペアンプの出力値を格納し、第２オペアンプの出力電位が変化したときのスイッチの開／閉状態を示す情報をスイッチ制御情報として出力する制御回路とを備える。
【００１２】
このような構成によれば、第３スイッチと負荷とを用いて、第２トランジスタの他方の主電極と制御電極との間の寄生キャパシタに蓄積された電荷を、第２電源ラインに放出することができる。
【００１３】
【発明の実施の形態】
以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、本発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎない。
【００１４】
この実施の形態では、１個の半導体チップに、キャパシタ調整回路とＲＣフィルタ回路とを形成する。１個の半導体チップに同じＲＣフィルタ回路が複数個形成される場合であっても、１個のキャパシタ調整回路で調整することが可能である。
【００１５】
図１は、この実施の形態に係るキャパシタ調整回路の構成を示す回路図である。図１に示されたように、このキャパシタ調整回路１００は、第１のオペアンプ１０１、第１のｎＭＯＳ(n-type Metal Oxide Semiconductor) トランジスタ１０２、第２のｎＭＯＳトランジスタ１０３、抵抗素子１０４、第１のスイッチ１０５、可変キャパシタ１０６、第２のスイッチ１０７、第２のオペアンプ１０８、第３のスイッチ１０９、負荷１１０および制御回路１１１を備えている。
【００１６】
オペアンプ１０１は、正入力端子から、参照電圧Ｖref を入力する。
【００１７】
ｎＭＯＳトランジスタ１０２は、ソースで電源ラインＶＤＤに接続され、ドレインでオペアンプ１０１の反転入力端子に接続され、且つ、ゲートでオペアンプ１０１の出力端子に接続されている。
【００１８】
ｎＭＯＳトランジスタ１０３は、ソースで電源ラインＶＤＤに接続され、且つ、ゲートでオペアンプ１０１の出力端子に接続されている。
【００１９】
抵抗素子１０４は、一端でｎＭＯＳトランジスタ１０２のドレインに接続され、且つ、他端でグランドラインＧＮＤに接続されている。抵抗素子１０４の抵抗値は、後述するＲＣフィルタ回路の抵抗値Ｒと同じ値に設定される。
【００２０】
可変キャパシタ１０６は、一端でスイッチ１０５の一端に接続され且つ他端でグランドラインＧＮＤに接続されている。
【００２１】
スイッチ１０７は、一端で可変キャパシタ１０６の一端に接続され且つ他端でグランドラインＧＮＤに接続されている。
【００２２】
オペアンプ１０８は、正入力端子で可変キャパシタ１０６の一端に接続され且つ反転入力端子から参照電圧Ｖref を入力する。
【００２３】
スイッチ１０９は、一端でｎＭＯＳトランジスタ１０３のドレインに接続されている。
【００２４】
負荷１１０は、一端でスイッチ１０９の他端に接続され且つ他端でグランドラインＧＮＤに接続されている。
【００２５】
制御回路１１１は、スイッチ１０５，１０７，１０９の開／閉を制御し、且つ、オペアンプ１０８の出力電圧Ｖs を格納する。加えて、制御回路１１１は、キャパシタンスの最適値を判定し、この判定結果に基づいてＲＣフィルタ回路のキャパシタンスを調整する。
【００２６】
図２は、可変キャパシタ１０６の具体的構成の一例を示す回路図である。
【００２７】
図２に示されたように、この可変キャパシタ１０６は、５個のキャパシタ２０１−１〜２０１−５と、５個のスイッチ２０２−１〜２０２−５とを備えている。キャパシタ２０１−１〜２０１−５は、それぞれ、一端でスイッチ１０５に接続され、他端でスイッチ２０２−１〜２０２−５の一端に接続されている。また、スイッチ２０２−１〜２０２−５の他端は、グランドラインＧＮＤに接続されている（図１参照）。
【００２８】
図２の例では、可変キャパシタ１０６内に、５個のキャパシタ２０１−１〜２０１−５を設けた。但し、可変キャパシタ１０６に設けられるキャパシタの個数およびキャパシタンスは、任意である。加えて、各キャパシタのキャパシタンスは、同一であってもよいし、異なっていてもよい。後述するように、可変キャパシタ１０６に設けられるキャパシタの個数およびキャパシタンスは、ＲＣフィルタ回路の可変キャパシタに設けられるキャパシタ（図５参照）の個数およびキャパシタンスと同じである。
【００２９】
図３は、負荷１１０の具体的構成の一例を示す回路図である。
【００３０】
図３（Ａ）は、負荷１１０を抵抗素子３０１で構成した例である。図３（Ａ）において、抵抗素子３０１は、一端でスイッチ１０９の一端に接続され、他端でグランドラインＧＮＤに接続される。
【００３１】
また、図３（Ｂ）は、負荷１１０をダイオード接続のｎＭＯＳトランジスタ３０２で構成した例である。ｎＭＯＳトランジスタ３０２は、一端でスイッチ１０９の他端に接続され、他端でグランドラインＧＮＤに接続される。なお、負荷１１０として、通常のダイオードを使用してもよいことはもちろんである。
【００３２】
負荷１１０は、ｎＭＯＳトランジスタ１０３からグランドラインＧＮＤに流れる電流が過大にならないように抑制することを目的として設けられる。したがって、その目的を達成できる素子であればよい。
【００３３】
図４は、ＲＣフィルタ回路の構成例を示す回路図である。後述するように、このＲＣフィルタ回路４００のカットオフ周波数Ｆc が、キャパシタ調整回路１００によって調整される。
【００３４】
図４に示したように、このＲＣフィルタ回路４００は、オペアンプ４０１、抵抗素子４０２，４０４および可変キャパシタ４０３を備えている。
【００３５】
オペアンプ４０１の正入力端子は、抵抗素子４０４を介して、信号入力端子４０５に接続される。また、オペアンプ４０１の反転入力端子は、グランドラインＧＮＤに接続される。さらに、このオペアンプ４０１の出力端子は、信号出力端子４０６に接続される。そして、オペアンプ４０１の出力端子と正入力端子との間には、抵抗素子４０２および可変キャパシタ４０３が、並列に接続される。
【００３６】
このような構成によれば、上述の式（１）で示されたようなカットオフ周波数Ｆc を得ることができる。
【００３７】
図５は、可変キャパシタ４０３の具体的構成の一例を示す回路図である。
【００３８】
図５に示されたように、この可変キャパシタ４０３は、５個のキャパシタ５０１−１〜５０１−５と、５個のスイッチ５０２−１〜５０２−５と、スイッチ制御回路５０３とを備えている。キャパシタ５０１−１〜５０１−５の一端は、それぞれ、オペアンプ４０１の出力端子に接続されている（図４参照）。さらに、キャパシタ５０１−１〜５０１−５の他端は、スイッチ５０２−１〜５０２−５の一端に接続されている。そして、スイッチ５０２−１〜５０２−５の他端は、オペアンプ４０１の正入力端子に接続されている。スイッチ制御回路５０３は、制御回路１１１（図１参照）から入力されたスイッチ制御信号に基づいて、スイッチ５０２−１〜５０２−５の開／閉を制御する。
【００３９】
上述のように、ＲＣフィルタ回路の抵抗値およびキャパシタンスの製造ばらつきがそれぞれ±１０％の場合、カットオフ周波数Ｆc の製造ばらつきは±２０％程度になる。この実施の形態では、可変キャパシタ４０３のキャパシタンスを調整することにより、ＲＣフィルタ回路４００のカットオフ周波数Ｆc を調整する。したがって、可変キャパシタ４０３は、キャパシタンスの設計値を中心にして±２０％程度の変更を高精度に行えるように構成することが望ましい。すなわち、可変キャパシタ４０３内のキャパシタ（図５の例ではキャパシタ５０１−１〜５０１−５）の個数およびキャパシタンスは、±２０％程度の変更を高精度に行えるように決定されるべきである。
【００４０】
次に、キャパシタンス調整回路１００を用いて周波数フィルタ回路４００のカットオフ周波数Ｆc を調整する原理について、図６、図７を用いて説明する。
【００４１】
図６は、キャパシタンス調整回路１００の動作を説明するためのタイミングチャートである。
【００４２】
▲１▼まず、電源ラインＶＤＤに電源電圧が印加される。さらに、オペアンプ１０１の正入力端子およびオペアンプ１０８の反転入力端子に、参照電圧Ｖref が印加される。このとき、オペアンプ１０１の反転入力端子の電圧Ｖ(-) は、零ボルトである。オペアンプ１０１の反転入力端子は、抵抗素子１０４を介してグランドラインＧＮＤに導通しており、且つ、このときトランジスタ１０２はオフしているからである。
【００４３】
オペアンプ１０１からは、両入力端子の電位差に応じた電圧が出力される。これにより、ｎＭＯＳトランジスタ１０２，１０３は、オンする。トランジスタ１０２がオンするので、抵抗素子１０４に電流が流れる。このため、抵抗素子１０４の電圧降下により、電圧Ｖ(-) が上昇する。したがって、オペアンプ１０１の入力端子間の電位差が小さくなり、よって、オペアンプ１０１の出力電圧が低下する。この結果、ｎＭＯＳトランジスタ１０２は、ゲート電位が低下するので、ドレイン電流が減少する。これにより、電圧Ｖ(-) が低下する。このようにして、電圧降下量Ｖ(-) は、参照電圧Ｖref と同じ値に収束する。電圧降下量Ｖ(-) と参照電位Ｖref とが一致したとき、オペアンプ１０１からは所定の正電圧が出力され、ｎＭＯＳトランジスタ１０２，１０３はオンしている。このとき、ｎＭＯＳトランジスタ１０２および抵抗素子１０４に流れる電流Ｉ0 は、下式（２）で表される。式（２）において、Ｒは、抵抗素子１０４の抵抗値である。
【００４４】
Ｉ0 ＝ Ｖref／Ｒ ・・・（２）
ｎＭＯＳトランジスタ１０２，１０３のゲート電圧は同一であるため、ｎＭＯＳ１０３もオンする。
【００４５】
▲２▼次に、キャパシタンス調整回路１００の放電動作が、行われる。この放電動作では、まず、制御回路１１１が、第１スイッチ１０５を開き、且つ、第２、第３スイッチ１０７，１０９を閉じる（図６参照）。第２スイッチ１０７を閉じることにより、可変コンデンサ１０６の両端子がグランドラインＧＮＤに導通する。したがって、可変コンデンサ１０６の蓄積電荷は、グランドラインＧＮＤに放出される。また、第３スイッチ１０９を閉じることにより、ｎＭＯＳトランジスタ１０３のドレインが負荷１１０を介してグランドラインＧＮＤに導通する。したがって、ｎＭＯＳトランジスタ１０３のゲート・ドレイン間寄生キャパシタの蓄積電荷は、グランドラインＧＮＤに放出される。このとき、ｎＭＯＳトランジスタ１０３はオンしているので、電源ラインＶＤＤから供給される電流も、グランドラインＧＮＤに放出される。負荷１１０は、ｎＭＯＳトランジスタ１０３からの電流を抑制するために設けられている。
【００４６】
▲３▼続いて、キャパシタンス調整回路１００の蓄電動作が、行われる。この蓄電動作では、まず、制御回路１１１が、スイッチ２０２−１〜２０２−５（図２参照）を制御して、可変キャパシタ１０６のキャパシタンスＣv を、最大値に設定する。さらに、制御回路１１１は、第１スイッチ１０５を閉じ、且つ、第２、第３スイッチ１０７，１０９を開く。これにより、可変キャパシタ１０６の一端が、グランドラインＧＮＤから切断されるとともに、ｎＭＯＳトランジスタ１０３のドレインと導通する。加えて、ｎＭＯＳトランジスタ１０３のドレインが、グランドラインＧＮＤから切断される。このとき、ｎＭＯＳトランジスタ１０３はオンしている。したがって、ｎＭＯＳトランジスタ１０３を介して、電源ラインＶＤＤから可変キャパシタ１０６に、電流Ｉm が供給される。これにより、可変キャパシタ１０６に電荷が蓄積され、端子電圧Ｖc （図１参照）が上昇する。この電圧Ｖc は、下式（３）で表される。式（３）において、Δｔは、積分モードの時間（すなわち可変キャパシタ１０６への電荷蓄積時間）である。式（３）から解るように、可変キャパシタ１０６のキャパシタンスが大きいほど、電圧Ｖc は小さくなる。
【００４７】
Ｖc ＝ （Ｉm／Ｃv）×Δｔ ・・・（３）
オペアンプ１０８は、電圧Ｖc が参照電圧よりも小さいときはローレベルを出力し、電圧Ｖc が参照電圧よりも大きいときはハイレベルを出力する。制御回路１１１は、時間Δｔが経過した後、オペアンプ１０８の出力電圧Ｖs を格納する。
【００４８】
▲４▼次に、２回目の放電動作が行われる。制御回路１１１は、再び、第１スイッチ１０５を開き且つ第２、第３スイッチ１０７，１０９を閉じる。これにより、可変コンデンサ１０６の蓄積電荷およびｎＭＯＳトランジスタ１０３のゲート・ドレイン間寄生キャパシタの蓄積電荷は、グランドラインＧＮＤに放出される。
【００４９】
▲５▼続いて、２回目の蓄電動作が行われる。制御回路１１１は、スイッチ２０２−１〜２０２−５を制御して、可変キャパシタ１０６のキャパシタンスＣv を、１段階低い値に変更する。その後、制御回路１１１は、第１スイッチ１０５を閉じ、且つ、第２、第３スイッチ１０７，１０９を開く。これにより、可変キャパシタ１０６に電荷が蓄積され、端子電圧Ｖc （図１参照）が上昇する。このときの電圧Ｖc は、可変キャパシタ１０６のキャパシタンスが最大のときの値よりも、高くなる。時間Δｔが経過した後、制御回路１１１は、オペアンプ１０８の出力電圧Ｖs を格納する。
【００５０】
▲６▼その後、可変キャパシタ１０６のキャパシタンスＣv が下限値になるまで、上述のような放電動作および蓄電動作が繰り返される。
【００５１】
▲７▼放電・蓄電動作が終了すると、制御回路１１１は、オペアンプ１０８の出力値を相互に比較する。図６に示したように、ｎ回目の測定でオペアンプ１０８の出力電圧Ｖs がローレベルからハイレベルに転じた場合（すなわち、ｎ回目の測定で初めてＶc＞Ｖrefとなった場合）、ｎ−１回目またはｎ回目の測定における端子電圧Ｖc が、参照電圧Ｖref に最も近い値である。ここで、この実施の形態では、キャパシタンスＣv の設計値を上式（３）に代入することによって、参照電圧Ｖref を定める。すなわち、キャパシタンスＣv が設計値と同一のとき、端子電圧Ｖc は参照電圧Ｖref と完全に一致する。
【００５２】
この実施の形態では、ｎ回目の測定におけるキャパシタンスＣv を、最適値として扱う。但し、ｎ−１回目の測定におけるキャパシタンスＣv を最適値として扱ってもよいことは、もちろんである。
【００５３】
▲８▼制御回路１１１は、ｎ回目の測定におけるスイッチ２０２−１〜２０２−５の開／閉制御情報を、スイッチ制御信号として出力する。スイッチ制御回路５０３（図５参照）は、このスイッチ制御信号を入力する。スイッチ制御回路５０３は、このスイッチ制御信号にしたがって、スイッチ５０２−１〜５０２−５の開／閉を制御する。
【００５４】
上述したように、キャパシタ調整回路１００とＲＣフィルタ回路４００とは、同じ半導体チップ内に形成される。したがって、可変キャパシタ１０６，４０３の製造ばらつきの大きさは、同程度になることが期待される。加えて、抵抗素子１０４，４０２の製造ばらつきも、同程度になることが期待される。このため、この実施の形態によれば、可変キャパシタ１０６の調整結果に応じて可変キャパシタ４０３を調整することにより、ＲＣフィルタ回路４００のカットオフ周波数Ｆc を精度良く調整することができる。
【００５５】
図７は、ＲＣフィルタ回路４００の周波数特性を示すグラフである。図７において、縦軸は振幅を示しており、横軸は周波数を示している。図７において、曲線Ａ，Ｂは、それぞれ、ＲＣフィルタ回路４００の周波数特性を示している。曲線Ａと曲線Ｂとでは、可変キャパシタ４０３のキャパシタンスが異なる。カットオフ周波数Ｆc1は曲線Ａに対応し、カットオフ周波数Ｆc2は曲線Ｂに対応している。
【００５６】
図７から解るように、スイッチ５０２−１〜５０２−５（図５参照）の開／閉を制御して可変キャパシタ４０３のキャパシタンスを調整することにより、所望のカットオフ周波数Ｆc を得ることが可能となる。
【００５７】
この実施の形態によれば、スイッチ１０９および負荷１１０が設けられているので、ｎＭＯＳトランジスタ１０３のゲート・ドレイン間寄生キャパシタの放電を行うことができる。このため、かかる寄生キャパシタの蓄積電荷に起因して可変キャパシタ１０６の端子電圧Ｖc が上昇することを、防止できる。したがって、この実施の形態によれば、ＲＣフィルタ回路４００のカットオフ周波数Ｆc を精度良く調整することができる。
【００５８】
上述のように、この実施の形態では、ｎＭＯＳトランジスタ１０３のゲート・ドレイン間寄生キャパシタの放電を、可変キャパシタ１０６の放電と同時に行うこととした。しかし、これらの放電は、個別に行ってもよい。また、これらの放電の時間は同じである必要はない。すなわち、これらのキャパシタの放電がそれぞれ完全に行われるように、それぞれの放電時間を定めればよい。
【００５９】
【発明の効果】
以上詳細に説明したように、本発明のキャパシタ調整回路によれば、可変キャパシタのキャパシタンスを高精度に調整することができる。
【図面の簡単な説明】
【図１】実施の形態に係るキャパシタンス調整回路の構成を示す回路図である。
【図２】図１に示した可変キャパシタの構成例を示す回路図である。
【図３】（Ａ）、（Ｂ）ともに、図１に示した負荷の構成例を示す回路図である。
【図４】実施の形態に係るＲＣフィルタ回路の構成を示す回路図である。
【図５】図４に示した可変キャパシタの構成例を示す回路図である。
【図６】図１に示したキャパシタンス調整回路の動作を示すタイミングチャートである。
【図７】図４に示したＲＣフィルタ回路の特性を示すグラフである。
【符号の説明】
１００ キャパシタンス調整回路
１０１，１０８ オペアンプ
１０２，１０３ ｎＭＯＳトランジスタ
１０４ 抵抗素子
１０５，１０７，１０９ スイッチ
１１０ 負荷
１１１ 制御回路
Claims (2)
- 一方の入力端子から参照電圧を入力する第１オペアンプと、
一方の主電極で第１電源ラインに接続され、他方の主電極で前記第１オペアンプの他方の入力端子に接続され、且つ、制御電極で前記第１オペアンプの出力端子に接続された第１トランジスタと、
一方の主電極で前記第１電源ラインに接続され、且つ、制御電極で前記第１オペアンプの前記出力端子に接続された第２トランジスタと、
一端で前記第１トランジスタの他方の主電極に接続され且つ他端で第２電源ラインに接続された抵抗素子と、
一端で前記第２トランジスタの前記他方の主電極に接続された第１スイッチと、
直列接続されたキャパシタおよびスイッチを含む回路を複数有し、これらの回路を前記第１スイッチの他端と前記第２電源ラインとの間に並列接続してなる可変キャパシタと、
一端で前記可変キャパシタの前記一端に接続され且つ他端で前記第２電源ラインに接続された第２スイッチと、
一方の入力端子で前記可変キャパシタの前記一端に接続され且つ他方の入力端子から前記参照電圧を入力する第２オペアンプと、
一端で前記第２トランジスタの前記他方の主電極に接続された第３スイッチと、
一端で前記第３スイッチの他端に接続され且つ他端で前記第２電源ラインに接続された負荷と、
前記可変キャパシタに設けられた前記スイッチの開／閉を制御することによって該可変キャパシタの容量値を順次変更しつつ、前記第１〜第３スイッチの開／閉を制御することによって該可変キャパシタの該容量値ごとに前記第２オペアンプの出力値を格納し、該第２オペアンプの出力電位が変化したときの前記スイッチの開／閉状態を示す情報をスイッチ制御情報として出力する制御回路と、
を備えることを特徴とするキャパシタンス調整回路。 - 前記制御回路が、
前記第２スイッチを閉じ且つ前記第１スイッチを開くことによって前記可変キャパシタの蓄積電荷を前記第２電源ラインに放出する第１制御と、
前記第３スイッチを閉じ且つ前記第１スイッチを開くことによって前記第２トランジスタの前記他方の主電極・前記制御電極間の寄生キャパシタに蓄積された電荷を前記第２電源ラインに放出する第２制御と、
前記第１スイッチを閉じ且つ前記第２、第３スイッチを開くことによって前記可変キャパシタに電荷を蓄積し、このときの前記第２オペアンプの出力電圧を格納する第３制御と、
を前記可変キャパシタの設定値ごとに行うことを特徴とする請求項１に記載のキャパシタンス調整回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002330535A JP3739351B2 (ja) | 2002-11-14 | 2002-11-14 | キャパシタンス調整回路 |
| US10/421,861 US6781433B2 (en) | 2002-11-14 | 2003-04-24 | Capacitance adjusting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002330535A JP3739351B2 (ja) | 2002-11-14 | 2002-11-14 | キャパシタンス調整回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004166042A JP2004166042A (ja) | 2004-06-10 |
| JP3739351B2 true JP3739351B2 (ja) | 2006-01-25 |
Family
ID=32290101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002330535A Expired - Fee Related JP3739351B2 (ja) | 2002-11-14 | 2002-11-14 | キャパシタンス調整回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6781433B2 (ja) |
| JP (1) | JP3739351B2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10308527B4 (de) * | 2003-02-27 | 2012-05-31 | Lantiq Deutschland Gmbh | Abstimmschaltung und Verfahren zur Abstimmung einer Filterstufe |
| US7657242B2 (en) * | 2004-09-27 | 2010-02-02 | Qualcomm Mems Technologies, Inc. | Selectable capacitance circuit |
| US7653371B2 (en) * | 2004-09-27 | 2010-01-26 | Qualcomm Mems Technologies, Inc. | Selectable capacitance circuit |
| US7288977B2 (en) * | 2005-01-21 | 2007-10-30 | Freescale Semiconductor, Inc. | High resolution pulse width modulator |
| KR100633361B1 (ko) * | 2005-05-12 | 2006-10-13 | 인티그런트 테크놀로지즈(주) | 튜닝 회로. |
| KR100750650B1 (ko) * | 2005-06-22 | 2007-08-20 | 인티그런트 테크놀로지즈(주) | 튜닝 회로. |
| DE102006005778A1 (de) * | 2006-02-03 | 2007-08-16 | Atmel Germany Gmbh | Verfahren und Schaltung zum Ableichen eines RC-Gliedes |
| JP4922649B2 (ja) * | 2006-04-03 | 2012-04-25 | 株式会社東芝 | フィルタの調整回路 |
| JP4724136B2 (ja) * | 2007-02-22 | 2011-07-13 | 株式会社エヌ・ティ・ティ・ドコモ | 可変共振器、可変フィルタ、電気回路装置 |
| JP4724135B2 (ja) | 2007-02-22 | 2011-07-13 | 株式会社エヌ・ティ・ティ・ドコモ | 可変共振器、可変フィルタ、電気回路装置 |
| US20100073048A1 (en) * | 2008-09-24 | 2010-03-25 | Mediatek Inc. | Phase locked loop and calibration method |
| JP5570954B2 (ja) * | 2010-11-24 | 2014-08-13 | 富士通株式会社 | 発振回路 |
| US20140266070A1 (en) * | 2013-03-14 | 2014-09-18 | Zvi Kurtzman | Apparatus and Method for Enhancing Battery Life |
| JP2015023409A (ja) * | 2013-07-18 | 2015-02-02 | スパンション エルエルシー | 容量制御回路、半導体装置及び容量制御方法 |
| CN103916080B (zh) * | 2014-04-17 | 2017-01-25 | 西北工业大学 | 小面积高线性度成形电路 |
| US10320374B2 (en) * | 2017-04-17 | 2019-06-11 | Ciena Corporation | Fine resolution high speed linear delay element |
| JP7261544B2 (ja) * | 2018-06-15 | 2023-04-20 | 株式会社ワコム | 電子ペン |
| US10673424B1 (en) * | 2019-04-18 | 2020-06-02 | Xilinx, Inc. | Switch leakage compensation circuits |
| CN118337203B (zh) * | 2024-06-13 | 2024-10-08 | 成都电科星拓科技有限公司 | 上电自动校正vco增益的cdr电路 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3682598D1 (de) * | 1985-02-13 | 1992-01-09 | Philips Nv | Elektrischer filter. |
| JPH05114835A (ja) | 1991-10-22 | 1993-05-07 | Toshiba Corp | 集積フイルタ回路とその調整方法 |
| US6566933B1 (en) * | 1999-07-23 | 2003-05-20 | Pmc-Sierra, Inc. | Switched capacitor transmitter pre-driver |
| US7555263B1 (en) | 1999-10-21 | 2009-06-30 | Broadcom Corporation | Adaptive radio transceiver |
| US6441671B1 (en) * | 2000-01-25 | 2002-08-27 | Maxim Integrated Products, Inc. | Digital trim capacitor programming |
| US6424209B1 (en) * | 2000-02-18 | 2002-07-23 | Lattice Semiconductor Corporation | Integrated programmable continuous time filter with programmable capacitor arrays |
| US6614286B1 (en) * | 2001-06-12 | 2003-09-02 | Analog Devices, Inc. | Auto-ranging current integration circuit |
-
2002
- 2002-11-14 JP JP2002330535A patent/JP3739351B2/ja not_active Expired - Fee Related
-
2003
- 2003-04-24 US US10/421,861 patent/US6781433B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6781433B2 (en) | 2004-08-24 |
| JP2004166042A (ja) | 2004-06-10 |
| US20040095209A1 (en) | 2004-05-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3739351B2 (ja) | キャパシタンス調整回路 | |
| JP2587318B2 (ja) | 温度自動補償一定時間遅延回路 | |
| KR100750650B1 (ko) | 튜닝 회로. | |
| JP5280449B2 (ja) | 基準周波数生成回路、半導体集積回路、電子機器 | |
| JP4539977B2 (ja) | 容量性チャージ・ポンプ | |
| US7348835B2 (en) | Midpoint potential generating circuit for use in a semiconductor device | |
| CN1359559A (zh) | 振荡电路 | |
| KR100633361B1 (ko) | 튜닝 회로. | |
| US20060028253A1 (en) | Power-on reset circuit | |
| JP4055948B2 (ja) | 遅延回路及び半導体集積回路装置 | |
| US7411381B2 (en) | Circuit calibration using a time constant | |
| US20090058487A1 (en) | Delay circuit | |
| US7816978B1 (en) | Operating circuit with RC calibration and RC calibration method | |
| US6911852B2 (en) | Start-up circuit | |
| US7286022B2 (en) | Resistor-capacitor (RC) oscillator insensitive to process, voltage, and temperature variances | |
| US6603366B2 (en) | Trimmable oscillator | |
| US5473278A (en) | Filter circuit including a switch circuit inserted between input terminal and RC filter | |
| US10826466B1 (en) | Digital output buffer circuits with reduced input/output delay | |
| US20220345086A1 (en) | Enabling an external resistor for an oscillator | |
| KR100714554B1 (ko) | 필터 캘리브레이션 회로 | |
| US6753695B2 (en) | Semiconductor integrated circuit device and pulse width changing circuit | |
| EP1564886A1 (en) | Time-delay circuit | |
| JP6641913B2 (ja) | 温度補償付遅延回路 | |
| JPH08340238A (ja) | 半導体集積回路装置 | |
| KR100206187B1 (ko) | 반도체 메모리 장치의 발진 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050401 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050405 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050518 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051101 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051101 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081111 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091111 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091111 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101111 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101111 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111111 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111111 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121111 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121111 Year of fee payment: 7 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121111 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |